KR20080029636A - 원자층증착법에 의한 이중 유전막을 구비하는 캐패시터제조 방법 - Google Patents

원자층증착법에 의한 이중 유전막을 구비하는 캐패시터제조 방법 Download PDF

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Abstract

본 발명은 적층 구조의 유전막 증착시에 저유전물질 증착후 실린더형 하부전극끼리 붙더라도 전기적으로 도통할 수 없는 충분한 두께의 장벽을 형성하면서도 양산성이 우수한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 복수의 실린더형 하부전극이 형성된 기판을 준비하는 단계; 상기 기판 상에 상기 이웃한 실린더형 하부전극간 전기적 도통을 방지하는 두께(90∼150Å 두께)의 제1유전막(ZrO2)을 형성하는 단계; 상기 제1유전막 상에 상기 제1유전막보다 낮은 유전율을 갖는 제2유전막(Al2O3)을 형성하는 단계; 및 상기 제2유전막 상에 상부전극을 형성하는 단계를 포함하고, 상술한 본 발명은 하부전극간 전기적 도통을 방지하는 두꺼운 두께로 고유전물질을 증착한 상태이므로 고온에서 저유전물질(Al2O3)을 증착할 때 실린더형 하부전극 사이의 갭이 서로 붙더라도 듀얼비트페일이 발생하지 않아 신뢰성을 향상시킬 수 있는 효과가 있다.
캐패시터, 고유전율, 저유전율, 지르코늄산화막, 알루미늄산화막, 갭

Description

원자층증착법에 의한 이중 유전막을 구비하는 캐패시터 제조 방법{METHOD OF FABRICATING CAPACITOR WITH DOUBLE DIELECTRIC LAYER BY ALD}
도 1a 및 도 1b는 종래기술에 따른 실린더형 캐패시터의 제조 방법을 도시한 도면.
도 2a 및 2b는 종래기술에 따른 Al2O3 증착후의 결과를 나타낸 단면도 및 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 스토리지노드콘택플러그 24 : 식각정지막
25 : 희생막 26 : 오픈영역
27 : 하부전극 28A : 지르코늄산화막(ZrO2)
28B : 알루미늄산화막(Al2O3)
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 원자층증착법(ALD)을 이용한 이중 유전막(Double Dielectric) 증착 방법 및 이를 이용한 캐패시터 제조 방법에 관한 것이다.
DRAM의 디자인룰이 감소함에 따라 원하는 메모리의 캐패시턴스를 확보하기 위해 캐패시터의 유전막으로서 ONO나 Al2O3 대신 고유전물질을 적용하고 있다. 이때, 고유전물질만으로는 누설전류 특성이 문제가 되어, 캐패시턴스와 누설전류 특성을 동시에 만족할 수 있도록 하기 위해 결정성을 가진 고유전물질과 비결정질의 저유전물질인 Al2O3를 혼합하여 "고유전물질/Al2O3/고유전물질"과 같은 적층(Stack) 형태로 사용하고 있다. 여기서, 고유전물질은 HfO2를 사용한다.
이때, 캐패시턴스 향상을 위해 고유전물질은 저온에서 형성하고 Al2O3는 고온에서 형성하고 있다.
도 1a 및 도 1b는 종래기술에 따른 실린더형 캐패시터의 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 실린더형 하부전극(15)이 형성된 기판(11)을 준비한다. 여기서, 실린더형 하부전극(15)은 층간절연막(12) 내에 구비된 콘택홀에 매립된 스토리지노드콘택플러그(13)에 연결되고 있으며, 스토리지노드콘택플러 그(13)는 기판(11)의 일부와 연결되고 있다. 그리고, 실린더형 하부전극(15)의 하부영역은 식각정지막(14)에 의해 지지되고 있다.
도 1b에 도시된 바와 같이, 실린더형 하부전극(15) 상에 유전막(16)으로서 ZrO2(16A), Al2O3(16B) 및 ZrO2(16C)를 차례로 증착한다. 이때, 유전율 특성을 개선시키기 위해 Al2O3(16B)는 얇게 증착한다.
후속 공정으로, 유전막(16) 상에 상부전극(17)을 형성한다.
그러나, 종래기술의 실린더형 캐패시터에서는 고집적화에 따라 이웃하는 실린더형 하부전극(15)간 거리가 매우 좁아지기 때문에 고온의 Al2O3(16B) 증착 공정이 진행되는 동안 이웃한 실린더형 하부전극(15)이 서로 전기적으로 도통되는 현상이 발생하여 신뢰성 평가에서 듀얼비트페일(Dual bit fail)를 초래하게 된다.
도 2a 및 2b는 종래기술에 따른 Al2O3 증착후의 결과를 나타낸 단면도 및 사진이다.
위와 같이, 종래기술의 경우, 1차 유전막인 ZrO2(16A)를 증착한 후 고온에서 Al2O3(16B)를 증착할 때, 이웃한 실린더형 하부전극(15)간 갭(Gap, 도면부호 'G')이 ZrO2(16A)와 Al2O3(16B)로만 채워지게 되어 붙어 버리게 된다. 이렇게 되면, 후속 3차 유전막인 ZrO2(16C)를 이웃한 실린더형 하부전극(15) 사이의 갭이 좁은 부분에는 증착할 수가 없다.
예컨대, ZrO2(16A)를 50∼55Å 두께로 증착하는 경우 Al2O3 증착후에 이웃한 하부전극(15) 사이에는 100∼110Å 두께의 ZrO2(16A)와 얇은 두께(3∼10Å)의Al2O3(16B)에 의해서만 실린더형 하부전극(15)이 분리되어 있어 바이어스가 높아질 경우 듀얼비트페일을 초래할 수 있다. 즉, 120Å 두께의 유전막은 이웃한 실린더형 하부전극간 전기적 도통을 방지할 수 없는 얇은 두께이다.
또한, 종래기술은 3층의 유전막을 증착해야 하므로, 장비를 3번 이동하여 증착하게 되어 TAT(Turn Around Time) 측면에서 불리하여 양산성이 저하된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 적층 구조의 유전막 증착시에 저유전물질 증착후 실린더형 하부전극끼리 붙더라도 전기적으로 도통할 수 없는 충분한 두께의 장벽을 형성하면서도 양산성이 우수한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 복수의 실린더형 하부전극이 형성된 기판을 준비하는 단계; 상기 기판 상에 상기 이웃한 실린더형 하부전극간 전기적 도통을 방지하는 두께의 제1유전막을 형성하는 단계; 상기 제1유전막 상에 상기 제1유전막보다 낮은 유전율을 갖는 제2유전막을 형성하는 단 계; 및 상기 제2유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1유전막과 제2유전막은, 원자층증착 챔버 내부에서 인시튜로 증착하는 것을 특징으로 하고, 상기 제1유전막의 두께는 90∼150Å 두께이고, 상기 제2유전막의 두께는 3∼10Å 두께이며, 상기 제1유전막은 HfO2, ZrO2, TiO2, Ta2O5 또는 STO(SrTiO3) 중에서 선택되는 어느 하나이고, 상기 제2유전막은 Al2O3인 것을 특징으로 한다.
후술하는 실시예는, 고유전물질과 저유전물질을 적층하여 유전막을 형성하되, 고유전물질 증착시 그 두께를 두껍게 하여 후속 저유전물질 증착후 실린더형 하부전극끼리 붙더라도 전기적으로 도통할 수 없는 충분한 두께의 장벽을 미리 만든다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 워드라인, 비트라인 등이 형성된 기판(21) 상부에 층간절연막(22)을 형성한 후 콘택홀을 형성한다. 여기서, 층간절연막(22)은 하부 구조물에 의한 단차를 완화시키기 위해 CMP(Chemical Mechanical Polishing)를 이용한 평탄화가 진행될 수 있다.
이어서, 콘택홀 내부를 매립하는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그와 배리어메탈의 적층일 수 있다. 먼저, 폴리실리콘플러그는 폴리실리콘 증착 및 폴리실리콘 에치백(Etch back) 공정을 순차적으로 실시하여 형성하는데, 폴리실리콘플러그는 에치백 공정에 의해 그 표면이 리세스된 형태이다. 그리고, 배리어메탈은 Ti/TiN을 전면에 증착한 후 화학적기계적연마(CMP) 또는 에치백 공정을 실시하여 형성한다. 따라서, 콘택홀의 내부에는 폴리실리콘플러그와 배리어메탈의 적층구조로 이루어진 스토리지노드콘택플러그(23)가 형성된다.
이어서, 전면에 식각정지막(24)과 희생막(25)을 적층한다. 여기서, 식각정지막(24)은 실리콘질화막(SiN)이며, 희생막(25)은 PSG, PETEOS와 같은 산화막 물질이다.
이어서, 희생막(25)과 식각정지막(24)을 차례로 식각하여 스토리지노드콘택플러그(23)를 오픈시키는 오픈영역(26)을 형성한다. 이때, 오픈영역(26) 형성을 위해 먼저 식각정지막(24)에서 식각이 멈출때까지 희생막(25)을 식각하고, 이후 식각정지막(24)을 식각한다.
상술한 오픈영역(26)은 캐패시터의 하부전극이 형성될 3차원 구조이다.
도 3b에 도시된 바와 같이, 하부 전극 물질로 Ru, TiN, Pt, Ir 또는 HfN 중에서 선택된 적어도 어느 하나의 금속물질을 증착한 후에 하부전극분리 공정을 진행한다. 여기서, 하부전극 분리 공정은 오픈영역(26)을 제외한 희생막(25) 표면의 금속물질을 선택적으로 제거하여 이웃한 하부전극(27)을 서로 분리시키는 공정으로서, 화학적기계적연마(CMP) 또는 에치백 공정으로 금속물질을 분리시킨다.
위와 같은, 하부전극분리공정에 의해 하부전극(27)은 실린더 형태를 갖는다.
이어서, 희생막(25)을 풀딥아웃(Full dip out) 공정에 의해 제거한다. 이때, 희생막(25)이 산화막 물질이므로, 풀딥아웃 공정은 습식케미컬을 사용한다. 예컨대, 습식케미컬은 BOE 용액 또는 HF 용액이다.
이어서, 노출된 하부전극(27)의 표면을 HF 또는 BOE를 이용하여 세정한다.
도 3c 및 도 3d에 도시된 바와 같이, 하부전극(27)을 포함한 전면에 유전막(28)을 증착하는데, 본 발명은 원자층증착(ALD) 챔버 내에서 인시튜(In-situ)로 고유전물질(1차 유전막)과 Al2O3(2차 유전막)의 2층(Double layer) 구조로 증착한다. 여기서, 1차 유전막으로 적용되는 고유전물질은 HfO2, ZrO2, TiO2, Ta2O5 또는 STO(SrTiO3) 중에서 선택되는 어느 하나이다. 이하, 1차 유전막은 '지르코늄산화막(ZrO2)'이라 가정하여 설명하기로 하며, 따라서, 유전막(28)은 지르코늄산화막(ZrO2, 28A)과 알루미늄산화막(Al2O3, 28B)의 2층 구조가 된다.
먼저, 도 3c에 도시된 바와 같이, 하부전극(27) 상에 1차 유전막인 지르코늄산화막(28A)을 증착한다. 여기서, 지르코늄산화막(28A)은 단차피복성(Step coverage) 특성이 우수한 원자층증착법(Atomic Layer Deposition)으로 증착한다. 또한, 후술하겠지만, 250∼350℃의 저온에서 증착하면 단차피복성이 더욱 향상된 다.
지르코늄산화막(28A)의 원자층 증착 공정은 지르코늄소스(Zr source) 주입 단계, 퍼지가스(Purge gas) 주입 단계, 반응가스(Reactant) 주입 단계 및 퍼지가스 주입 단계로 이루어진 단위사이클을 반복 진행하며, 단위사이클 진행시 챔버내의 압력을 0.1∼10Torr로 유지하고, 공정 온도는 250∼350℃의 저온에서 진행한다.
먼저, 지르코늄소스주입 단계는 지르코늄소스를 흡착시키는 단계로서, Zr[NC2H5CH3]4, Zr[N(CH3)2]4, Zr[OC(CH3)2CH2OCH3]4, Zr[OC(CH3)3]4, ZrCl4 또는 ZrI4 중에서 선택된 어느 하나의 지르코늄소스를 0.1초∼10초동안 플로우시킨다.
그리고, 퍼지가스 주입 단계는 흡착되지 않고 남아있는 지르코늄소스를 퍼지하기 위한 단계로서, 퍼지가스로는 N2 가스를 0.1초∼10초동안 플로우시킨다.
그리고, 반응가스 주입 단계는 반응가스를 주입하여 흡착된 지르코늄소스와의 반응을 통해 원자층 단위의 ZrO2를 증착하는 단계로서, 반응가스인 O3를 0.1초∼10초동안 플로우시킨다. 여기서, 반응가스로는 O2 플라즈마를 사용할 수도 있다.
마지막으로, 퍼지가스 주입 단계는 반응부산물 및 미반응 반응가스를 퍼지하기 위한 단계로서, 퍼지가스로는 N2 가스를 0.1초∼10초동안 플로우시킨다.
위와 같은 단위사이클을 반복진행하여 90∼150Å 두께를 갖는 지르코늄산화막(28A)을 증착한다.
상술한 바에 따르면, 고유전물질인 지르코늄산화막(28A)은 250∼350℃의 저 온에서 증착한다.
다음으로, 도 3d에 도시된 바와 같이, 지르코늄산화막(28A) 상에 2차 유전막인 알루미늄산화막(Al2O3, 28B)을 증착한다. 여기서, 알루미늄산화막(28B)은 지르코늄산화막(28A)과 동일하게 단차피복성 특성이 우수한 원자층증착법(Atomic Layer Deposition)으로 증착한다.
알루미늄산화막(28B)의 원자층 증착 공정은 알루미늄 소스(Al source) 주입 단계, 퍼지가스(Purge gas) 주입 단계, 반응가스(Reactant) 주입 단계 및 퍼지가스 주입 단계로 이루어진 단위사이클을 반복 진행하며, 단위사이클 진행시 챔버내의 압력을 0.1∼10Torr로 유지하고, 공정 온도는 350∼500℃의 고온에서 진행한다.
먼저, 알루미늄소스 주입 단계는 알루미늄소스를 흡착시키는 단계로서, 알루미늄소스인 TMA[Tri Methyl Aluminum, Al(CH3)3)]를 0.1초∼10초동안 플로우시킨다.
그리고, 퍼지가스 주입 단계는 흡착되지 않고 남아있는 알루미늄 소스를 퍼지하기 위한 단계로서, 퍼지가스로는 N2 가스를 0.1초∼10초동안 플로우시킨다.
그리고, 반응가스 주입 단계는 반응가스를 주입하여 흡착된 알루미늄 소스와의 반응을 통해 원자층 단위의 Al2O3를 증착하는 단계로서, 반응가스인 O3를 0.1초∼10초동안 플로우시킨다. 여기서, 반응가스로는 O2 플라즈마를 사용할 수도 있다.
마지막으로, 퍼지가스 주입 단계는 반응부산물 및 미반응 반응가스를 퍼지하기 위한 단계로서, 퍼지가스로는 N2 가스를 0.1초∼10초동안 플로우시킨다.
위와 같은 단위사이클을 반복진행하여 3∼10Å 두께를 갖는 알루미늄산화막(28B)을 증착한다.
상술한 바에 따르면, 저유전물질인 알루미늄산화막(28B)은 350∼500℃의 고온에서 증착한다.
본 발명의 실시예에 따른 유전막(28)은 고유전물질인 지르코늄산화막(28A)과 저유전물질인 알루미늄산화막(28B)의 순서로 적층된 구조가 되며, 지르코늄산화막(28A)은 250∼350℃의 저온에서 증착하고, 알루미늄산화막(28B)은 350∼500℃의 고온에서 증착한다.
알루미늄산화막(28B)은 누설전류 향상을 위해 사용하는 저유전물질로서 비결정질의 저유전율을 갖는 알루미늄산화막(28B)은 고유전물질인 지르코늄산화막(28A)의 막질 개선을 위해 고온에서 증착하며, 반응가스도 O2, H2O가 아닌 O3나 O2 플라즈마를 사용하므로써 지르코늄산화막(28A)의 막질을 더욱 개선시킨다. 이렇게 고온에서 반응가스로 O3나 O2 플라즈마를 사용하면 알루미늄산화막(28B)을 증착하는 과정에서 동시에 지르코늄산화막(28A)에 대한 후열처리(Post anneal)가 진행되어 지르코늄산화막(28A)의 막질이 테트라고날(Tetragonal) 결정상을 갖게 된다. 이처럼, 막질이 테트라고날결정상을 갖게 되면, 비정질 또는 다른 결정상에 비해 훨씬 높은 유전율을 갖게 된다.
그리고, 지르코늄산화막(28A)을 한 번만 증착해도 ZrO2, Al2O3, ZrO2의 3층 구조가 갖는 장점을 그대로 얻을 수 있다. 즉, 3층 구조로 증착할 때 각 ZrO2는 55 Å 이하의 얇은 두께로 증착하였으나, 본 발명의 실시예는 지르코늄산화막(ZrO2, 28A)을 한 번 증착할 때 그 두께를 90Å 이상으로 두껍게 하기 때문이다. 이처럼, 지르코늄산화막(28A)를 한 번만 증착해도 되므로 양산성이 증대된다.
그리고, 알루미늄산화막(28B)을 증착할 때, 실린더형 하부전극(27) 사이의 갭(Gap)이 서로 붙더라도 이미 180Å∼300Å의 두꺼운 두께의 지르코늄산화막(28A)에 의해 하부전극(27) 사이가 분리가 되어 있으므로 바이어스가 증가하더라도 듀얼비트페일이 발생하지 않는다. 즉, 이웃한 하부전극(27)간 충분한 두께의 장벽이 존재함에 따라 전기적 도통이 방지된다. 즉, 지르코늄산화막(28A)의 90∼150Å 두께는 이웃한 하부전극(27)간 전기적 도통이 방지되는 두께이다.
결국, 본 발명의 실시예는 알루미늄산화막(28B) 증착시 고온에서 증착하여 하부의 지르코늄산화막(28A)의 막질을 동시에 개선시키므로써 캐패시터의 누설전류 특성 향상뿐만 아니라 캐패시턴스까지 증가시킬 수 있다. 그리고, 2층의 구조를 사용하므로 TAT(Turn Around Time) 측면에서 유리하여 양산성이 좋다.
도시하지 않았지만, 후속 공정으로 유전막(28) 상에 상부전극을 형성한다. 이때, 상부전극은 TiN, Ru, Pt, Ir 또는 HfN 중에서 선택된 어느 하나의 금속전극을 사용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극간 전기적 도통을 방지하는 두꺼운 두께로 고유전물질을 증착한 상태이므로 고온에서 저유전물질(Al2O3)을 증착할 때 실린더형 하부전극 사이의 갭이 서로 붙더라도 듀얼비트페일이 발생하지 않아 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 고온에서 반응가스로 O3나 O2 플라즈마를 사용하면 저유전물질(Al2O3)을 증착하는 과정에서 고유전물질(ZrO2)의 막질을 개선시키므로써 캐패시터의 누설전류특성 향상뿐만 아니라 캐패시턴스까지 동시에 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 고유전물질과 저유전물질로 된 2층 구조의 유전막을 사용하므로 TAT 측면에서 유리하여 양산성이 개선되는 효과가 있다.

Claims (8)

  1. 복수의 실린더형 하부전극이 형성된 기판을 준비하는 단계;
    상기 기판 상에 상기 이웃한 실린더형 하부전극간 전기적 도통을 방지하는 두께의 제1유전막을 형성하는 단계;
    상기 제1유전막 상에 상기 제1유전막보다 낮은 유전율을 갖는 제2유전막을 형성하는 단계; 및
    상기 제2유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 제1유전막과 제2유전막은, 원자층증착 챔버 내부에서 인시튜로 증착하는 캐패시터의 제조 방법.
  3. 제1항에 있어서,
    상기 제1유전막의 두께는 90∼150Å 두께인 캐패시터의 제조 방법.
  4. 제3항에 있어서,
    상기 제2유전막의 두께는 3∼10Å 두께인 캐패시터의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1유전막은 HfO2, ZrO2, TiO2, Ta2O5 또는 STO(SrTiO3) 중에서 선택되는 어느 하나이고, 상기 제2유전막은 Al2O3인 캐패시터의 제조 방법.
  6. 제5항에 있어서,
    상기 제1유전막은 250∼350℃의 저온에서 증착하고, 상기 제2유전막은 350 ∼500℃의 고온에서 증착하는 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 제2유전막 증착시, 반응가스로 O3 또는 O2 플라즈마를 사용하는 캐패시터의 제조 방법.
  8. 제1항에 있어서,
    상기 하부전극과 상부전극은,
    TiN, Ru, Pt, Ir 또는 HfN 중에서 선택된 어느 하나의 금속전극을 사용하는 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN108039836A (zh) * 2017-12-05 2018-05-15 西安华泰博源质量检测有限公司 一种利用双电层进行废振动能俘获的装置及方法
CN112420925A (zh) * 2019-08-23 2021-02-26 台湾积体电路制造股份有限公司 半导体装置、电容器结构及其形成方法

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