KR20060032481A - 반도체소자의 콘택 플러그 형성 방법 - Google Patents

반도체소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 콘택 저항을 감소시킬 수 있는 반도체소자의 콘택 플러그 형성 방법 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 언-도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막 상에 상기 콘택홀을 매립하도록 도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막에서 응집 현상이 발생하여 실리콘 알갱이가 형성되도록 열처리하는 단계; 및 상기 절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법을 제공한다.
콘택 플러그, 응집(Agglomeration), 언-도프드 실리콘막, 도프드 실리콘막, 열처리.

Description

반도체소자의 콘택 플러그 형성 방법{FORMING METHOD OF CONTACT PLUG OF SEMICONDUCTOR DEVICE}
도 1은 셀콘택 플러그가 형성된 반도체소자를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 기판 201 : 게이트 절연막
202 : 게이트 전도막 203 : 게이트 하드마스크
204 : 스페이서 207 : 실리콘 알갱이
208b : 콘택 플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
일반적으로, 반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터와 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 형태를 갖도록 하는 기술이 도입되어 통상적으로 사용되고 있다.
아울러, 고종횡비로 인한 콘택 낫 오픈(Contact not open) 방지와 얼라인 마진 감소로 인한 콘택 주변 패턴의 어택을 방지하기 위해 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 방식을 이용한 식각 공정이 사용되고 있다.
도 1은 셀콘택 플러그가 형성된 반도체소자를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 하드마스크(103)/게이트 전도막(102)/게이트 절연막(101)이 적층된 구조를 이루는 게이트전극 패턴(G1 ∼ G3)이 형성되어 있으며, 게이트전극 패턴(G1 ∼ G3) 사이에는 셀콘택 플러그(105)가 형성되어 있다.
셀콘택 플러그(105)는 게이트 하드마스크(103)와 실질적으로 평탄화되어 아이솔레이션(Isolation)이 이루어져 있으며, 소스/드레인 접합과 같은 기판(100)의 불순물 확산영역(도시하지 않음)과 전기적으로 콘택되어 있다. 셀콘택 플러그(105)로는 주로 폴리실리콘막이 사용된다.
피치의 감소와 식각 타겟의 증가는 셀콘택 플러그(105)의 콘택 면적을 감소시키고, 콘택 면적의 감소는 콘택 저항의 증가를 초래한다.
콘택 저항 감소를 위해 콘택 저면의 계면 특성을 향상시키기 위한 기술과 다결정 실리콘막을 증착하면서 도핑 농도를 조절하는 방식 등이 연구되었다.
하지만, 집적도의 증가와 이에 따른 콘택 면적의 감소에 의한 콘택 저항의 증가를 막기에는 한계에 다다르고 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 콘택 저항을 감소시킬 수 있는 반도체소자의 콘택 플러그 형성 방법 제공하는데 그 목적이 있다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 전도층 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 언-도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막 상에 상기 콘택홀을 매립하도록 도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막에서 응집 현상이 발생하여 실리콘 알갱이가 형성되도록 열처리하는 단계; 및 상기 절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성 방법을 제공한다.
또한, 상기와 같은 문제점을 해결하기 위해 본 발명은, 전도층 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴 상에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 프로파일을 따라 언-도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막 상에 상기 콘택홀을 매립하도록 도프드 실리콘막을 형성하는 단계; 상기 언-도프드 실리콘막에서 응집 현상이 발생하여 실리콘 알갱이가 형성되도록 열처리하는 단계; 및 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계를 포함하는 반도체소자의 콘택 플러그 형성 방법을 제공한다.
본 발명은, 실리콘 박막을 플러그용 물질막으로 사용하는 경우 언-도프드 (Un-doped) 실리콘막에서만 응집(Agglomeration)현상이 발생하는 것을 이용하는 것으로, 콘택홀 형성 후 언-도프드 실리콘막을 증착하고 그 상부에 도프드(Doped) 실리콘막을 증착하고 응집 현상이 발생할 수 있는 온도에서 열처리를 실시하여 언-도프드 실리콘막의 응집 현상을 유도함으로써, 콘택 저면에서의 콘택 면적을 증가시킨다. 이 때, 상부의 도프드 실리콘막으로부터 하부의 언-도프드 실리콘막으로 불순물이 확산되어 플러그와 하부층 간의 전기적 접속이 이루어진다.
따라서, 실리콘막의 응집 현상으로 인해 콘택 면적으로 증가시켜 콘택 저항을 감소시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 일실시예에서는 반도체 소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다. 즉, 본 발명의 이하의 실시예에서는 음각 패턴을 형성하는 공정으로의 적용을 나타낸다고 할 수 있다.
도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(100) 상에 상에 게이트 하드마스크(203)/게이트 전도막(202)/게이트 절연막(201)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
여기서, 게이트 절연막(201)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(202)은 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(203)는 후속 콘택 형성을 위한 SAC 식각 공정에서 게이트 전도막(202)의 어택을 방지하고 SAC 식각 프로파일이 가능하도록 하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이어서, 게이트전극 패턴(G1, G2)이 형성된 프로파일을 따라 스페이서(204)를 형성한 다음. 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트 전극 패턴(G1, G2) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(도시하지 않음)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막이 형성되도록 하는 것이 바람직하며, 식각정지막으로는 질 화막 계열의 물질막을 이용한다.
이어서, 전체 구조 상부에 산화막 계열의 층간절연막(도시하지 않음)을 형성한다.
층간절연막을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG(Boro-Phopho-Silicate-Glass)막, PSG(Phospho-Silicate-Glass)막, TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 층간절연막을 평탄화한 다음, 전면에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 등의 노광원과 게이트전극 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(도시하지 않음)을 형성한다.
층간절연막(203)과 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막을 형성하나, 도면의 간략화를 위해 생략하였다. 여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기기의 물질을 이용하거나, SiON 등의 무기기를 이용할 수 있다.
또한, 포토레지스트의 증착 두께가 감소됨에 따라 식각 마스크로서의 기능이 약화되는 것을 방지하기 위해 반사방지막과 층간절연막 사이에 희생 하드마스크를 사용할 수도 있다.
희생 하드마스크로는 폴리실리콘막, 텅스텐막, 비결정성 탄소막, 질화막 등의 단독 또는 적층된 구조를 사용할 수 있다.
이어서, 포토레지스트 패턴을 식각마스크로 층간절연막를 선택적으로 식각하여 기판(200) 구체적으로는 도전구조의 표면 또는 그 상부를 노출시키는 콘택홀(205)을 형성한다.
전술한 층간절연막으로 주로 산화막 계열을 이용하는 바, 산화막에 대한 식각 조건을 보다 구체적으로 살펴 본다.
산화막 식각시 통상적으로 사용되는 CF4, CHF3, CH2F2, C 4F6, C4F8, C3F8 또는 C5F8 등을 CF계열(Fluorocarbon)의 가스를 사용한다.
포토레지스트 스트립(Photo resist strip) 공정을 실시하여 포토레지스트 패턴을 제거한 후, 세정 공정을 실시하여 식각 잔류물을 제거한다.
도 2b에 도시된 바와 같이, 콘택홀(206)이 형성된 프로파일을 따라 언-도프드 실리콘막(206)을 형성한다.
언-도프드 실리콘막(206)은 그 자체의 전도성은 없으나 후속 열처리 공정에 의해 응집 현상을 유도하여 콘택 면적을 증가시키기 위한 것으로, 도프드 실리콘막으로부터 확산된 불순물로 인해 전도성을 갖게된다.
따라서, 그 두께는 수십 나노미터를 갖도록 한다. 구체적으로, 10nm ∼ 20nm 의 두께를 갖도록 하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 언-도프드 실리콘막(206) 상에 플러그 형성용 도프드 실리콘막(108a)을 형성한다.
이어서, 응집 현상이 발생시키기 위한 열처리 공정을 실시한다. 이 때, 언-도프드 실리콘막(206)의 계면에서는 에너지를 낮추는 과정 즉, 열적으로 안정화되는 과정이 일어나는 바, 이러한 과정을 통해 언-도프드 실리콘막(206)에 응집 현상이 일어나 도면부호 '207'과 같은 실리콘 알갱이가 생성된다.
이러한 응집 현상은 계면에서 불순물과의 결합이 끊긴 언-도프드 실리콘막(206)에서 주도적으로 발생한다. 응집 현상이 발생하는 바람직한 열처리 온도는 600℃ ∼ 700℃ 정도이다.
도 2d에 도시된 바와 같이, 게이트 하드마스크(203)가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 셀콘택 플러그(208b)를 형성한다.
평탄화 공정 시에는 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 방식을 이용한다.
상기한 바와 같이 이루어지는 본 발명은, 플러그 형성용 도프드 실리콘막 증착 전에 응집 현상이 주도적으로 발생하는 언-도프드 실리콘막을 엷은 두께로 증착하고 도프드 실리콘막 증착 후 열처리 공정을 실시함으로써, 언-도프드 실리콘막에서 발생하는 응집 현상을 통해 실리콘 알갱이를 형성하여 플러그와 하부의 콘택 면적을 증가시킬 수 있음을 실시예를 통해 알아보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 콘택 플러그 형성시 콘택 면적을 증가시켜 콘택 저항을 감소시킬 수 있어, 반도체소자의 성능을 크게 향상시키는 효과가 있다.

Claims (6)

  1. 전도층 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 언-도프드 실리콘막을 형성하는 단계;
    상기 언-도프드 실리콘막 상에 상기 콘택홀을 매립하도록 도프드 실리콘막을 형성하는 단계;
    상기 언-도프드 실리콘막에서 응집 현상이 발생하여 실리콘 알갱이가 형성되도록 열처리하는 단계; 및
    상기 절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계
    를 포함하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 전도층 상에 이웃하는 복수의 도전패턴을 형성하는 단계;
    상기 도전패턴 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 형성된 프로파일을 따라 언-도프드 실리콘막을 형성하는 단계;
    상기 언-도프드 실리콘막 상에 상기 콘택홀을 매립하도록 도프드 실리콘막을 형성하는 단계;
    상기 언-도프드 실리콘막에서 응집 현상이 발생하여 실리콘 알갱이가 형성되도록 열처리하는 단계; 및
    상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계
    를 포함하는 반도체소자의 콘택 플러그 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 열처리하는 단계는 600℃ 내지 700℃에서 실시하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 언-도프드 실리콘막을 10nm 내지 20nm의 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.
  5. 제 2 항에 있어서,
    상기 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 산화막 계열의 절연막을 포함하는 것을 특징으로 하는 반도체소자의 콘택 플러그 형성 방법.
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