DE19638969A1 - EEPROM mit einem Polydistanz-Floating-Gate - Google Patents
EEPROM mit einem Polydistanz-Floating-GateInfo
- Publication number
- DE19638969A1 DE19638969A1 DE19638969A DE19638969A DE19638969A1 DE 19638969 A1 DE19638969 A1 DE 19638969A1 DE 19638969 A DE19638969 A DE 19638969A DE 19638969 A DE19638969 A DE 19638969A DE 19638969 A1 DE19638969 A1 DE 19638969A1
- Authority
- DE
- Germany
- Prior art keywords
- gate
- insulation layer
- eeprom cell
- forming
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 238000009413 insulation Methods 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 6
- 230000000873 masking effect Effects 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 16
- 230000015654 memory Effects 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 abstract description 2
- 229960001866 silicon dioxide Drugs 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- FRIKWZARTBPWBN-UHFFFAOYSA-N [Si].O=[Si]=O Chemical compound [Si].O=[Si]=O FRIKWZARTBPWBN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Description
Die vorliegende Erfindung betrifft eine elektrisch löschbare,
programmierbare nur-Lese-Speicherzelle (EEPROM) und
insbesondere eine EEPROM-Zelle mit einem Polysilizium-Distanz-Floating-Gate.
Der Markt für löschbare, nicht flüchtige Speicher ist aus
historischen Gründen in vier wesentlich unterscheidbare
Produkt-Segmete unterteilt. Diese umfassen die EAROMs
(electrically alterable ROMs; elektrisch löschbare ROMs)
EEPROMs EEPROM-EAROMs und nicht-flüchtige SRAMs (static RAMs;
statische RAMs). Unterschiedliche Typen von Vorrichtungen sind
für spezifische Anwendungsanforderungen in jedem dieser
Segmente entwickelt worden. Die EAROMs mit geringer Dichte
(kleiner 8k) sind in solchen Anwendungen, wie z. B. Radio
empfänger, automatischen Maschinenregelungseinrichtungen, usw.
verwendet worden. EEPROMs mit mittlerer Dichte wurden oft für
auf Mikroprozessor basierenden Anwendungen, wie z. B. verteilte
Systeme oder für veränderbare Programmspeicher, verwendet.
Diese Teile sind unter den Gesichtspunkten einer langan
haltenden Beständigkeit und hohen Geschwindigkeitsanforderung
entwickelt worden.
Gegenwärtig verwenden die vier grundlegenden Technologien, die
zum Herstellen elektrisch wiederprogrammierbarer ROMs verwendet
werden typischerweise in einem gewissen Ausmaß den Fowler-Nordheim-Tunneleffekt.
Beim Fowler-Nordheim-Tunneleffekt
tunneln kalte Elektronen durch eine Energiebarriere einer
Silizium-Silziumdioxid-Zwischenschicht in ein Oxid-Leitungsband.
Das erste elektrisch wiederprogrammierbare ROM-Verfahren
in den frühen 70iger Jahren verwendet eine Metall-Nitrid-Oxid-Silizium-Zusammensetzung
(MNOS) für den
Elektrodenbereich einer P-Kanalspeicherzelle zur Herstellung
von EAROMs.
Viele Speicherhersteller wählten ein Verfahren mit einem dünnen
Oxid-Floating-Gate, um einen elektrisch löschbaren PROM herzu
stellen. Die grundlegende Speicherzelle besteht aus einem
Zugriffstransistor (access transistor) und einer Doppel
polysilizium-Speicherzelle mit einem Floating-Polysiliziumgate,
das in Siliziumdioxid isoliert ist und kapazitiv an eine zweite
Polysilizium-Steuergate gekoppelt ist, die über ihr angeordnet
ist.
Eine herkömmliche löschbare, programmierbare nur-Lesespeicher
(EPROM)-Zelle ist in Fig. 1 gezeigt. Die Vorrichtung ist aus
einem Halbleitersubstrat 1p ausgebildet und umfaßt ein Steuer
gate 9p, ein Floating-gate 7p, eine Elektroden-Oxid-Lage 5p und
Feldoxid-Bereiche 3p. Die Feldoxid-Bereiche 3p werden zur
Isolation zwischen mehreren EPROM-Zellen verwendet.
Fig. 2 zeigt eine Querschnittsansicht einer bekannten
elektrisch löschbaren, programmierbaren Floating-Gate-nur-lese-Speicherzelle
(EEPROM). EEPROMs werden typischerweise in einem
Programmiermodus, einem Löschmodus und einem Lesemodus be
trieben. Im Programmiermodus wird der Source-Elektrodenbereich
auf einem hohen positiven Potential gehalten und an das
Steuergate 9p wird eine negative Spannung angelegt. Folglich
wird die EEPROM-Zelle durch ein Fowler-Nordheim-Tunneln von
Elektronen durch dünne Elektrodenoxidlage 5p zwischen dem
Floating-Gate und dem Source-Elektrodenbereich der Zelle
programmiert. Elektronen, die von dem Floating-Gate 7p zu dem
Source-Elektrodenbereich tunneln, bewirken eine höhere,
relative positive Aufladung des Floating-Gates 7p. Das positiv
geladene Floating-Gate 7p verschiebt eine Schwellenwertspannung
der Speicherzelle in die negative Richtung, so daß im Lesemodus
der Transistor "ein"-geschaltet ist.
Im Löschmodus wird an die Steuerelektrode 9p eine hohe positive
Spannung angelegt, während der Drain-Elektrodenbereich geerdet
ist (d. h., daß er an Erdpotential gekoppelt ist). Elektronen
tunneln durch das Floating-Gate 7p zu dem Drainbereich, wodurch
die Schwellwertspannung in die positive Richtung verschoben
wird, so daß die Zelle im Lesemodus ausgeschaltet ist. Im
Lesemodus wird an die Steuerelektrode die Versorgungsspannung
der integrierten Schaltung (VCC) angelegt, die geringer als die
Schwellwertspannung nach dem Löschen der EEPROM-Zelle ist, aber
größer als die Schwellwertspannung ist, nachdem die EEPROM-Zelle
programmiert worden ist.
Wie in Fig. 2 gezeigt, ist die dünne Tunneloxidlage 11p, die
im allgemeinen etwa 10 nm dünn ist, gewöhnlich in einem kleinen
Bereich über dem Drain-Elektroden-Bereich isoliert, um ein
Tunneln zu ermöglichen. Die Floating-Elektrode erstreckt sich
über einen Teil dieses Drain-Elektroden-Bereichs und einen Teil
des Kanals, wobei der übrige Teil des Kanals durch die
Steuerelektrode abgedeckt ist. Eine Programmierung wird durch
Anlagen einer hohen positiven Spannung an die Steuerelektrode
und Erden des Source-Elektroden-Bereichs erreicht. Heiße
Elektronen, die im Kanal erzeugt werden, werden in die
Floating-Elektrode injiziert, wodurch die Schwellwertspannung
nach oben verschoben wird. Ein Löschen wird durch eine Emission
kalter Elektronen von Elektronen aus der Floating-Elektrode
erreicht, wenn die Steuergate geerdet war und an die Source-Elektrode
eine hohe positive Spannung angelegt wird.
Gemäß der vorliegenden Erfindung wird eine elektrisch
löschbare, programmierbare nur-Lesespeicher-Zelle (EEPROM) mit
einem Polysilizium-Distanz (Polydistanz)-Floating-Gate
vorgesehen. In einem Ausführungsbespiel umfaßt die EEPROM-Zelle
mit der Polydistanz-Floating-Elektrode bzw. dem
Polydistanz-Floating-Gate auch einen Source-Elektrodenbereich,
einen Drain-Elektrodenbereich, einen leicht dotierten Drain-Elektrodenbereich
(LDD), eine Gate-Oxidlage, ein Select-Gate
und ein Steuergate, eine erste Isolationslage und eine zweite
Isolationslage. Der Source-Elektrodenbereich ist auf einem
Halbleitersubstrat ausgebildet, wobei der LDD-Bereich in dem
Substrat beabstandet von dem Source-Elektrodenbereich
ausgebildet ist. Der Drain-Elektrodenbereich ist angrenzend an
den LDD-Bereich ausgebildet und die Gate-Oxidlage ist auf der
oberen Oberfläche des Halbleitersubstrats zwischen dem Source-Elektrodenbereich
und dem LDD-Bereich ausgebildet. Das Select-Gate
ist auf einem Bereich der Gate-Oxidlage angrenzend zu dem
Source-Elektrodenbereich ausgebildet und die erste Isolations
lage ist auf der Seitenwand des Select-Gates ausgebildet. In
einer Ausführungsform wird das Floating-Gate als ein Abstands
element vorgesehen, das auf einer Seite des Select-Gates aus
gebildet ist. Das Floating-Gate ist neben der ersten Isola
tionslage und einem Bereich der Gate-Oxidlage ausgebildet. Das
Floating-Gate wird verwendet, um eine Ladung zu speichern, um
die Schwellwertspannung der EEPROM-Zelle zu verschieben. Die
zweite Isolationslage ist auf dem Floating-Gate ausgebildet,
einem Bereich des Select-Gates und der leicht dotierten Drain-Elektrode.
Das Steuergate ist auf der zweiten Isolationslage
ausgebildet.
Die Erfindung wird nachfolgend beispielhaft näher beschrieben,
wobei weitere Vorteile der Erfindung verdeutlicht sind. Die
Zeichnungen zeigen in:
Fig. 1 eine Querschnittsansicht eines Halbleiterwafers, die
den Aufbau eines herkömmlichen EEPROMs darstellt,
Fig. 2 eine Querschnittsansicht eines Halbleiterwafers, die
den Aufbau eines herkömmlichen EEPROMs darstellt, mit
einer dünnen Tunneloxidlage, die von einem kleinen
Bereich des Drain-Elektrodenbereichs isoliert ist;
Fig. 3 eine Querschnittsansicht eines Halbleiterwafers, die
den Aufbau eines EEPROMs darstellt, der gemäß der
vorliegenden Erfindung ausgebildet ist;
Fig. 4 eine Querschnittsansicht eines Halbleiterwafers, die
die Schritte des Ausbildens einer Gate-Oxidlage und
eines Select-Gates gemäß eines Ausführungsbeispieles
der vorliegenden Erfindung zeigt;
Fig. 5 eine Querschnittsansicht eines Halbleiterwafers, die
den Schritt des Ausbildens eines Floating-Gates gemäß
eines Ausführungsbeispieles der vorliegenden Erfindung
zeigt;
Fig. 6 eine Querschnittsansicht eines Halbleiterwafers, die
den Schritt des Ausbildens einer leicht dotierten
Drain-Elektrode gemäß eines Ausführungsbeispieles der
vorliegenden Erfindung zeigt;
Fig. 7 eine Querschnittsansicht eines Halbleiterwafers, die
den Schritt des Ausbildens einer dritten Silizium-Dioxidlage
und einer dritten Polysiliziumlage auf dem
Floating-Gate und auf dem Select-Gate gemäß einem
Ausführungsbeispiels der vorliegenden Erfindung zeigt;
und
Fig. 8 eine Querschnittsansicht eines Halbleiterwafers, die
den Schritt des Ausbildens eines Source-Elektroden
bereichs und eines Drain-Elektrodenbereichs einer
Vorrichtung gemäß einem Ausführungsbeispiel der
vorliegenden Erfindung zeigt.
Fig. 3 zeigt eine Querschnittsansicht eines
Ausführungsbeispieles einer elektrisch löschbaren, program
mierbaren nur-Lesespeicherzelle (EEPROM) mit einem Poly
distanz-Floating-Gate gemäß der vorliegenden Erfindung. Wie
Fig. 3 zeigt, umfaßt die EEPROM-Einrichtung Source- und
Drain-Elektroden-Bereiche, die mit einem n⁺ gekennzeichnet
sind, einen leicht dotierten Drain-Elektrodenbereich 13 (LDD),
ein Halbleitersubstrat 1, eine Feldoxidlage 3, eine Gate-Oxidlage
5 und ein Polysilizium-Select-Gate 7.
Der LDD-Bereich 13 ist angrenzend zu dem Drain-Elektroden-Bereich
und zwischen dem Drain-Elektrodenbereich und dem Kanal
zum Zwecke der Verminderung heißer Ladungsträger nahe der
Drain-Verbindung ausgebildet. Die Gate-Oxidlage 5 ist
vorzugsweise aus einer Lage aus Silizium-Dioxid ausgebildet.
Ein Polysilizium-Select-Gate 7 ist auf der Silizium-Dioxid-Lage
5 ausgebildet, wobei die Länge des Select-Gates 7 kürzer
als die Kanallänge ist. In diesem Ausführungsbeispiel beträgt
die Länge des Select-Gates 7 etwa 0,2 Mikrometer. Eine Poly-Silizium-Abstandslage
11 ist angrenzend an das Select-Gate 5
ausgebildet. Die Polysilizium-Abstandslage 11 wird nachfolgend
auch als Floating-Gate 11 bezeichnet. Zwischen dem Select-Gate
7 und dem Floating-Gate 11 ist eine Silizium-Dioxidlage 9 zum
Zwecke der Isolierung das Floating-Gates 11 von dem Select-Gate
7 angeordnet. Das Floating-Gate 11 erstreckt sich über
einen Bereich des Kanals, wobei der übrige Bereich des Kanals
vom Select-Gate 9 abgedeckt ist. In diesem Ausführungsbeispiel
beträgt die Länge des Floating-Gates 11 etwa 0,1 Mikrometer.
Sine Isolationslage 15, die etwa eine Länge von 300 Angström
aufweist, ist oben auf dem Select-Gate 7 und dem Floating-Gate
11 ausgebildet. Die Isolationslage 15 kann ein geeignetes
Isolierendes Material, wie z. B. Silizium-Dioxid sein. Ein
Steuergate 17 ist auf der Isolationslage 15 ausgebildet und
ist in diesem Ausführungsbeispiel aus Polysilizium
ausgebildet.
Die EEPROM-Zelle, die in Fig. 3 dargestellt ist, arbeitet
folgendermaßen:
Im Programmiermodus sind das Steuergate 17, das Selectgate 7 und der Drain-Elektrodenbereich an eine positive Spannungsquelle gekoppelt, während der Source-Elektrodenbereich geerdet ist. Die Betriebsspannung ist in Tabelle 1 dargestellt. Folglich werden heiße Elektroden vom Kanal der EEPROM-Zelle durch die Gate-Oxidlage 5 zum Floating-Gate 11 bewegt. Folglich wird nach dem Programmieren negative Ladung im Floating-Gate 11 gespeichert, wodurch die Schwellwertspannung der EEPROM-Zelle nach oben geschoben wird. Demgemäß ist die programmierte EEPROM-Zelle während des Lesemodus in einem nicht-leitenden Zustand.
Im Programmiermodus sind das Steuergate 17, das Selectgate 7 und der Drain-Elektrodenbereich an eine positive Spannungsquelle gekoppelt, während der Source-Elektrodenbereich geerdet ist. Die Betriebsspannung ist in Tabelle 1 dargestellt. Folglich werden heiße Elektroden vom Kanal der EEPROM-Zelle durch die Gate-Oxidlage 5 zum Floating-Gate 11 bewegt. Folglich wird nach dem Programmieren negative Ladung im Floating-Gate 11 gespeichert, wodurch die Schwellwertspannung der EEPROM-Zelle nach oben geschoben wird. Demgemäß ist die programmierte EEPROM-Zelle während des Lesemodus in einem nicht-leitenden Zustand.
Im Programmiermodus einer EEPROM-Zelle ist die Datenleitung
bzw. Bit-Leitung, die die hohe positive Spannung für den
Drain-Elektrodenbereich liefert, auch elektrisch mit den
Drain-Elektrodenbereichen anderer angrenzenden EEPROM-Zelle
des Speicherelementes verbunden. Zum Beispiel, wenn die
EEPROM-Zelle, die in Fig. 3 gezeigt ist, nicht ausgewählt
war, kann an die EEPROM-Zelle dennoch eine hohe positive
Spannung angelegt sein. In diesem Fall würde am Drain-Elektrodenbereich
eine hohe positive Spannung angelegt sein,
aber das Steuer-Gate, das Select-Gate würden typischerweise
geerdet sein. Diese Spannungszustände können das injizieren
heißer Elektronen in eine herkömmliche EEPROM-Zelle erlauben.
In dem Ausführungsbeispiel der vorliegenden Erfindung ver
hindert der LDD-Bereich 13 die Erzeugung von heißen Elektronen
und deren Übertragung in den Kanal einer nicht ausgewählten
EEPROM-Zelle.
Im Löschmodus wird an den Drain-Elektrodenbereich eine hohe
Spannung angelegt, während das Select-Gate 7 an eine negative
Spannungsquelle gekoppelt ist. Da an das Select-Gate eine
negative Spannung angelegt ist, ist die Zelle ausgeschaltet
und keine Ladungsträger können in den Kanal fließen, wodurch
elektrische Leistung erhalten wird. Insbesondere wird die
Vorrichtung gelöscht, ohne daß Strom durch den Kanal der
Vorrichtung fließt, wodurch ein Leistungsverlust während der
Löschmodus vermindert wird. Folglich tunneln Elektronen von
dem Floating-Gate 11 in den LDD-Bereich 13, wodurch das
Floating-Gate entladen wird. Die EEPROM-Zelle wird daher
gelöscht und wird leitend werden, wenn an das Steuer-Gate 17
und an das Select-Gate 7 eine logische hohe Spannung angelegt
wird. Zusätzlich sieht der Aufbau einer EEPROM-Zelle gemäß der
vorliegenden Erfindung eine bessere Topografie als die meisten
herkömmlichen EEPROM-Zellen vor, da die aufgeschichteten,
Dopppel-Polysilizium-Gates des herkömmlichen Aufbaus relativ
hoch sind. Folglich ist die Topografie vieler herkömmlicher
EEPROM-Zellen sehr uneben. Dagegen ist der Seitenwand-Distanz-Floating-Gate-Aufbau
der vorliegenden Erfindung nur als
einfach aufgeschichtetes Gate ausgebildet, wodurch eine
relativ planare Topografie erzielt wird. Ferner ermöglicht
dieser Aufbau mit einer einzigen Gate-Schicht eine
Vereinfachung einer Verkleinerung der Vorrichtungsgröße, da
ein einfaches Herstellungsverfahren zum Herstellen der EEPROM-Zelle
bzw. des EEPROM-Zellen-Feldes verwendet wird.
Die Ausbildung einer EEPROM-Zelle mit einem Polydistanz-Floating-Gate
wie sie hierin beschrieben ist, umfaßt viele
Herstellungsschritte, die im Stand der Technik gut bekannt
sind. Beispielsweise wird der Verfahrensschritt des Maskierens
mit Fotolithografie und des Ätzens hierbei intensiv verwendet.
Dieses Verfahren umfaßt die Erzeugung einer fotolithografischen
Maske, die das Muster der auszubildenden Komponenten enthält,
Beschichten des Wafers mit einem lichtempfindlichen Material,
das als Fotoresist bekannt ist, dem Bestrahlen des Foto
resists, der auf den Wafer aufgebracht ist, mit ultraviolettem
Licht, das durch die Maske gesandt wird, um Teile des
Fotoresists aufzuweichen bzw. zu Härten (in Abhängigkeit
davon, ob positiver oder negativer Fotosresist verwendet
wird), Entfernen der aufgeweichten Teile des Fotoresists,
Ätzen zum Entfernen des Materials, das von dem Fotoresist
nicht bedeckt wird und Abziehen des übrigen Fotoresists. Diese
fotolithografische Maskier- und Ätzverfahren wird auch als
"Patterning and Etching" bezeichnet.
Wie man nachfolgend erkennen kann, kann diese Technik auch
verwendet werden, um ein Ausführungsbeispiel einer EEPROM-Zelle
gemäß der vorliegenden Erfindung zu erzeugen. In Fig. 4
ist ein Silizium-Wafer gezeigt, der vorzugsweise aus einem
Einkristallinen Substrat 1 besteht. In diesem Ausführungs
beispiel ist das einkristalline Substrat 1 ein P-Typ mit einer
<100< kristallografischen Orientierung. Zuerst wird für
Isolationszwecke ein starker Feld-Oxid-Bereich (FOX) 3
aufgebracht. Der FOX-Bereich 3 wird mittels Fotolithografie
und trockner Ätzschritte erzeugt, um eine Nitrid-Silizium-Dioxid-Composite-Lage
zu erzeugen. Nachdem der Fotoresist
entfernt und eine Naßreinigung durchgeführt ist, wird mittels
einer thermischen Oxidation in einer Sauerstoff-Dampf-Umgebung
der FOX-Bereich 3 mit einer Dicke von etwa 4000-6000
Angström ausgebildet.
Nachfolgend wird eine erste Silizium-Dioxid-Lage 5 auf dem
Substrat 1 ausgebildet, um als Gate-Oxid 5 zu wirken. Die
erste Silizium-Dioxid-Lage wird mittels einer Sauerstoff-Dampf-Umgebung
bei einer Temperatur zwischen etwa 850 bis
1000°C mit einer Dicke von etwa 140 Angström ausgebildet. Eine
erste Polysilizium-Lage 7 wird dann über der ersten Silizium-Dioxid-Lage
5, dem Silizium-Substrat 1 und dem Feldoxid-Bereich
3 ausgebildet. Der erste Polysilizium-Lage wird unter
Verwendung einer herkömmlichen chemischen Dampfabscheidung
(CVD-Chemical Vapour Depositing) ausgebildet. Für den Fachmann
ist es selbstverständlich, daß auch andere Verfahren zum
Aufbringen der ersten Polly-Silizium-Lage 7 verwendet werden
können. Die Stärke der ersten Poly-Silizium-Lage ist
vorzugsweise etwa 2000 Angström. In diesem Ausführungsbeispiel
ist die erste Poly-Silizium-Lage 7 aus einem dotierten Poly-Silizium
oder einem In-Situ-dotierten Silizium ausgebildet.
Nachfolgend wird ein Standart-Maskier-und Ätzverfahren
verwendet, um die erste Poly-Silizium-Lage 7 und die Silizium-Dioxid-Lage
5 zu ätzen, um eine Gate-Oxid-Lage mit einem
Select-Gate über einem Bereich des Gate-Oxides auszubilden,
wie es in Fig. 4 gezeigt ist.
Gemäß Fig. 5 und 6 wird eine zweite Silizium-Dioxid-Lage 9 an
der Seitenwand der ersten Poly-Silizium-Lage 7 ausgebildet.
Danach wird eine zweite Poly-Silizium-Lage 11 angrenzend an
dem Select-Gate 7 ausgebildet. Die Poly-Silizium-Lage 11
bildet das Floating-Gate 11. Danach erfolgt eine
Ionenimplantation, um den LDD-Bereich 13 zu erzeugen, wobei
der leicht dotierte Drain-Elektroden-Bereich 13 so ausgebildet
wird, daß er automatisch mit dem Floating-Gate 11 fluchtet,
die es in Fig. 6 gezeigt ist. Ein geeignetes Element zum
Dotieren ist beispielsweise Phosphor, das zum Beispiel mit
einer Dosierung von etwa 2E13 eingebracht wird.
Wie es in Fig. 7 gezeigt ist, wird eine dritte Silizium-Dioxidlage
15 auf dem Selectgate 7, dem Floating-Gate 11, dem
Feldoxid-Bereich 3 und dem Substrat 1 ausgebildet. In diesem
Ausführungsbeispiel wird die dritte Silizium-Dioxid-Lage mit
einem Standart-CVD-Verfahren mit einer Stärke von etwa 200-300
Angström aufgebracht. Dann wird eine dritte Polysilizium-Lage
17 auf der dritten Silizium-Dioxid-Lage 15 mit einer
Stärke von etwa 1500 bis 2000 Angström ausgebildet. Die dritte
Polysilizium-Lage 17 wird zur Ausbildung eines Steuer-Gates
verwendet.
Nachfolgend wird gemäß Fig. 8 ein Standart-Maskier- und
Ätzverfahren verwendet, um die dritte Polysilizium-Lage 17 und
die dritte Silizium-Lage 15 zu ätzen, um die Steuer-Gate
auszubilden. Wie man erkennen kann, erstreckt sich das Steuer-Gate
17 über einen Bereich des Select-Gates 7, dem gesamten
Floating-Gate 11 und einem Bereich des LDD-Bereichs 13. Dann
erfolgt ein weiterer Ionen-Implantationsschritt, um die stark
dotierten Source- und Drain-Elektroden-Bereiche auszubilden.
Die Source- und Drain-Elektroden-Bereiche werden durch
Implantieren von Arsen mit einer Dosierung von etwa 3E15
ausgebildet. Zusätzlich erfolgt ein schnelles thermisches
Verfahren, um die Ionen in das Substrat 1 zu treiben. Folglich
wird eine EEPROM-Zelle mit einem Polydistanzelement
ausgebildet, wie es in Fig. 8 gezeigt ist.
Wie es von einem Fachmann verstanden wird, ist das
vorhergehend angeführte bevorzugte Ausführungsbeispiel zur
Erläuterung der vorliegenden Erfindung dargestellt, ohne daß
es die Erfindung beschränkt. Die Erfindung kann unter
schiedliche Abwandlungen und ähnliche Anordnungen umfassen,
die innerhalb des Erfindungsgedankens der beiliegenden
Ansprüche liegen, wobei der Umfang der Ansprüche gemäß der
breitesten Interpretation auszulegen ist, um eine solche
Modifikation und ähnliche Strukturen zu erfassen.
Während das bevorzugte Ausführungsbeispiel der Erfindung
dargestellt worden und beschrieben ist, ist es für den
Fachmann selbstverständlich, daß unterschiedliche Änderungen
ausgeführt werden können, ohne dabei der Gedanke und der
Umfang der Erfindung verlassen werden.
Die Erfindung betrifft eine elektrisch löschbare, program
mierbare nur-Lesespeicher-Zelle (EEPROM) zur Verwendung in
Halbleiterspeichern, wobei die Zelle ein Polydistanz-Floating-Gate
aufweist. Der Aufbau des EEPROMs umfaßt auch ein Select-Gate,
das einen Bereich des Kanals der EEPROM-Zelle abdeckt,
wobei ein Poly-Silizium-Distanzelement angrenzend zu dem
Select-Gate angeordnet ist. Das Poly-Silizium-Distanzelement
bildet ein Floating-Gate, das eine Ladung zum Programmieren
der EEPROM-Zelle speichert. In einem Ausführungsbeispiel
trennt eine Isolationslage das Select-Gate und das Floating-Gate.
Die Isolationslage und das Floating-Gate erstrecken sich
über den übrigen Bereich des Kanals. Eine zweite Isolations
lage ist über dem Select-Gate und dem Floating-Gate aus
gebildet. Ein Steuer-Gate ist auf der Isolationslage aus
gebildet. Zwischen der Drain-Elektrode und dem Steuer-Gate ist
die zweite Isolationslage ausgebildet. Ein leicht dotierter
Drain-Elektroden-Aufbau (LDD) ist angrenzend an der Drain-Elektrode
ausgebildet.
Claims (16)
1. Elektrische, löschbare, programmierbare nur-Lesespeicher-Zelle
(EEPROM) auf einem Halbleitersubstrat, wobei die
EEPROM-Zelle umfaßt:
Eine Source-Elektrode, die auf dem Substrat ausgebildet ist,
eine leicht dotierte Drain-Elektrode, die in dem Substrat beabstandet von der Source-Elektrode ausgebildet ist,
eine Drain-Elektrode, die in dem Substrat angrenzend zur leicht dotieren Drain-Elektrode ausgebildet ist,
eine Gate-Oxid-Lage, die auf einer Oberfläche des Halbleitersubstrats zwischen der Source-Elektrode und der leicht dotieren Drain-Elektrode ausgebildet ist,
ein Select-Gate, das auf einem Bereich der Gate-Oxid-Lage angrenzend zu der Source-Elektrode ausgebildet ist,
eine erste Isolationslage, die auf der Seitenwand des Select-Gates ausgebildet ist,
ein Floating-Gate, das neben der ersten Isolationslage und auf der Gate-Oxid-Lage in der Nähe der leicht dotierten Drain-Elektrode ausgebildet ist, wobei das Floating-Gate verwendet wird, um Ladung zu speichern,
eine zweite Isolationslage, die auf dem Floating-Gate ausgebildet ist, oberhalb eines Bereichs des Select-Gates und oberhalb der leicht dotierten Drain-Elektrode, und
ein Steuer-Gate, das auf der zweiten Isolationslage ausgebildet ist.
Eine Source-Elektrode, die auf dem Substrat ausgebildet ist,
eine leicht dotierte Drain-Elektrode, die in dem Substrat beabstandet von der Source-Elektrode ausgebildet ist,
eine Drain-Elektrode, die in dem Substrat angrenzend zur leicht dotieren Drain-Elektrode ausgebildet ist,
eine Gate-Oxid-Lage, die auf einer Oberfläche des Halbleitersubstrats zwischen der Source-Elektrode und der leicht dotieren Drain-Elektrode ausgebildet ist,
ein Select-Gate, das auf einem Bereich der Gate-Oxid-Lage angrenzend zu der Source-Elektrode ausgebildet ist,
eine erste Isolationslage, die auf der Seitenwand des Select-Gates ausgebildet ist,
ein Floating-Gate, das neben der ersten Isolationslage und auf der Gate-Oxid-Lage in der Nähe der leicht dotierten Drain-Elektrode ausgebildet ist, wobei das Floating-Gate verwendet wird, um Ladung zu speichern,
eine zweite Isolationslage, die auf dem Floating-Gate ausgebildet ist, oberhalb eines Bereichs des Select-Gates und oberhalb der leicht dotierten Drain-Elektrode, und
ein Steuer-Gate, das auf der zweiten Isolationslage ausgebildet ist.
2. EEPROM-Zelle nach Anspruch 1,
dadurch gekennzeichnet,
daß das Select-Gate Poly-Silizium umfaßt.
3. EEPROM-Zelle nach Anspruch 2,
dadurch gekennzeichnet,
daß das Select-Gate eine Länge von ungefähr 0,2 Mikrometer
aufweist.
4. EPROM-Zelle nach einem der Ansprüche 1-3,
dadurch gekennzeichnet,
daß die Gate-Oxid-Lage Silizium-Dioxid umfaßt.
5. EEPROM-Zelle nach einem der Ansprüche 1-4,
dadurch gekennzeichnet,
daß die Isolationslage Silizium-Dioxid umfaßt.
6. EEPROM-Zelle nach einem der Ansprüche 1-5,
dadurch gekennzeichnet,
daß das Floating-Gate Poly-Silizium umfaßt.
7. EEPROM-Zelle nach einem der Ansprüche 1-6,
dadurch gekennzeichnet,
daß das Floating-Gate eine Länge von etwa 0,1 Mikrometer
aufweist.
8. EEPROM-Zelle nach einem der Ansprüche 1-7,
dadurch gekennzeichnet,
daß die zweite Isolationslage Silizium-Dioxid umfaßt.
9. EEPROM-Zelle, nach einem der Ansprüche 1-8,
dadurch gekennzeichnet,
daß das Steuer-Gate Poly-Silizium umfaßt.
10. EEPROM-Zelle nach einem der Ansprüche 1-9,
dadurch gekennzeichnet,
daß in einem Löschmodus die EEPROM-Zelle durch einen Kanal
der EEPROM-Zelle keinen Strom leitet.
11. EEPROM-Zelle nach einem der Ansprüche 1-10,
dadurch gekennzeichnet,
daß die EEPROM-Zelle in einem Programmiermodus als
Betriebsspannung für das Select-Gate 3,3 V
Betriebsspannung für das Steuer-Gate 10 V,
Betriebsspannung für die Drain-Elektrode 0 V und
Betriebsspannung für die Source-Elektrode 5 V aufweist.
daß die EEPROM-Zelle in einem Programmiermodus als
Betriebsspannung für das Select-Gate 3,3 V
Betriebsspannung für das Steuer-Gate 10 V,
Betriebsspannung für die Drain-Elektrode 0 V und
Betriebsspannung für die Source-Elektrode 5 V aufweist.
12. EEPROM-Zelle nach einem der Ansprüche 1-11,
dadurch gekennzeichnet,
daß das EEPROM in einem Löschmodus als Betriebsspannung
für das Select-Gate 0 V, als Betriebsspannung für das
Steuergate -10 V und als Betriebsspannung für die Source-Elektrode
7 V aufweist.
13. EEPROM-Zelle nach einem der Ansprüche 1-12,
dadurch gekennzeichnet,
daß das EEPROM in einem Lesemodus als Betriebsspannung des
Select-Gates 3,3 V, als Betriebsspannung des Steuergates 0
V, als Betriebsspannung der Drain-Elektrode 1,2 V und als
Betriebsspannung der Source-Elektrode 0 V aufweist.
14. Verfahren zum Herstellen einer EEPROM-Zelle auf einem
Halbleitersubstrat umfassend die folgenden
Verfahrensschritte:
Ausbilden einer Gate-Oxidlage auf dem Substrat,
Ausbilden einer ersten Poly-Siliziumlage auf dem Gate-Oxid, Maskieren eines zweiten Fotoresists auf der ersten Poly-Siliziumlage,
Ätzen der ersten Poly-Siliziumlage, um ein Select-Gate auszubilden,
Ausbilden einer ersten Isolationslage auf einer Seitenwand des Selectgates,
Ausbilden eine Floating-Gates auf der Gate-Oxidlage angrenzend zu der ersten Isolationslage,
Ausbilden einer leicht dotieren Drain-Elektrode durch Ionen-Implantation,
Ausbilden einer zweiten Isolationslage auf einem Bereich des Select-Gates, des Floating-Gates und eines Bereichs der leicht dotierten Drain-Elektrode,
Ausbilden eines Steuer-Gates auf der zweiten Isolationslage, und
Ausbilden eine stark dotierten Source-Elektrode und Drain-Elektrode unter Verwendung von Ionen-Implantation.
Ausbilden einer Gate-Oxidlage auf dem Substrat,
Ausbilden einer ersten Poly-Siliziumlage auf dem Gate-Oxid, Maskieren eines zweiten Fotoresists auf der ersten Poly-Siliziumlage,
Ätzen der ersten Poly-Siliziumlage, um ein Select-Gate auszubilden,
Ausbilden einer ersten Isolationslage auf einer Seitenwand des Selectgates,
Ausbilden eine Floating-Gates auf der Gate-Oxidlage angrenzend zu der ersten Isolationslage,
Ausbilden einer leicht dotieren Drain-Elektrode durch Ionen-Implantation,
Ausbilden einer zweiten Isolationslage auf einem Bereich des Select-Gates, des Floating-Gates und eines Bereichs der leicht dotierten Drain-Elektrode,
Ausbilden eines Steuer-Gates auf der zweiten Isolationslage, und
Ausbilden eine stark dotierten Source-Elektrode und Drain-Elektrode unter Verwendung von Ionen-Implantation.
15. Verfahren nach Anspruch 14, gekennzeichnet durch das
Ausbilden des Floating-Gates umfassend das Ausbilden eines
Poly-Silizium-Abstandselementes angrenzend zu der ersten
Isolationslage.
16. Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet,
daß der leicht dotierte Drain-Elektroden-Bereich mit dem
Floating-Gate selbstfluchtend ausgebildet wird.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19638969A DE19638969C2 (de) | 1996-09-23 | 1996-09-23 | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung |
| US08/736,390 US5789297A (en) | 1996-09-23 | 1996-10-24 | Method of making EEPROM cell device with polyspacer floating gate |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19638969A DE19638969C2 (de) | 1996-09-23 | 1996-09-23 | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung |
| US08/736,390 US5789297A (en) | 1996-09-23 | 1996-10-24 | Method of making EEPROM cell device with polyspacer floating gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19638969A1 true DE19638969A1 (de) | 1998-04-02 |
| DE19638969C2 DE19638969C2 (de) | 2002-05-16 |
Family
ID=26029687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19638969A Expired - Fee Related DE19638969C2 (de) | 1996-09-23 | 1996-09-23 | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789297A (de) |
| DE (1) | DE19638969C2 (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914292B2 (en) | 2001-11-27 | 2005-07-05 | Infineon Technologies Ag | Floating gate field-effect transistor |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2705326B2 (ja) * | 1991-02-19 | 1998-01-28 | 日本電気株式会社 | 光磁気ヘッド装置 |
| IT1289540B1 (it) * | 1996-07-10 | 1998-10-15 | Sgs Thomson Microelectronics | Metodo per trasformare automaticamente la fabbricazione di una cella di memoria eprom nella fabbricazione di una cella di memoria |
| US5714786A (en) * | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
| KR100221619B1 (ko) * | 1996-12-28 | 1999-09-15 | 구본준 | 플래쉬 메모리 셀의 제조방법 |
| US5915178A (en) * | 1997-12-08 | 1999-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the endurance of split gate flash EEPROM devices via the addition of a shallow source side implanted region |
| US6005807A (en) * | 1998-09-16 | 1999-12-21 | Winbond Electronics Corp. | Method and apparatus for self-aligned memory cells and array using source side injection |
| US6177318B1 (en) * | 1999-10-18 | 2001-01-23 | Halo Lsi Design & Device Technology, Inc. | Integration method for sidewall split gate monos transistor |
| US6518110B2 (en) * | 2000-09-01 | 2003-02-11 | Wen Ying Wen | Method of fabricating memory cell structure of flash memory having annular floating gate |
| US6624029B2 (en) | 2000-11-30 | 2003-09-23 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| US6479351B1 (en) | 2000-11-30 | 2002-11-12 | Atmel Corporation | Method of fabricating a self-aligned non-volatile memory cell |
| US6656796B2 (en) * | 2002-01-14 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple etch method for fabricating split gate field effect transistor (FET) device |
| US6831325B2 (en) | 2002-12-20 | 2004-12-14 | Atmel Corporation | Multi-level memory cell with lateral floating spacers |
| US7126853B2 (en) * | 2003-08-14 | 2006-10-24 | Mosel Vitelic, Inc. | Electronic memory having impedance-matched sensing |
| US6975535B2 (en) * | 2003-08-14 | 2005-12-13 | Mosel Vitelic, Inc. | Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage |
| US8099783B2 (en) * | 2005-05-06 | 2012-01-17 | Atmel Corporation | Security method for data protection |
| EP1868247B1 (de) * | 2006-06-13 | 2013-04-24 | STMicroelectronics Srl | Hochfrequenz-MOS-Anordnung und Verfahren zur deren Herstellung |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP5832417B2 (ja) * | 2012-12-07 | 2015-12-16 | 三菱電機株式会社 | 半導体圧力センサおよびその製造方法 |
| JP5933480B2 (ja) * | 2013-04-26 | 2016-06-08 | 三菱電機株式会社 | 半導体圧力センサおよびその製造方法 |
| US9257554B2 (en) * | 2013-08-13 | 2016-02-09 | Globalfoundries Singapore Pte. Ltd. | Split gate embedded memory technology and method of manufacturing thereof |
| CN106611708B (zh) * | 2015-10-15 | 2019-09-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN112635558A (zh) * | 2019-09-24 | 2021-04-09 | 上海先进半导体制造股份有限公司 | N型漏极延伸金属氧化物半导体及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597585A2 (de) * | 1992-10-09 | 1994-05-18 | Oki Electric Industry Co., Ltd. | Methode zum Schreiben von Daten in einen und Löschen derselben in einem nichtflüchtigen Halbleiterspeicher |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| US5478767A (en) * | 1994-09-30 | 1995-12-26 | United Microelectronics Corporation | Method of making a flash EEPROM memory cell comprising polysilicon and textured oxide sidewall spacers |
| US5550073A (en) * | 1995-07-07 | 1996-08-27 | United Microelectronics Corporation | Method for manufacturing an EEPROM cell |
-
1996
- 1996-09-23 DE DE19638969A patent/DE19638969C2/de not_active Expired - Fee Related
- 1996-10-24 US US08/736,390 patent/US5789297A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597585A2 (de) * | 1992-10-09 | 1994-05-18 | Oki Electric Industry Co., Ltd. | Methode zum Schreiben von Daten in einen und Löschen derselben in einem nichtflüchtigen Halbleiterspeicher |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914292B2 (en) | 2001-11-27 | 2005-07-05 | Infineon Technologies Ag | Floating gate field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5789297A (en) | 1998-08-04 |
| DE19638969C2 (de) | 2002-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE19638969C2 (de) | EEPROM mit einem Polydistanz-Floating-Gate und Verfahren zu deren Herstellung | |
| DE69333359T2 (de) | Herstellungsverfahren einer EEPROM-Zellen-Matrix | |
| DE3117719C2 (de) | ||
| DE10194689B4 (de) | Nichtflüchtige Halbleiterspeicher mit zwei Speichereinheiten und Verfahren zu deren Herstellung | |
| DE3816358C2 (de) | ||
| DE69733630T2 (de) | EEPROM-und NVRAM-Niederspannungstransistoren und Verfahren zur Herstellung | |
| DE10203762B4 (de) | Nichtflüchtiges Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung | |
| DE19630984C2 (de) | Verfahren zur Herstellung einer Doppel-Polysilizium-MONOS-EEPROM-Zelle | |
| DE69631579T2 (de) | Nichtflüchtige Halbleiteranordnung und Verfahren zur Herstellung | |
| DE60023247T2 (de) | Verfahren und apparat zur herstellung von eingebetteten integrierten flachspeichern | |
| DE4115185C2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit nichtflüchtigem Speicher | |
| DE19808182C1 (de) | Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung | |
| DE19730762B4 (de) | Flash-Speicherzelle und Verfahren zu deren Herstellung | |
| DE3033333A1 (de) | Elektrisch programmierbare halbleiterspeichervorrichtung | |
| EP0783181A1 (de) | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung | |
| DE102005045863A1 (de) | Nichtflüchtiges Speicherbauelement und Verfahren zu seiner Herstellung | |
| DE102013111011A1 (de) | Verfahren zur Herstellung einer Speicherzelle, Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzelle | |
| DE112013005968T5 (de) | Speicher-Zuerst-Prozessfluss und Vorrichtung | |
| EP0946985B1 (de) | Speicherzellenanordnung und verfahren zu deren herstellung | |
| DE69732618T2 (de) | Eine asymmetrische Zelle für eine Halbleiterspeichermatrix und deren Herstellungsmethode | |
| DE69637352T2 (de) | Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle | |
| DE3139846C2 (de) | ||
| DE4407248B4 (de) | EEPROM-Flash-Speicherzelle und Verfahren zum Bilden einer EEPROM-Flash-Speicherzelle | |
| DE19807010B4 (de) | Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung | |
| KR100246689B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8364 | No opposition during term of opposition | ||
| 8328 | Change in the person/name/address of the agent |
Representative=s name: HUBER & SCHUSSLER, 81825 MUENCHEN |
|
| 8327 | Change in the person/name/address of the patent owner |
Owner name: PROMOS TECHNOLOGIES, INC., HSINCHU, TW |
|
| 8339 | Ceased/non-payment of the annual fee |