JPH07321189A

JPH07321189A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH07321189A
Application number: JP10572894A
Authority: JP
Inventors: Osamu Tabata; 修田畑; Mamoru Arimoto; 護有本; Hideji Nagasawa; 秀治長沢
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-05-19
Filing date: 1994-05-19
Publication date: 1995-12-08

Abstract

(57)【要約】【目的】高い素子分離能力を備えた半導体装置の簡単か
つ容易な製造方法を提供する。【構成】ＬＯＣＯＳ酸化膜６に凹部６ａを形成した後に
イオン注入を行うことで、チャネルストップ領域８とパ
ンチスルーストップ領域９とを同時に一括してシリコン
基板１中の最適な深さに形成することができる。ここ
で、凹部６ａはシリコン窒化膜をエッチングストッパと
して形成されるため、凹部６ａの形成用に特別なマスク
を用いる必要はなく、製造工程が複雑化することもな
い。そして、チャネルストップ領域８およびパンチスル
ーストップ領域９は、凹部６ａによって自己整合的に形
成されるため、それぞれシリコン基板１上の最適な位置
に形成することができる。従って、素子分離能力を向上
させるだけでなく、ショートチャネル効果の抑制能力お
よびパンチスルーの防止能力をも向上させることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、素子分離能力の高い
素子分離領域およびそのような素子分離領域の製造方法
に関するものである。

【０００２】

【従来の技術】半導体装置では、通常、半導体基板上に
形成される個々の素子を互いに独立して動作させる場合
が多いため、各素子間を電気的に分離する必要がある。
その素子分離方法には、各素子の周囲を逆方向のバイア
スがかけられたＰＮ接合で囲む接合分離法と、各素子の
周囲を絶縁物であるシリコン酸化膜で囲むアイソプレー
ナ法とがある。アイソプレーナ法は接合分離法に比べて
半導体基板上の専有面積を小さくすることができるた
め、微細化が要求される場合に用いられる。特に、ＤＲ
ＡＭやＳＲＡＭなどのＭＯＳトランジスタを用いる半導
体メモリでは、高集積化を実現する必要がある上に、Ｍ
ＯＳトランジスタのチャネル部分が周囲から分離されて
いることから素子全体を分離する必要がないため、接合
分離法ではなくアイソプレーナ法が利用される。アイソ
プレーナ法の代表的な方法として知られており最も多用
されているのが、ＬＯＣＯＳ（lOCal Oxidation of Sil
icon）法である。尚、ＬＯＣＯＳ法については、（菅野
卓雄監修：超高速ＭＯＳデバイス，培風館刊，p.135
〜138 ）に詳しい。

【０００３】ＬＯＣＯＳ法では素子分離能力を向上させ
るため、素子分離のためのシリコン酸化膜（ＬＯＣＯＳ
酸化膜）の下にあるシリコン基板の不純物濃度を高める
ことが行われている。そのためのイオン注入はチャネル
ストッパイオン注入（フィールドイオン注入）と呼ば
れ、イオン注入された領域はチャネルストップ領域と呼
ばれる。また、半導体基板上において、ＬＯＣＯＳ酸化
膜の形成された領域は素子分離領域（フィールド領域）
と呼ばれ、素子分離領域に囲まれて各素子が形成される
領域は活性領域と呼ばれる。

【０００４】ところで、ＭＯＳトランジスタが微細化す
ると、ショートチャネル効果の抑制およびパンチスルー
の防止が重要な課題となる。ショートチャネル効果と
は、ＭＯＳトランジスタのチャネル長が短くなって閾値
電圧が低くなる現象である。チャネル長に比べて高いド
レイン電圧が印加されると実効的なチャネル長が短くな
り、ドレイン領域から伸びた空乏層がソース領域の空乏
層端に影響を及ぼすようになる。すると、ドレイン電圧
の一部がソース領域の空乏層端の制御を受け持つように
なり、その分だけゲート電圧を印加する必要がなくなる
ため、結果として閾値が低下する。このようなショート
チャネル効果が起こると所望の閾値電圧が得られなくな
り、消費電力も増大する。さらに、ショートチャネル効
果が激しい場合にはパンチスルーを起こす。

【０００５】パンチスルーとは、ドレイン電圧を上げて
いくとドレイン領域から延びた空乏層がソース領域の空
乏層とつながってしまい、ゲート電圧を印加しなくても
ドレイン電流が流れてしまう現象である。パンチスルー
が起こるとゲート電圧でドレイン電流を制御できなくな
り、ＭＯＳトランジスタとして動作しなくなってしま
う。

【０００６】そこで、ショートチャネル効果の抑制およ
びパンチスルーの防止を図るため、基板と同じ導電性の
不純物を活性領域に注入することが行われている。その
ためのイオン注入はパンチスルーストッパイオン注入と
呼ばれ、イオン注入された領域はパンチスルーストップ
領域と呼ばれる。

【０００７】

【発明が解決しようとする課題】従来、チャネルストッ
パイオン注入は、ＬＯＣＯＳ酸化膜の形成前に行われて
いた。しかし、ＬＯＣＯＳ酸化膜は高温かつ長時間の熱
酸化によって形成されるため、注入されたイオンがＬＯ
ＣＯＳ酸化膜の形成時に熱拡散して活性領域へしみ出し
てしまう。その結果、チャネルストップ領域の不純物濃
度が低下して素子分離能力が低下したり、活性領域に形
成されるＭＯＳトランジスタのショートチャネル効果を
引き起こしたりする。

【０００８】そこで、ＬＯＣＯＳ酸化膜の形成後にＬＯ
ＣＯＳ酸化膜を通してチャネルストッパイオン注入を行
う方法（以下、の方法と呼ぶ）が提案されている（森
田茂他：1987年春期応用物理学会予稿集、31p-C-1,p.58
2. 若松秀利他：1988年秋期応用物理学会予稿集、5p
-A-7,p.619. 参照）。また、ＬＯＣＯＳ酸化膜の形成後
に、ＬＯＣＯＳ酸化膜を通してチャネルストッパイオン
注入を行うと同時に、パンチスルーストッパイオン注入
を行う方法（以下、の方法と呼ぶ）も提案されている
（T.Nishihara et al.:IEDM Tech.Dig,1988,pp.100〜10
3. 参照）。

【０００９】しかし、の方法では、チャネルストップ
領域の深さを最適化すると、パンチスルーストップ領域
の深さが不適当になるという問題がある。すなわち、チ
ャネルストップ領域の深さはＬＯＣＯＳ酸化膜の膜厚に
よって規定されるため、チャネルストップ領域を所望の
深さ（通常、ＬＯＣＯＳＯ酸化膜とシリコン基板との界
面近傍）に形成すると、パンチスルーストップ領域はＭ
ＯＳトランジスタのジャンクション領域と同じ深さに形
成されてしまう。その結果、活性領域の接合容量が増大
し、ＭＯＳトランジスタの特性が劣化する。例えば、Ｌ
ＯＣＯＳ酸化膜の膜厚が4500Åで注入するイオンがボロ
ンの場合、チャネルストップ領域を所望の深さに形成す
るための注入エネルギーは160keV程度が最適であるが、
その場合、パンチスルーストップ領域はシリコン基板表
面から0.2 μm 程度の深さに形成されＭＯＳトランジス
タのジャンクション領域と重なってしまう。そのため、
高速性を要求される半導体装置（ＤＲＡＭやロジックな
ど）に適用することはできず、半導体メモリではハーフ
ミクロンレベルのＳＲＡＭへの適用に限定される。

【００１０】一方、の方法では、チャネルストッパイ
オン注入が活性領域に及ばないように、活性領域の表面
をマスクした状態でチャネルストッパイオン注入を行う
ようにしている。しかし、活性領域の表面をマスクする
工程が必要になるため、製造工程が複雑化するという問
題がある。また、活性領域の表面だけを正確にマスクす
るのは難しくマスクずれが起こりやすいため、スループ
ットが低下するという問題もある。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、高い素子分離能力を備
えた半導体装置を提供することにある。また、そのよう
な半導体装置の簡単かつ容易な製造方法を提供すること
にある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、チャネルストップ領域とパンチスルーストップ領域
とを同時に形成することをその要旨とする。

【００１３】請求項２に記載の発明は、半導体層上に形
成された素子分離絶縁膜を介して不純物のイオン注入を
行うことにより、チャネルストップ領域とパンチスルー
ストップ領域とを同時に形成することをその要旨とす
る。

【００１４】請求項３に記載の発明は、半導体層上に素
子分離絶縁膜を形成する工程と、素子分離絶縁膜を介し
て半導体層に不純物のイオン注入を行うことにより、チ
ャネルストップ領域とパンチスルーストップ領域とを同
時に形成する工程と、素子分離絶縁膜上に絶縁膜を形成
する工程とを備えたことをその要旨とする。

【００１５】請求項４に記載の発明は、半導体層上に素
子分離絶縁膜を形成する工程と、素子分離絶縁膜に凹部
を形成する工程と、素子分離絶縁膜を介して半導体層に
不純物のイオン注入を行うことにより、チャネルストッ
プ領域とパンチスルーストップ領域とを同時に形成する
工程とを備えたことをその要旨とする。

【００１６】請求項５に記載の発明は、半導体層上に第
１の膜を形成し、第１の膜上に第２の膜を形成する工程
と、半導体層の素子分離領域に対応する部分の第１およ
び第２の膜を除去し、素子分離絶縁膜を形成する工程
と、第１および第２の膜と、素子分離絶縁膜との間の凹
部に、第１の膜と同材質の第３の膜を形成する工程と、
第１および第３の膜をエッチングストッパとして用いた
異方性エッチングにより、素子分離絶縁膜に凹部を形成
すると共に第２の膜を除去する工程と、素子分離絶縁膜
を介して半導体層に不純物のイオン注入を行うことによ
り、チャネルストップ領域とパンチスルーストップ領域
とを同時に形成する工程とを備えたことをその要旨とす
る。

【００１７】請求項６に記載の発明は、シリコン基板上
に第１のシリコン窒化膜を形成し、そのシリコン窒化膜
上にシリコン酸化膜を形成する工程と、シリコン基板の
素子分離領域に対応する部分の第１のシリコン窒化膜お
よびシリコン酸化膜を除去し、ＬＯＣＯＳ法によって素
子分離領域にＬＯＣＯＳ酸化膜を形成する工程と、第１
のシリコン窒化膜およびシリコン酸化膜と、ＬＯＣＯＳ
酸化膜との間の凹部に、第２のシリコン窒化膜を形成す
る工程と、第１および第２のシリコン窒化膜をエッチン
グストッパとして用いた異方性エッチングにより、ＬＯ
ＣＯＳ酸化膜に凹部を形成すると共にシリコン酸化膜を
除去する工程と、ＬＯＣＯＳ酸化膜を介してシリコン基
板に不純物のイオン注入を行うことにより、チャネルス
トップ領域とパンチスルーストップ領域とを同時に形成
する工程とを備えたことをその要旨とする。

【００１８】請求項７に記載の発明は、請求項４〜６の
いずれか１項に記載の半導体装置の製造方法において、
前記凹部を絶縁膜で埋め込む工程を備えたことをその要
旨とする。

【００１９】請求項８に記載の発明は、活性領域に影響
を与えることなく、チャネルストップ領域を形成するこ
とをその要旨とする。請求項９に記載の発明は、半導体
層上に形成された素子分離絶縁膜を介して、半導体層が
チャネリング現象を起こす条件で不純物のイオン注入を
行うことにより、チャネルストップ領域を形成すること
をその要旨とする。

【００２０】請求項１０に記載の発明は、半導体層上に
形成された素子分離絶縁膜を介して、半導体層がチャネ
リング現象を起こすツイスト角およびチルト角で不純物
の回転斜めイオン注入を行うことにより、チャネルスト
ップ領域を形成することをその要旨とする。

【００２１】請求項１１に記載の発明は、ＬＯＣＯＳ法
によってシリコン基板上にＬＯＣＯＳ酸化膜を形成する
工程と、ＬＯＣＯＳ酸化膜を介して、シリコン基板がチ
ャネリング現象を起こすツイスト角およびチルト角で不
純物のイオン注入を行うことにより、チャネルストップ
領域を形成する工程とを備えたことをその要旨とする。

【００２２】請求項１２に記載の発明は、ＬＯＣＯＳ法
によってシリコン基板上にＬＯＣＯＳ酸化膜を形成する
工程と、Ｎウェル領域をマスクする工程と、ＬＯＣＯＳ
酸化膜を介して、シリコン基板がチャネリング現象を起
こすツイスト角およびチルト角でＰ形不純物のイオン注
入を行うことにより、Ｐウェル領域に対するチャネルス
トップ領域を形成する工程と、Ｐウェル領域をマスクす
る工程と、ＬＯＣＯＳ酸化膜を介して、シリコン基板が
チャネリング現象を起こすツイスト角およびチルト角で
Ｎ形不純物のイオン注入を行うことにより、Ｎウェル領
域に対するチャネルストップ領域を形成する工程とを備
えたことをその要旨とする。

【００２３】請求項１３に記載の発明は、１つの素子分
離領域を複数の素子分離絶縁膜で構成することをその要
旨とする。請求項１４に記載の発明は、１つの素子分離
領域を複数並べて配置されたＬＯＣＯＳ酸化膜で構成す
ることをその要旨とする。

【００２４】

【作用】請求項１に記載の発明によれば、チャネルスト
ップ領域とパンチスルーストップ領域とを同時に形成す
ることができる。

【００２５】請求項２に記載の発明によれば、素子分離
絶縁膜を介して不純物のイオン注入を行うことにより、
素子分離絶縁膜下の素子分離領域にはチャネルストップ
領域を形成し、素子分離絶縁膜間の活性領域にはパンチ
スルーストップ領域を形成することができる。

【００２６】請求項３に記載の発明によれば、請求項２
に記載の発明と同様に、素子分離絶縁膜下の素子分離領
域にはチャネルストップ領域を形成し、素子分離絶縁膜
間の活性領域にはパンチスルーストップ領域を形成する
ことができる。このとき、素子分離絶縁膜の膜厚を調整
することで、チャネルストップ領域とパンチスルースト
ップ領域の両方を半導体層中のそれぞれ最適な深さに同
時に形成することができる。そして、各領域の形成後、
素子分離絶縁膜上に絶縁膜を堆積させることで、素子分
離絶縁膜としてのトータルの膜厚を確保し、必要な素子
分離能力を得ることができる。

【００２７】請求項４に記載の発明によれば、凹部の深
さを調整することでその部分の素子分離絶縁膜の膜厚を
調整することができる。そのため、チャネルストップ領
域とパンチスルーストップ領域の両方を半導体層中のそ
れぞれ最適な深さに同時に形成することができる。ま
た、凹部を介してイオン注入が行われるため、チャネル
ストップ領域およびパンチスルーストップ領域は自己整
合的に形成される。

【００２８】請求項５に記載の発明によれば、凹部の深
さは第２の膜の膜厚によって規定される。そのため、第
２の膜の膜厚を調整することで、凹部の深さを調整する
ことができる。また、第１および第３の膜をエッチング
ストッパとして凹部が形成されるため、凹部の形成に特
別なマスクを用いる必要はなく、製造工程が複雑化する
こともない。

【００２９】請求項６に記載の発明によれば、凹部の深
さはシリコン酸化膜の膜厚によって規定される。そのた
め、シリコン酸化膜の膜厚を調整することで、凹部の深
さを調整することができる。また、第１および第２のシ
リコン窒化膜をエッチングストッパとして凹部が形成さ
れるため、凹部の形成に特別なマスクを用いる必要はな
く、製造工程が複雑化することもない。

【００３０】請求項７に記載の発明によれば、凹部を絶
縁膜で埋め込むため、素子分離能力の低下を防ぐことが
できる上に、デバイスの表面段差が小さくなり上部に形
成される配線層の断線や細りなどを防ぐことができる。

【００３１】請求項８に記載の発明によれば、活性領域
に影響を与えることなく、チャネルストップ領域を形成
することができる。請求項９に記載の発明によれば、半
導体層がチャネリング現象を起こす条件で不純物のイオ
ン注入を行うことにより、チャネルストップ領域が形成
される。そのため、活性領域に注入された不純物イオン
は半導体層の内部深くへ注入され、活性領域に影響を与
えることはない。

【００３２】請求項１０に記載の発明によれば、ツイス
ト角およびチルト角を適宜に設定することにより、半導
体層がチャネリング現象を起こす条件で不純物の回転斜
めイオン注入を行うことができる。その結果、活性領域
に影響を与えることなく、チャネルストップ領域を形成
することができる。

【００３３】請求項１１に記載の発明によれば、請求項
１０と同様に、活性領域に影響を与えることなく、チャ
ネルストップ領域を形成することができる。請求項１２
に記載の発明によれば、活性領域に影響を与えることな
く、Ｐウェル領域に対するチャネルストップ領域とＮウ
ェル領域に対するチャネルストップ領域とを形成するこ
とができる。

【００３４】請求項１３に記載の発明によれば、１つの
素子分離領域を複数の素子分離絶縁膜で構成することに
より、１つの素子分離領域を１つの素子分離絶縁膜で構
成した場合と同じ素子分離能力を得ることができる。

【００３５】請求項１４に記載の発明によれば、素子分
離絶縁膜として優れたＬＯＣＯＳ酸化膜を用いること
で、素子分離能力を向上させることができる。

【００３６】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例の
製造方法を図１〜図８に従って説明する。

【００３７】工程１（図１参照）；ドライ酸化法（950
℃，23分）により、シリコン基板１上にシリコン酸化膜
２（膜厚；200 Å）を形成する。次に、減圧ＣＶＤ法
（560℃，使用ガス；ＳｉＨ₄）により、シリコン酸化
膜２上に多結晶シリコン膜３（膜厚；700 Å）を形成す
る。続いて、減圧ＣＶＤ法（770 ℃，使用ガス；ＳｉＨ
₂Ｃｌ₂＋ＮＨ₃）により、多結晶シリコン膜３上にシ
リコン窒化膜（Ｓｉ₃Ｎ ₄）４（膜厚；1500Å）を形成
する。そして、減圧ＣＶＤ法（800 ℃，使用ガス；Ｓｉ
Ｈ₄＋Ｎ₂Ｏ）により、シリコン窒化膜４上にシリコン
酸化膜５（膜厚；1800Å）を形成する。

【００３８】工程２（図２参照）；シリコン酸化膜５上
にエッチングマスクとしてのフォトレジストパターン
（図示略）を形成し、素子分離領域に対応する部分の各
膜３〜５をエッチングによって除去する。その後、フォ
トレジストパターンを除去する。次に、ウェット酸化法
（1000℃）により、ＬＯＣＯＳ酸化膜６（膜厚；4500
Å）を形成する。このとき、シリコン窒化膜４は耐酸化
性が強いため、ＬＯＣＯＳ酸化膜６はシリコン窒化膜４
を除去した部分にだけ選択的に形成される。ここで、シ
リコン酸化膜２はパッド酸化膜と呼ばれ、ＬＯＣＯＳ酸
化膜６の形成を促進させると共に、シリコン基板１の表
面の応力ひずみを緩和してバーズビークの発生を抑制す
る働きをもつ。多結晶シリコン膜３は多結晶シリコンパ
ッドと呼ばれ、やはりバーズビークの発生を抑制する働
きをもつ。バーズビークとはシリコン窒化膜４の下側に
もぐり込んだＬＯＣＯＳ酸化膜６の端部のことで、これ
が大きくなると素子分離領域の専有面積が増大して高集
積化の阻害要因となる。尚、多結晶シリコン膜３を設け
るＬＯＣＯＳ法はＰＰＬ（Poly silicon Pad LOCOS）法
と呼ばれる。

【００３９】工程３（図３参照）；減圧ＣＶＤ法（770
℃，使用ガス；ＳｉＨ₂Ｃｌ₂＋ＮＨ₃）により、デバ
イスの全面にシリコン窒化膜（膜厚；2000Å）を形成す
る。次に、異方性エッチング（使用ガス；ＣＦ₄＋ＣＨ
Ｆ₃）により、各膜３〜５とＬＯＣＯＳ酸化膜６との間
の凹部に形成されたシリコン窒化膜７だけを残して不要
なシリコン窒化膜を除去する。

【００４０】工程４（図４参照）；各シリコン窒化膜
４，７をエッチングストッパとして用いた異方性エッチ
ング（使用ガス；ＣＦ₄＋ＣＨＦ₃）により、ＬＯＣＯ
Ｓ酸化膜６に凹部６ａを形成すると共にシリコン酸化膜
５を除去する。

【００４１】このとき、シリコン窒化膜７はＬＯＣＯＳ
酸化膜６の周囲に形成されているため、凹部６ａはＬＯ
ＣＯＳ酸化膜６の中央部に形成される。また、シリコン
窒化膜４をエッチングストッパとして用いるため、凹部
６ａの深さはシリコン酸化膜５の膜厚によって規定され
ることになる。

【００４２】工程５（図５参照）；エッチング（使用ガ
ス；ＣＦ₄＋ＣＨＦ₃）により、多結晶シリコン膜３お
よびシリコン窒化膜４を除去する。次に、デバイスの表
面にボロンをイオン注入（注入エネルギー；90keV 程
度）する。その結果、チャネルストッパイオン注入が行
われてＰウェル領域に対するチャネルストップ領域８が
形成されるのと同時に、パンチスルーストッパイオン注
入が行われてＰウェル領域に対するパンチスルーストッ
プ領域９が形成される。

【００４３】このとき、ＬＯＣＯＳ酸化膜６の凹部６ａ
が形成された部分の膜厚は薄くなっているため、チャネ
ルストップ領域８を所望の深さ（ＬＯＣＯＳ酸化膜６と
シリコン基板１との界面近傍）に形成するための注入エ
ネルギーは、ＬＯＣＯＳ酸化膜６に凹部６ａを形成しな
い場合（すなわち、前記の方法）に比べて小さくなる
（前記の方法では160keV程度、本実施例では90keV 程
度）。つまり、チャネルストップ領域８を所望の深さに
形成するための注入エネルギーは、凹部６ａの深さによ
って規定される。そのため、凹部６ａの深さを調節する
ことで、パンチスルーストップ領域９を形成するための
注入エネルギーも調節されることになり、パンチスルー
ストップ領域９の深さを調整することができる。従っ
て、凹部６ａの深さを調節すれば、パンチスルーストッ
プ領域９の深さをＭＯＳトランジスタのジャンクション
領域からずらすことができる。ここで、凹部６ａの深さ
は、シリコン酸化膜５の膜厚を調節することで調整する
ことができる。すなわち、シリコン酸化膜５の膜厚を調
節することで、チャネルストップ領域８およびパンチス
ルーストップ領域９の深さを共に最適化することができ
る。また、凹部６ａはＬＯＣＯＳ酸化膜６の中央部に形
成されているため、チャネルストップ領域８は必ずＬＯ
ＣＯＳ酸化膜６の下側に形成され、シリコン酸化膜２の
下側にはみ出すことはない。

【００４４】工程６（図６参照）；デバイスの表面にシ
リコン酸化膜を堆積させた後、全面エッチバック法によ
り不要なシリコン酸化膜を除去する。その結果、凹部６
ａはシリコン酸化膜１０によって埋め込まれる。尚、凹
部６ａを確実に埋め込むためには、段差被覆性に優れた
シリコン酸化膜を堆積させればよい。従って、シリコン
酸化膜１０を形成するには、ＨＴＯ（High Temperature
Oxide）膜（膜厚；2000Å）と常圧オゾンＴＥＯＳ（Te
tra Ethoxy Silane ）酸化膜（膜厚；5000Å）とを順次
成膜すればよい。ここで、常圧オゾンＴＥＯＳ酸化膜の
下層にＨＴＯ膜を敷くのは、常圧オゾンＴＥＯＳ酸化膜
中に含まれている水分がＬＯＣＯＳ酸化膜６にしみ出す
のを防止するためである。尚、ＨＴＯ膜はＬＴＯ（Low
Temperature Oxide ）膜に置き代えてもよい。このよう
に、凹部６ａを埋め込むのは、素子分離能力の低下を防
ぐためであると共に、デバイスの表面段差を小さくして
上部に形成される配線層の断線や細りなどを防ぐためで
ある。

【００４５】工程７（図７参照）；シリコン酸化膜２を
除去する。その後、ゲート酸化膜１１およびゲート電極
１２を形成してリンをイオン注入し、ｎ^-領域１３を形
成する。そして、サイドウォールスペーサ１４を形成し
てヒ素をイオン注入し、ｎ⁺領域１５を形成する。これ
により、ｎ^-領域１３およびｎ⁺領域１５をソース・ド
レイン領域とするＬＤＤ構造のＮＭＯＳトランジスタ１
６が形成される。

【００４６】このように、本実施例によれば、ＬＯＣＯ
Ｓ酸化膜６に凹部６ａを形成した後にイオン注入を行う
ことで、チャネルストップ領域８とパンチスルーストッ
プ領域９とを同時に一括して最適な深さに形成すること
ができる。ここで、凹部６ａは各シリコン窒化膜４，７
をエッチングストッパとして形成されるため、凹部６ａ
の形成用に特別なマスクを用いる必要はなく、製造工程
が複雑化することもない。そして、チャネルストップ領
域８およびパンチスルーストップ領域９は、凹部６ａに
よって自己整合的に形成されるため、それぞれシリコン
基板１上の最適な位置に形成することができる。従っ
て、素子分離能力を向上させるだけでなく、ショートチ
ャネル効果の抑制能力およびパンチスルーの防止能力を
も向上させることができる。

【００４７】ところで、ＬＯＣＯＳ酸化膜６の面積が大
きい場合には、図８（ａ）に示すように、凹部６ａの寸
法も大きくなり、工程６においてシリコン酸化膜１０で
凹部６ａを完全に埋め込むことができないことがある。
その場合には、図８（ｂ）に示すように、小面積のＬＯ
ＣＯＳ酸化膜６ｂを複数並べて配置することで、素子分
離領域Ａの面積が図８（ａ）のＬＯＣＯＳ酸化膜６の場
合と同等になるようにすればよい。小面積のＬＯＣＯＳ
酸化膜６ｂでは凹部６ａの寸法も小さくなるため、シリ
コン酸化膜１０で凹部６ａを埋め込むことは容易にな
る。

【００４８】（第２実施例）以下、本発明を具体化した
第２実施例の製造方法を図９〜図１３に従って説明す
る。尚、本実施例において、第１実施例と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。

【００４９】工程一（図９参照）；（１００）面を有す
る単結晶シリコン基板１上にシリコン酸化膜２を形成す
る。次に、シリコン酸化膜２上に多結晶シリコン膜３を
形成する。続いて、多結晶シリコン膜３上にシリコン窒
化膜４を形成する。そして、素子分離領域に対応する部
分の多結晶シリコン膜３およびシリコン窒化膜４をエッ
チングによって除去する。次に、ＬＯＣＯＳ酸化膜６を
形成した後、シリコン窒化膜４を除去する。

【００５０】工程二（図１０参照）；デバイスの全面に
フォトレジストを塗布し、Ｐウェル領域上のフォトレジ
ストだけを除去して、Ｎウェル領域上のフォトレジスト
２１を残す。次に、図１３（ａ）に示すツイスト角（ウ
ェハ２２のオリフラ２２ａの方向を０°とすると、45
°,135°,225°,315°の４方向から）および図１３
（ｂ）に示すチルト角（ウェハ２２の法線Ｂに対して45
°傾斜した角度）で、デバイスの表面にボロンの回転斜
めイオン注入（注入エネルギー；150keV程度）を行う。
その結果、チャネルストッパイオン注入が行われ、Ｐウ
ェル領域に対するチャネルストップ領域８が形成され
る。

【００５１】このとき、チャネリング現象により、シリ
コン酸化膜２上（すなわち、活性領域上）に照射された
ボロンイオンはシリコン基板１の深い部分２３へ注入さ
れ、シリコン基板１の表面近傍の不純物濃度は低くな
る。ＭＯＳトランジスタのジャンクション領域はシリコ
ン基板１の表面近傍に形成される。そのため、活性領域
でイオンが注入される部分２３とジャンクション領域と
が重なることはない。従って、活性領域の接合容量が増
大することはなく、ＭＯＳトランジスタの特性が劣化す
ることもない。一方、ＬＯＣＯＳ酸化膜６上（すなわ
ち、素子分離領域上）に照射されたボロンイオンは、Ｌ
ＯＣＯＳ酸化膜６とシリコン基板１との界面近傍へ注入
される。つまり、チャネルストップ領域８は所望の深さ
に形成される。尚、（１００）面を有するシリコン基板
へ大きな傾角からイオン注入を行った際のチャネリング
現象については、（R.B.Simonton 他:Solid State Tec
hnology 日本版 Sep,1992,pp.19 〜26）に詳しい。

【００５２】工程三（図１１参照）；フォトレジスト２
１を除去する。次に、デバイスの全面にフォトレジスト
を再度塗布し、Ｎウェル領域上のフォトレジストだけを
除去して、Ｐウェル領域上のフォトレジスト２４を残
す。続いて、図１３（ａ）に示すツイスト角および図１
３（ｂ）に示すチルト角で、デバイスの表面にリンを回
転斜めイオン注入（注入エネルギー；450keV程度）を行
う。その結果、チャネルストッパイオン注入が行われ、
Ｎウェル領域に対するチャネルストップ領域８が形成さ
れる。

【００５３】このときにも、工程二の場合と同様に、チ
ャネリング現象により、活性領域上に照射されたリンイ
オンはシリコン基板１の深い部分２３へ注入され、シリ
コン基板１の表面近傍の不純物濃度は低くなる。従っ
て、活性領域の接合容量が増大することはなく、ＭＯＳ
トランジスタの特性が劣化することもない。一方、素子
分離領域上に照射されたボロンイオンはＬＯＣＯＳ酸化
膜６とシリコン基板１との界面近傍へ注入されるため、
チャネルストップ領域８は所望の深さに形成される。

【００５４】工程四（図１２参照）；フォトレジスト２
４を除去し、続いて、シリコン酸化膜２を除去する。こ
のように、本実施例によれば、ＬＯＣＯＳ酸化膜６をマ
スクとしてチャネリング現象を起こすツイスト角および
チルト角で回転斜めイオン注入を行うことで、活性領域
に影響を与えることなく、チャネルストップ領域８を最
適な深さに形成することができる。また、チャネルスト
ップ領域８は、ＬＯＣＯＳ酸化膜６によって自己整合的
に形成されるため、シリコン基板１上の最適な位置に形
成することができる。従って、素子分離能力を向上させ
ることができる。

【００５５】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。１）シリコン酸化膜２および多結晶シリコン膜３につい
ては省いてもよい。その場合、前記した膜膜２，３の作
用および効果を得ることはできなくなるが、本発明の作
用および効果には関係しない。

【００５６】２）第１実施例において、シリコン酸化膜
５は減圧ＣＶＤ以外の方法で形成してもよく、その方法
としては、常圧ＣＶＤ法，プラズマＣＶＤ法，ＴＥＯＳ
−ＣＶＤ法，ＰＶＤ法などがある。

【００５７】３）第１実施例の工程５において、ボロン
ではなくリンをイオン注入する。この場合には、Ｎウェ
ル領域に対するチャネルストップ領域およびパンチスル
ーストップ領域を形成することができる。

【００５８】４）第１実施例において、シリコン酸化膜
１０を省いてＬＯＣＯＳ酸化膜６の凹部６ａを残したま
まとする。ＬＯＣＯＳ酸化膜６の面積が小さい場合には
凹部６ａの寸法も小さくなるため、凹部６ａが残ってい
ても、素子分離能力の低下は少なく、デバイスの表面段
差が大きくなることもない。従って、ＬＯＣＯＳ酸化膜
６の面積が小さい場合には、凹部６ａを残したままでも
実用上問題ないことがある。

【００５９】５）第２実施例は、（１００）面ではなく
（０１０）や（１０１）面を有するシリコン基板に適用
してもよい。その場合には、イオン注入のツイスト角お
よびチルト角をチャネリング現象が起こるような適宜な
値に設定すればよい。

【００６０】６）第２実施例において工程二と工程三を
入れ替える。７）ＬＯＣＯＳ酸化膜６を他の素子分離絶縁膜に置き代
える。８）第１実施例において、ＬＯＣＯＳ酸化膜６を予め薄
く形成しておく。そして、凹部６ａを形成せずに、その
薄いＬＯＣＯＳ酸化膜６を介してシリコン基板１にイオ
ン注入を行い、チャネルストップ領域８とパンチスルー
ストップ領域９とを同時に形成する。すなわち、凹部６
ａの深さではなくＬＯＣＯＳ酸化膜６の膜厚を調整する
ことで、チャネルストップ領域８とパンチスルーストッ
プ領域９とを共に最適な深さに形成する。そして、各領
域８，９の形成後、ＬＯＣＯＳ酸化膜６上に絶縁膜（シ
リコン酸化膜，シリコン窒化膜など）を堆積させること
で、素子分離絶縁膜としてのトータルの膜厚を確保し、
必要な素子分離能力を得る。

【００６１】９）第１実施例において、単結晶シリコン
基板１を単結晶シリコン薄膜，多結晶シリコン薄膜，非
晶質シリコン薄膜，III −Ｖ族化合物半導体膜およびII
I −Ｖ族化合物半導体基板などの適当な半導体層に置き
代える。

【００６２】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。（イ）請求項７に記載の半導体装置の製造方法におい
て、前記凹部を埋め込む絶縁膜（１０）は、下層のＬＴ
Ｏ膜またはＨＴＯ膜と、上層の常圧オゾンＴＥＯＳ酸化
膜とから成る二層構造を有する半導体装置の製造方法。

【００６３】（ロ）請求項６に記載の半導体装置の製造
方法において、シリコン基板（１）上にシリコン酸化膜
（２）を形成し、そのシリコン酸化膜上に多結晶シリコ
ン膜（３）を形成し、その多結晶シリコン膜上に前記第
１のシリコン窒化膜（４）を形成する工程を備えた半導
体装置の製造方法。

【００６４】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。（ａ）半導体層とは、単結晶シリコン基板だけでなく、
単結晶シリコン薄膜、多結晶シリコン薄膜、非晶質シリ
コン薄膜、III −Ｖ族化合物半導体基板およびIII −Ｖ
族化合物半導体薄膜をも含むものとする。

【００６５】（ｂ）素子分離絶縁膜とは、ＬＯＣＯＳ酸
化膜だけでなくアイソプレーナ法で用いられるシリコン
酸化膜やその他の絶縁膜をも含むものとする。

【００６６】

【発明の効果】以上詳述したように本発明によれば、高
い素子分離能力を備えた半導体装置を提供することがで
きる。また、そのような半導体装置の簡単かつ容易な製
造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施例の製造工程を説
明するための断面図である。

【図２】第１実施例の製造工程を説明するための断面図
である。

【図３】第１実施例の製造工程を説明するための断面図
である。

【図４】第１実施例の製造工程を説明するための断面図
である。

【図５】第１実施例の製造工程を説明するための断面図
である。

【図６】第１実施例の製造工程を説明するための断面図
である。

【図７】第１実施例の製造工程を説明するための断面図
である。

【図８】第１実施例の製造工程を説明するための断面図
である。

【図９】本発明を具体化した第２実施例の製造工程を説
明するための断面図である。

【図１０】第２実施例の製造工程を説明するための断面
図である。

【図１１】第２実施例の製造工程を説明するための断面
図である。

【図１２】第２実施例の製造工程を説明するための断面
図である。

【図１３】図１３（ａ）は第２実施例の製造工程を説明
するためのウェハの平面図であり、図１３（ｂ）は当該
ウェハの斜視図である。

【符号の説明】

１半導体層としてのシリコン基板４第１の膜および第１のシリコン窒化膜としてのシリ
コン窒化膜５第２の膜としてのシリコン酸化膜６素子分離絶縁膜としてのＬＯＣＯＳ酸化膜６ａ凹部６ｂＬＯＣＯＳ酸化膜７第３の膜および第２のシリコン窒化膜としてのシリ
コン窒化膜８チャネルストップ領域９パンチスルーストップ領域Ａ素子分離領域

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 ３０１Ｒ

Claims

【特許請求の範囲】

【請求項１】チャネルストップ領域とパンチスルース
トップ領域とを同時に形成する半導体装置の製造方法。
【請求項２】半導体層上に形成された素子分離絶縁膜
を介して不純物のイオン注入を行うことにより、チャネ
ルストップ領域とパンチスルーストップ領域とを同時に
形成する半導体装置の製造方法。
【請求項３】半導体層上に素子分離絶縁膜を形成する
工程と、素子分離絶縁膜を介して半導体層に不純物のイオン注入
を行うことにより、チャネルストップ領域とパンチスル
ーストップ領域とを同時に形成する工程と、素子分離絶縁膜上に絶縁膜を形成する工程とを備えた半
導体装置の製造方法。
【請求項４】半導体層上に素子分離絶縁膜を形成する
工程と、素子分離絶縁膜に凹部を形成する工程と、素子分離絶縁膜を介して半導体層に不純物のイオン注入
を行うことにより、チャネルストップ領域とパンチスル
ーストップ領域とを同時に形成する工程とを備えた半導
体装置の製造方法。
【請求項５】半導体層（１）上に第１の膜（４）を形
成し、第１の膜上に第２の膜（５）を形成する工程と、半導体層の素子分離領域に対応する部分の第１および第
２の膜を除去し、素子分離絶縁膜（６）を形成する工程
と、第１および第２の膜と、素子分離絶縁膜との間の凹部
に、第１の膜と同材質の第３の膜（７）を形成する工程
と、第１および第３の膜をエッチングストッパとして用いた
異方性エッチングにより、素子分離絶縁膜に凹部（６
ａ）を形成すると共に第２の膜を除去する工程と、素子分離絶縁膜を介して半導体層に不純物のイオン注入
を行うことにより、チャネルストップ領域（８）とパン
チスルーストップ領域（９）とを同時に形成する工程と
を備えた半導体装置の製造方法。
【請求項６】シリコン基板（１）上に第１のシリコン
窒化膜（４）を形成し、そのシリコン窒化膜上にシリコ
ン酸化膜（５）を形成する工程と、シリコン基板の素子分離領域に対応する部分の第１のシ
リコン窒化膜およびシリコン酸化膜を除去し、ＬＯＣＯ
Ｓ法によって素子分離領域にＬＯＣＯＳ酸化膜（６）を
形成する工程と、第１のシリコン窒化膜およびシリコン酸化膜と、ＬＯＣ
ＯＳ酸化膜との間の凹部に、第２のシリコン窒化膜
（７）を形成する工程と、第１および第２のシリコン窒化膜をエッチングストッパ
として用いた異方性エッチングにより、ＬＯＣＯＳ酸化
膜に凹部（６ａ）を形成すると共にシリコン酸化膜を除
去する工程と、ＬＯＣＯＳ酸化膜を介してシリコン基板に不純物のイオ
ン注入を行うことにより、チャネルストップ領域（８）
とパンチスルーストップ領域（９）とを同時に形成する
工程とを備えた半導体装置の製造方法。
【請求項７】請求項４〜６のいずれか１項に記載の半
導体装置の製造方法において、前記凹部を絶縁膜（１
０）で埋め込む工程を備えた半導体装置の製造方法。
【請求項８】活性領域に影響を与えることなく、チャ
ネルストップ領域を形成する半導体装置の製造方法。
【請求項９】半導体層上に形成された素子分離絶縁膜
を介して、半導体層がチャネリング現象を起こす条件で
不純物のイオン注入を行うことにより、チャネルストッ
プ領域を形成する半導体装置の製造方法。
【請求項１０】半導体層上に形成された素子分離絶縁
膜を介して、半導体層がチャネリング現象を起こすツイ
スト角およびチルト角で不純物の回転斜めイオン注入を
行うことにより、チャネルストップ領域を形成する半導
体装置の製造方法。
【請求項１１】ＬＯＣＯＳ法によってシリコン基板
（１）上にＬＯＣＯＳ酸化膜（６）を形成する工程と、ＬＯＣＯＳ酸化膜を介して、シリコン基板がチャネリン
グ現象を起こすツイスト角およびチルト角で不純物のイ
オン注入を行うことにより、チャネルストップ領域
（８）を形成する工程とを備えた半導体装置の製造方
法。
【請求項１２】ＬＯＣＯＳ法によってシリコン基板
（１）上にＬＯＣＯＳ酸化膜（６）を形成する工程と、Ｎウェル領域をマスクする工程と、ＬＯＣＯＳ酸化膜を介して、シリコン基板がチャネリン
グ現象を起こすツイスト角およびチルト角でＰ形不純物
のイオン注入を行うことにより、Ｐウェル領域に対する
チャネルストップ領域（８）を形成する工程と、Ｐウェル領域をマスクする工程と、ＬＯＣＯＳ酸化膜を介して、シリコン基板がチャネリン
グ現象を起こすツイスト角およびチルト角でＮ形不純物
のイオン注入を行うことにより、Ｎウェル領域に対する
チャネルストップ領域（８）を形成する工程とを備えた
半導体装置の製造方法。
【請求項１３】１つの素子分離領域を複数の素子分離
絶縁膜で構成する半導体装置。
【請求項１４】１つの素子分離領域（Ａ）を複数並べ
て配置されたＬＯＣＯＳ酸化膜（６ｂ）で構成する半導
体装置。