JPH06216330A - ゲインメモリセルのアレイの製造方法 - Google Patents

ゲインメモリセルのアレイの製造方法

Info

Publication number
JPH06216330A
JPH06216330A JP5341328A JP34132893A JPH06216330A JP H06216330 A JPH06216330 A JP H06216330A JP 5341328 A JP5341328 A JP 5341328A JP 34132893 A JP34132893 A JP 34132893A JP H06216330 A JPH06216330 A JP H06216330A
Authority
JP
Japan
Prior art keywords
gate
transistor
layer
oxide
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5341328A
Other languages
English (en)
Other versions
JP3495071B2 (ja
Inventor
Wolfgang Krautschneider
クラウトシユナイダー ウオルフガング
Werner Klingenstein
クリンゲンシユタイン ウエルナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPH06216330A publication Critical patent/JPH06216330A/ja
Application granted granted Critical
Publication of JP3495071B2 publication Critical patent/JP3495071B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 チップ面積要求の最小化と製造コストの最小
化のための既に広く利用されている通常のプロセシング
過程および装置の利用とを考慮に入れた、ゲインメモリ
セルの製造のための実際的で経済的なプロセスを提供す
る。 【構成】 半導体基板１０のなかに能動的デバイス領域
を郭定する過程と、トランジスタゲートスタックを形成
する過程と、ゲートスタックのなかへダイオードを集積
する過程と、ゲート導体を構造化する過程と、トランジ
スタのためのソース領域３４およびドレイン領域３６を
イオン注入により形成する過程と、電源にトランジスタ
を接続するＶDDラインを形成する過程と、記憶トランジ
スタのソース領域に集積されたダイオードを接続する埋
込みストラップを形成する過程と、ゲートを再構造化
し、ゲインメモリデバイスをパッシベーション化し、ア
レイを平坦化する過程とを含んでいる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はゲインメモリセルの製造
方法、一層詳細には、ゲインメモリセルの高密度セルア
レイの製造方法に関する。
【０００２】
【従来の技術】ゲインメモリセルは非常に短いアクセス
時間および簡単な信号検出方式を可能にする高い信号チ
ャージを供給するので有利である。それらは２つのトラ
ンジスタ（アクセスおよび記憶トランジスタ）と、記憶
トランジスタのソースおよびゲートを接続するダイオー
ドとの組み合わせを含んでいる。
【０００３】ゲインメモリセルは、集積回路に対する他
のデバイスと同様に、ＶＬＳＩおよびＵＬＳＩ回路用と
してたとえば０．５ミクロン‐デザインルールおよびそ
れよりも小さい範囲への一層の小形化を必要とする。高
密度、高速度の回路を製造するためには、これらの回路
を製造するのに必要とされるプロセシングはデバイスの
“リアル‐エステート”またはチップ面積要求の最小化
と、製造コストを最小化するべく半導体工業において既
に広く利用されている通常のプロセシング過程および装
置の利用とを考慮に入れなければならない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ゲイ
ンメモリセルの製造のための実際的で経済的な方法を提
供することである。
【０００５】
【課題を解決するための手段】本発明の方法は、プレー
ナプロセスを使用するデバイスの浅溝絶縁と、記憶トラ
ンジスタのゲートのなかへ集積されたダイオードと、電
源へのトランジスタの接触接続を省略する植え込まれた
ＶDDラインと、記憶トランジスタのソース領域にダイオ
ードを接続する埋込みストラップと、セルフアライン
（自己整合）されたデバイス絶縁技術とを特徴とする高
密度のゲインメモリセルの製造を提案するものである。
本発明は個々のゲインメモリセルおよびセルアレイのセ
ル面積要求を最小化し、またセルフアラインプロセス過
程および完全なプレーナプロセスを使用してゲインメモ
リセル製造のコスト効率を最大化する。
【０００６】本プロセスは６つの過程を含んでいる。第
１に、半導体基板、たとえばシリコンウェーハのなかに
能動デバイス領域を郭定し、ゲートおよびゲート導体ス
タックを形成する。第２に、ゲートスタックと集積され
たダイオードを形成する。第３に、ゲートを郭定し、ト
ランジスタのソースおよびドレイン領域をイオン注入に
より形成する。第４に、電源にトランジスタを接続する
ＶDDラインを形成する。第５に、記憶トランジスタのソ
ース領域にダイオードを接続する埋込みストラップを形
成する。そして最後に、ゲートを再構造化し、デバイス
をパッシベーション化し、平坦（プレーナ）化する。本
発明のプロセスは、経済的なプロセスを実現するべく、
セルフアライニング技術および通常のプロセシング過程
を使用する。
【０００７】本発明のプロセスは過程の第１のシーケン
スは、０．５ミクロン範囲およびそれよりも小さい範囲
でのデザインルールを生ずるための浅溝絶縁技術を使用
して能動デバイス領域を郭定するためのプレーナプロセ
スである。この絶縁プロセスは、浅い溝を形成するエッ
チング過程と、デバイス領域を絶縁する窒化物および酸
化物デポジションにより溝のなかを充填する過程と、そ
の結果生じた層を平坦化する過程とを含んでいる。
【０００８】平坦化は任意の種類のバックエッチングに
より、またはDavariほか、ＩＥＤＭTechn.Dig.（１９８
９）、第８９頁により開示されているような化学的機械
的研磨により、公知の仕方で後で説明される平坦化ステ
ップのいずれかにより達成され得る。浅溝絶縁プロセス
により示されているけれども、能動デバイス領域は公知
のＬＯＣＯＳ技術またはチャネルストッパ技術を使用し
ても郭定され得る。それに続いて、熱的酸化物成長と、
その上へのゲート導体としてのポリシリコンのデポジシ
ョンとが行われる。ケイ化物層はワードラインのシート
抵抗を最小化するべく最適化されて形成される。ゲート
スタックはそれに続く窒化物および酸化物層のデポジシ
ョンにより形成される。
【０００９】過程の第２のシーケンスでは、ダイオード
がゲートスタックのなかへ集積される。開孔が、ゲート
導体のポリシリコンのドーパント形式と反対のドーパン
ト形式のポリシリコンをデポジットし、ポリシリコンを
ケイ化し、開孔を酸化物で充填し、平坦化過程を行うた
めゲートスタックのなかに作られる。
【００１０】過程の第３のシーケンスでは、ゲート導体
の最初の構造化がＲＩＥにより行われ、窒化物スペーサ
がデポジットされる。トランジスタのソースおよびドレ
インが植え込みにより形成される。
【００１１】過程の第４のシーケンスでは、植え込まれ
たＶDDラインが、電源に記憶トランジスタを接続する接
触を省略するべく形成される。窒化物層がデポジットさ
れ、開孔がこの層のなかにホトリトグラフィ、ＶDDライ
ンのイオン注入およびケイ化により作られる。
【００１２】過程の第５のシーケンスでは、バリア窒化
物層をデポジットし、その上に酸化物層をデポジット
し、これらの層を平坦化し、酸化物層の最終デポジショ
ンおよびその平坦化により埋込みストラップ材料として
のポリシリコンのデポジションのために酸化物層のなか
に開孔を形成することにより埋込みストラップが作られ
る。
【００１３】過程の第６かつ最後のシーケンスでは、第
２の絶縁が行われ、記憶ゲートが再構造化され、酸化物
充填がデバイスをパッシベーション化するために使用さ
れ、最後の平坦化が行われる。
【００１４】以下に図面を参照して本発明を説明する。
【００１５】
【実施例】図１に示されている典型的な実施例におい
て、シリコンウェーハ１０の表面が、表面から汚れおよ
び粉末を除去するべく公知の仕方で浄化される。浅溝絶
縁技術を使用して能動領域を形成するべく、ホトレジス
ト１２が浄化されたシリコンウェーハの上に置かれ、パ
ターン化される。ウェーハは次いでそのなかに開孔１３
を形成するべく標準的なホトエッチング技術を使用して
エッチングされる。ホトレジストが次いで除去され、酸
化物１４がデポジットされ（たとえばプラズマエンハン
スドＣＶＤ酸化物または常圧ＣＶＤ酸化物）、表面がエ
ッチングまたは化学的機械的研磨により平坦化され、浄
化される。その結果生じた表面が図２に示されている。
後続のプロセス過程のより明らかな理解のために、図３
〜１２はシリコンウェーハ１０のなかのデバイス絶縁を
詳細には示していない。
【００１６】シリコン酸化物ゲート層１６が、処理され
たシリコンウェーハ１０の上に熱的に成長させられる。
簡単化のために、この層１６は後続の図面には示されて
いない。
【００１７】次いで順次にｎ- ドープされたポリシリコ
ン層１８をデポジットし、ケイ化物層２０をその上に形
成し、窒化物層２２およびその上に酸化物層２４をデポ
ジットすることにより、ゲートスタックが形成される。
その結果形成されたゲートスタックが図３に示されてい
る。
【００１８】一つのドーパント形式のポリシリコン層に
より覆われた反対のドーパント形式のポリシリコン層を
含んでいる集積されたダイオードが、図４に示されてい
るように、ホトリトグラフ技術を使用してケイ化物層２
０を通してエッチングにより開孔２５を形成することに
よりゲートスタックのなかに形成される。その後に、図
５に示すようにｐ+ ドープされたポリシリコン層２６が
開孔のなかにデポジットされる。このポリシリコン層２
６はイオン注入もしくは拡散技術によるホウ素ドーピン
グにより続かれるドープされないシリコンとしてデポジ
ットされ得る。ドーパント濃度は、ポリシリコンダイオ
ードのＩ（Ｖ）特性が最大の信号チャージおよび短い信
号ディベロップメント時間に関して最適化されているよ
うに選ばれている。このポリシリコンデポジションに続
いて第２のケイ化物層２８を形成するケイ化過程が行わ
れる。
【００１９】続いて、図６に示すように、酸化物層３０
がデポジットされ（たとえばプラズマエンハンスドＣＶ
Ｄ酸化物またはサブ常圧ＣＶＤ酸化物）、次いでウェー
ハの表面がエッチングまたは化学的機械的研磨により平
坦化され、浄化される。
【００２０】図７に示すように、ゲートスタックは、ホ
トリトグラフィにより窒化物層２２をパターン化し、ま
た反応性イオンエッチング技術を使用して、窒化物層２
２、ケイ化物層２０およびポリシリコン層１８を含んで
いるゲートスタック、ゲート酸化物層１６、並びにケイ
化物層２８およびポリシリコン層２６の上の充填された
酸化物を含むダイオード部分を通してエッチングするこ
とにより構造化される。スペーサ窒化物層３２が、形成
されたゲートスタックおよび平坦化されたダイオードの
側面に沿って窒化物スペーサを形成するべくデポジット
され、エッチングされる。
【００２１】次いで図８に示すように、トランジスタの
ソース領域３４およびドレイン領域３６がシリコンウェ
−ハ１０のなかにイオン注入により形成される。このイ
オン注入は、セル漏れ電流の最小化に関してソースおよ
びドレイン領域３４、３６のなかのドーパントレベルを
形成するべく最適化されている。こうしてソースおよび
ドレイン領域と集積されたダイオード領域のエッジとの
アラインメントが行われており、ゲインメモリセルに対
する最小の幾何学的寸法が得られる。さらに、これは、
最小の幾何学的寸法よりもはるかに大きい非臨界的構造
寸法を有するダイオードのプロセシングを可能にする。
【００２２】ＶDDラインが次に製造される。窒化物バリ
ア層３８が、ドレイン領域３６を露出させるべくデポジ
ットされ、パターン化され、次いでケイ化物３７の層が
ドレイン領域３６の上にデポジットされる。
【００２３】さらに、ドレイン領域３６のドーパント濃
度は、ＶDDラインの低いシート抵抗を達成するべく、イ
オン注入により増すことができる。この植え込まれたＶ
DDラインは記憶トランジスタのドレインの電源への無接
触の接続を可能にする。
【００２４】次いで埋込みストラップが低抵抗材料を使
用して記憶トランジスタのソース領域にダイオードを接
続するべく形成される。図９に示すように、バリア窒化
物層４２がデポジットされ、次いでその上に厚い酸化物
層４４がホトリトグラフィを使用して埋込みストラップ
の平坦化および郭定のためにデポジットされる。次いで
図１０に示すように厚い酸化物層４４は平坦化され、開
孔４５がそのなかに埋込みストラップを形成するために
作られる。
【００２５】次に図１１に示すようにポリシリコンの層
４６が開孔４５のなかにデポジットされ、この開孔４５
は酸化物４８で充満され平坦化される。
【００２６】集積されたダイオードを記憶トランジスタ
のソース領域に接続する埋込みストラップは本発明によ
るゲインメモリセルの基本的特徴である。ポリシリコン
を使用する特定のプロセスが埋込みストラップを作るた
めに説明されてきたが、他のプロセスが低抵抗材料を使
用してダイオードを記憶トランジスタのソース領域に接
続するのに使用され得ることは当業者に明らかである。
【００２７】図１２に示すように、第２のデバイス絶縁
が、ｐ‐ｎ接触領域と酸化物層４４のなかの開孔凹み５
０および５２との上に酸化物を残すことを例外として、
酸化物を選択的に除去することにより行われる。これは
ホトリトグラフィによるパターン化と、ｐｎ接合を覆う
酸化物の下までのポリシリコンの選択エッチングとによ
り、セルフアラインされた仕方で行われ得る。図には最
終のセルフアラインされた構造が示されている。
【００２８】セルアレイは第２の絶縁技術、たとえば浅
溝絶縁プロセスを使用しての記憶トランジスタを構造
化、酸化物充満による不活性化および最終平坦化の実行
により完成される。
【００２９】以上に本発明を特定の実施例およびプロセ
ス過程のシーケンスについて説明してきたが、過程およ
びそれらのシーケンスにおける種々の変更が本発明の本
質から外れることなく行われ得る。これらの変更は本発
明に含まれており、本発明の範囲は特許請求の範囲によ
ってのみ定められるものである。
【図面の簡単な説明】
【図１】本発明のプロセス過程における構造を示す断面
図である。
【図２】本発明のプロセス過程における構造を示す断面
図である。
【図３】本発明のプロセス過程における構造を示す断面
図である。
【図４】本発明のプロセス過程における構造を示す断面
図である。
【図５】本発明のプロセス過程における構造を示す断面
図である。
【図６】本発明のプロセス過程における構造を示す断面
図である。
【図７】本発明のプロセス過程における構造を示す断面
図である。
【図８】本発明のプロセス過程における構造を示す断面
図である。
【図９】本発明のプロセス過程における構造を示す断面
図である。
【図１０】本発明のプロセス過程における構造を示す断
面図である。
【図１１】本発明のプロセス過程における構造を示す断
面図である。
【図１２】本発明のプロセス過程における構造を示す断
面図である。
【符号の説明】 １０ シリコンウェーハ １２ ホトレジスト １４ 酸化物 １６ シリコン酸化物ゲート層 １８ ｎ- ドープされたポリシリコン層 ２０ ケイ化物層 ２２ 窒化物層 ２４ 酸化物層 ２６ ｐ+ ドープされたポリシリコン層 ２８ ケイ化物層 ３０ 充満された酸化物 ３２ スペーサ窒化物層 ３４ ソース領域 ３６ ドレイン領域 ３７ ケイ化物層 ３８ 窒化物バリア層 ４２ バリア窒化物層 ４４ 酸化物層 ４５ 開孔 ５０、５２ 開孔凹み

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 アクセストランジスタ、記憶トランジス
    タおよびダイオードを含むゲインメモリセルのアレイを
    製造するための方法において、 ａ）半導体基板のなかに能動デバイス領域を郭定し、そ
    の表面を平坦化する過程と、 ｂ）トランジスタゲートスタックを形成する過程と、 ｃ）ゲートスタックのなかへダイオードを集積する過程
    と、 ｄ）ゲート導体を構造化する過程と、 ｅ）トランジスタのためのソースおよびドレイン領域を
    イオン注入により形成する過程と、 ｆ）電源にトランジスタを接続するＶDDラインを形成す
    る過程と、 ｇ）記憶トランジスタのソース領域に集積されたダイオ
    ードを接続する埋込みストラップを形成する過程と、 ｈ）ゲートを再構造化し、ゲインメモリデバイスをパッ
    シーベーション化し、アレイを平坦化する過程とを含ん
    でいることを特徴とするゲインメモリセルのアレイの製
    造方法。
  2. 【請求項２】 能動デバイス領域を郭定する過程が前記
    基板のなかに浅溝をエッチングし、デバイス領域を絶縁
    するシリコン窒化物およびシリコン酸化物で溝を充満す
    る過程を含んでいることを特徴とする請求項１記載の製
    造方法。
  3. 【請求項３】 ゲートを形成するシリコン酸化物を熱的
    酸化物により成長させ、その上にゲート導体を形成する
    ポリシリコンをデポジットし、ポリシリコンをケイ化
    し、その上にシリコン窒化物およびシリコン酸化物をデ
    ポジットすることによりゲートスタックが形成されるこ
    とを特徴とする請求項１記載の製造方法。
  4. 【請求項４】 ゲートスタックのなかへ開孔をエッチン
    グし、前記開孔のなかにドーパント形式のポリシリコン
    をデポジットし、前記開孔のなかに反対のドーパント形
    式のポリシリコンをデポジットし、ポリシリコンをケイ
    化し、シリコン酸化物で開孔を充填し、層を平坦化する
    ことにより集積されるダイオードが形成されることを特
    徴とする請求項３記載の製造方法。
  5. 【請求項５】 個々のゲート導体が反応性イオンエッチ
    ングにより形成され、シリコン窒化物スペーサがゲート
    の上に形成されることを特徴とする請求項１記載の製造
    方法。
  6. 【請求項６】 ＶDDラインが半導体基板のなかへのイオ
    ン注入およびケイ化により形成されることを特徴とする
    請求項１記載の製造方法。
  7. 【請求項７】 第１のバリア・シリコン窒化物層および
    第２のバリア・シリコン窒化物層を記憶トランジスタの
    上にデポジットし、酸化物および窒化物層のなかに開孔
    を形成し、前記開孔のなかに低抵抗性材料をデポジット
    し、アレイの上に酸化物層をデポジットし、アレイを平
    坦化することにより埋込みストラップが形成されること
    を特徴とする請求項１記載の製造方法。
  8. 【請求項８】 前記低抵抗性材料がポリシリコンである
    ことを特徴とする請求項７記載の製造方法。
  9. 【請求項９】 ゲートスタックをエッチングし、シリコ
    ン酸化物パッシベーション層をデポジットし、この層を
    平坦化することによりゲートが再構造化されることを特
    徴とする請求項１記載の製造方法。
JP34132893A 1992-12-16 1993-12-10 ゲインメモリセルのアレイの製造方法 Expired - Fee Related JP3495071B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/991,776 US5308783A (en) 1992-12-16 1992-12-16 Process for the manufacture of a high density cell array of gain memory cells
US07/991776 1992-12-16

Publications (2)

Publication Number Publication Date
JPH06216330A true JPH06216330A (ja) 1994-08-05
JP3495071B2 JP3495071B2 (ja) 2004-02-09

Family

ID=25537551

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34132893A Expired - Fee Related JP3495071B2 (ja) 1992-12-16 1993-12-10 ゲインメモリセルのアレイの製造方法

Country Status (7)

Country Link
US (1) US5308783A (ja)
EP (1) EP0602525B1 (ja)
JP (1) JP3495071B2 (ja)
KR (1) KR100308076B1 (ja)
AT (1) ATE184424T1 (ja)
DE (1) DE69326312T2 (ja)
HK (1) HK1003755A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014156923A1 (ja) * 2013-03-27 2014-10-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960004079B1 (en) * 1992-12-19 1996-03-26 Lg Semicon Co Ltd Contact hole forming method
US5496771A (en) * 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
US5543348A (en) * 1995-03-29 1996-08-06 Kabushiki Kaisha Toshiba Controlled recrystallization of buried strap in a semiconductor memory device
DE59608588D1 (de) * 1995-09-26 2002-02-21 Infineon Technologies Ag Selbstverstärkende DRAM-Speicherzellenanordnung
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US6025220A (en) 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5732014A (en) * 1997-02-20 1998-03-24 Micron Technology, Inc. Merged transistor structure for gain memory cell
US6436760B1 (en) * 2001-04-19 2002-08-20 International Business Machines Corporation Method for reducing surface oxide in polysilicon processing
US6979651B1 (en) * 2002-07-29 2005-12-27 Advanced Micro Devices, Inc. Method for forming alignment features and back-side contacts with fewer lithography and etch steps
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US20040061190A1 (en) * 2002-09-30 2004-04-01 International Business Machines Corporation Method and structure for tungsten gate metal surface treatment while preventing oxidation
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7030436B2 (en) * 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US8583213B2 (en) * 2006-09-12 2013-11-12 General Electric Company Combined MR imaging and tracking
US9359865B2 (en) 2012-10-15 2016-06-07 Baker Hughes Incorporated Pressure actuated ported sub for subterranean cement completions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070329B (en) * 1980-01-25 1983-10-26 Tokyo Shibaura Electric Co Semiconductor memory device
US4543595A (en) * 1982-05-20 1985-09-24 Fairchild Camera And Instrument Corporation Bipolar memory cell
US4416404A (en) * 1983-01-26 1983-11-22 Daniels Fitz A S C Belt type garment for carrying tennis balls and the like
JPS604253A (ja) * 1983-06-23 1985-01-10 Nec Corp 半導体集積回路メモリ
US4654825A (en) * 1984-01-06 1987-03-31 Advanced Micro Devices, Inc. E2 prom memory cell
CA1322250C (en) * 1987-08-31 1993-09-14 Loren Thomas Lancaster Active dynamic memory cell
JPH01145850A (ja) * 1987-12-02 1989-06-07 Oki Electric Ind Co Ltd 半導体記憶装置
US4914740A (en) * 1988-03-07 1990-04-03 International Business Corporation Charge amplifying trench memory cell
JPH01255269A (ja) * 1988-04-05 1989-10-12 Oki Electric Ind Co Ltd 半導体記憶装置
US5021849A (en) * 1989-10-30 1991-06-04 Motorola, Inc. Compact SRAM cell with polycrystalline silicon diode load
GB2238427A (en) * 1989-11-24 1991-05-29 Philips Electronic Associated Thin film diode devices and active matrix addressed display devices incorporating such

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014156923A1 (ja) * 2013-03-27 2014-10-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法

Also Published As

Publication number Publication date
KR940016777A (ko) 1994-07-25
JP3495071B2 (ja) 2004-02-09
KR100308076B1 (ko) 2001-12-15
ATE184424T1 (de) 1999-09-15
EP0602525B1 (en) 1999-09-08
DE69326312T2 (de) 2000-02-17
EP0602525A1 (en) 1994-06-22
US5308783A (en) 1994-05-03
HK1003755A1 (en) 1998-11-06
DE69326312D1 (de) 1999-10-14

Similar Documents

Publication Publication Date Title
US5482883A (en) Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby
US5627393A (en) Vertical channel device having buried source
US4656731A (en) Method for fabricating stacked CMOS transistors with a self-aligned silicide process
US8647944B2 (en) Semiconductor device and semiconductor device manufacturing method
US5716881A (en) Process to fabricate stacked capacitor DRAM and low power thin film transistor SRAM devices on a single semiconductor chip
JP3495071B2 (ja) ゲインメモリセルのアレイの製造方法
US5510287A (en) Method of making vertical channel mask ROM
JPH07114263B2 (ja) 折り返しビット線ｄｒａｍセル及び製造方法
JP3132435B2 (ja) 半導体装置の製造方法
US5027172A (en) Dynamic random access memory cell and method of making thereof
US20060134898A1 (en) Semiconductor damascene trench and methods thereof
JPH10223858A (ja) 半導体記憶装置及びその製造方法
JP3075192B2 (ja) 半導体装置の製造方法
JPH0691210B2 (ja) Ｄｒａｍセル用高性能トレンチコンデンサ
KR20010014812A (ko) 반도체 장치 및 그 제조 방법
KR100431709B1 (ko) 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법
EP0513532B1 (en) Trench DRAM cell with substrate plate
US6001674A (en) Method of eliminating buried contact trench in SRAM devices
JP3371196B2 (ja) パターン形成方法
JP3064984B2 (ja) 半導体装置の製造方法
JPH07321189A (ja) 半導体装置および半導体装置の製造方法
JPS62296465A (ja) 半導体装置の製造方法
JPH10189769A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031016

LAPS Cancellation because of no payment of annual fees