JP3495071B2 - ゲインメモリセルのアレイの製造方法 - Google Patents

ゲインメモリセルのアレイの製造方法

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JP3495071B2
JP3495071B2 JP34132893A JP34132893A JP3495071B2 JP 3495071 B2 JP3495071 B2 JP 3495071B2 JP 34132893 A JP34132893 A JP 34132893A JP 34132893 A JP34132893 A JP 34132893A JP 3495071 B2 JP3495071 B2 JP 3495071B2
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  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はゲインメモリセルの
製造方法、更に詳細には、ゲインメモリセルの高密度セ
ルアレイの製造方法に関する。
【０００２】
【従来の技術】ゲインメモリセルは非常に短いアクセス
時間及び簡単な信号検出方式を可能にする高い信号チャ
ージを供給するので有利である。ゲインメモリセルは２
つのトランジスタ（アクセス及び記憶トランジスタ）
と、記憶トランジスタのソース及びゲートを接続するダ
イオードとの組み合わせを含んでいる。
【０００３】ゲインメモリセルは、集積回路に対する他
のデバイスと同様に、ＶＬＳＩ及びＵＬＳＩ回路用とし
て例えば0.5ミクロン・デザインルール及びそれよりも
小さい範囲への一層の小型化を必要とする。高密度、高
速度の回路を製造するためには、これらの回路を製造す
るのに必要とされるプロセシングはデバイスの“リアル
-エステート”又はチップ面積要求の最小化と、製造コ
ストを最小化するべく半導体工業において既に広く利用
されている通常のプロセシング過程及び装置の利用とを
考慮に入れなければならない。
【０００４】
【発明が解決しようとする課題】本発明の課題は、ゲイ
ンメモリセルの製造のための実際的で経済的な方法を提
供することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
め、本発明によれば、アクセストランジスタ、記憶トラ
ンジスタ及びダイオードを含むゲインメモリセルのアレ
イを製造するための方法において、ａ）半導体基板に能
動デバイス領域を郭定し、その表面を平坦化する過程
と、ｂ）前記過程ａ）において平坦化された半導体基板
の表面にゲートを形成するシリコン酸化物を熱的酸化物
により成長させ、その上にゲート導体を形成するポリシ
リコンをデポジットし、ポリシリコンをケイ化し、その
上にシリコン窒化物及びシリコン酸化物をデポジットす
ることによりゲートスタックを形成する過程と、ｃ）前
記過程ｂ）において形成されたゲートスタックに開孔を
エッチングし、前記開孔に１つのドーパント形式のポリ
シリコンをデポジットし、次いで反対のドーパント形式
のポリシリコンを前記開孔にデポジットし、ポリシリコ
ンをケイ化し、シリコン酸化物で開孔を充填し、層を平
坦化することによりゲートスタックへダイオードを集積
する過程と、ｄ）前記過程ｂ）において形成されたゲー
トスタックのシリコン窒化物の層をパターン化し、ゲー
トスタック及び前期過程ｃ）において形成されたダイオ
ードを介してエッチングすることによりゲート導体を構
造化し、ゲートスタック及びダイオードの側面に沿って
スペーサ層をデポジットする過程と、ｅ）前記過程ｄ）
において形成されたゲートスタック間において半導体基
板内にイオン注入によりトランジスタのソース領域とド
レイン領域とを形成する過程と、ｆ）前記過程ｅ）にお
いて形成されたトランジスタを電源に接続するためのＶ
DD ラインを形成するため、窒化物バリア層をデポジット
し、ドレイン領域を露出させるべく窒化物バリア層をパ
ターン化し、ドレイン領域上にケイ化物層をデポジット
する過程と、ｇ）前記過程ｆ）に次いで、前記過程ｃ）
において形成されたダイオードを前記過程ｂ）において
形成された記憶トランジスタのソース領域に接続するた
めの埋込みストラップを形成するため、バリアシリコン
窒化物層と第１の酸化物層とを記憶トランジスタ上にデ
ポジットし、これらの層を平坦化し、前記第１の酸化物
層とバリアシリコン窒化物層とに開孔を形成し、この開
孔に埋込みストラップ材料として低抵抗性材料をデポジ
ットし、第２の酸化物層で開孔を充填する過程とを含
む。本発明は個々のゲインメモリセル及びセルアレイの
セル面積要求を最小化し、セルフアラインプロセス過程
及び完全なプレーナプロセスを使用してゲインメモリセ
ル製造のコスト効率を最大化する。
【０００６】本発明のプロセスは要約すれば次の過程を
含んでいる。第１に、半導体基板、例えばシリコンウェ
ーハのなかに能動デバイス領域を郭定し、ゲート及びゲ
ート導体スタックを形成する。第２に、ゲートスタック
と集積されたダイオードを形成する。第３に、ゲートを
郭定し、トランジスタのソース及びドレイン領域をイオ
ン注入により形成する。第４に、電源にトランジスタを
接続するＶDDラインを形成する。第５に、記憶トランジ
スタのソース領域にダイオードを接続する埋込みストラ
ップを形成する。本発明のプロセスは、経済的なプロセ
スを実現するべく、セルフアライニング技術及び通常の
プロセシング過程を使用する。
【０００７】本発明のプロセスの第１の過程は、0.5ミ
クロン範囲及びそれよりも小さい範囲でのデザインルー
ルを生ずるための浅溝絶縁技術を使用して能動デバイス
領域を郭定するためのプレーナプロセスである。この絶
縁プロセスは、浅い溝を形成するエッチング過程と、デ
バイス領域を絶縁する窒化物及び酸化物デポジションに
より溝のなかを充填する過程と、その結果生じた層を平
坦化する過程とを含んでいる。
【０００８】平坦化は任意の種類のバックエッチングに
より、又はDavariほか、ＩＥＤＭ Techn.Dig.（198
9）、第89頁により開示されているような化学的機械的
研磨により、公知の方法で後で説明される平坦化ステッ
プのいずれかにより達成することができる。浅溝絶縁プ
ロセスにより示されているが、能動デバイス領域は公知
のＬＯＣＯＳ技術又はチャネルストッパ技術を使用して
も郭定することができる。それに続いて、熱的酸化物成
長と、その上へのゲート導体としてのポリシリコンのデ
ポジションとが行われる。ケイ化物層はワードラインの
シート抵抗を最小化するべく最適化されて形成される。
ゲートスタックはそれに続く窒化物及び酸化物層のデポ
ジションにより形成される。
【０００９】本発明の第２の過程では、ダイオードがゲ
ートスタックのなかへ集積される。ゲート導体のポリシ
リコンのドーパント形式と反対のドーパント形式のポリ
シリコンをデポジットするため開孔がゲートスタック内
に作られ、ポリシリコンをケイ化し、開孔を酸化物で充
填し、平坦化過程を行う。
【００１０】本発明の第３の過程では、ゲート導体の最
初の構造化がＲＩＥにより行われ、窒化物スペーサがデ
ポジットされる。トランジスタのソース及びドレイン領
域がイオン注入により形成される。
【００１１】本発明の第４の過程では、植え込まれたＶ
DDラインが、電源に記憶トランジスタを接続する接触を
省略するべく形成される。窒化物層がデポジットされ、
この層に開孔がホトリトグラフィで作られ、ＶDDライン
がイオン注入され、ケイ化される。
【００１２】本発明の第５の過程では、バリア窒化物層
をデポジットし、その上に酸化物層をデポジットし、こ
れらの層を平坦化し、酸化物層の最終デポジション及び
その平坦化により埋込みストラップ材料としてのポリシ
リコンのデポジションのために酸化物層のなかに開孔を
形成することにより埋込みストラップが作られる。
【００１３】
【発明の実施の形態】以下に図面を参照して本発明を説
明する。
【００１４】図１には本発明の典型的な実施例が示され
ている。図において、シリコンウェーハ１０の表面が、
表面から汚れ及び粉末を除去するべく公知の方法で浄化
される。即ち浅溝絶縁技術を使用して能動領域を形成す
るべく、ホトレジスト１２が浄化されたシリコンウェー
ハの上に置かれ、パターン化される。ウェーハは次いで
そのなかに開孔１３を形成するべく標準的なホトエッチ
ング技術を使用してエッチングされる。ホトレジストが
次いで除去され、酸化物１４がデポジットされ（例えば
プラズマエンハンスドＣＶＤ酸化物又は常圧ＣＶＤ酸化
物）、表面がエチング又は化学的機械的研磨により平坦
化され、浄化される。その結果生じた表面が図２に示さ
れている。プロセスの後続の過程を理解しやすくするた
め、図３〜１２にはシリコンウェーハ１０内のデバイス
絶縁についての詳細は示していない。
【００１５】シリコン酸化物ゲート層１６が、処理され
たシリコンウェーハ１０の上に熱的に成長させられる。
簡単化のために、この層１６は以降の図面には示されて
いない。
【００１６】次いで順次ｎ-ドープされたポリシリコン
層１８をデポジットし、ケイ化物層２０をその上に形成
し、窒化物層２２及びその上に酸化物層２４をデポジッ
トすることにより、ゲートスタックが形成される。その
結果形成されたゲートスタックが図３に示されている。
【００１７】一つのドーパント形式のポリシリコン層を
含み反対のドーパント形式のポリシリコン層で覆われた
集積されたダイオードが、図４に示されているように、
ホトリトグラフ技術を使用してケイ化物層２０を通して
エッチングにより開孔２５を形成することによりゲート
スタックのなかに形成される。次いで、図５に示すよう
にｐ+ドープされたポリシリコン層２６が開孔のなかに
デポジットされる。このポリシリコン層２６はドープさ
れていないシリコンとしてデポジットされ、次いでイオ
ン注入又は拡散技術によりホウ素ドーピングされるよう
にすることができる。ドーパント濃度は、ポリシリコン
ダイオードのＩ(Ｖ)特性が最大の信号チャージ及び短い
信号ディベロップメント時間に関して最適化されている
ように選ばれている。このポリシリコンデポジションに
続いて第２のケイ化物層２８を形成するケイ化過程が行
われる。
【００１８】続いて、図６に示すように、酸化物層３０
がデポジットされ（例えばプラズマエンハンスドＣＶＤ
酸化物又はサブ常圧ＣＶＤ酸化物）、次いでウェーハの
表面がエッチング又は化学的機械的研磨により平坦化さ
れ、浄化される。
【００１９】図７に示すように、ゲートスタックは、ホ
トリトグラフィにより窒化物層２２をパターン化し、反
応性イオンエッチング技術を使用して、窒化物層２２、
ケイ化物層２０及びポリシリコン層１８を含んでいるゲ
ートスタック、ゲート酸化物層１６、並びにケイ化物層
２８及びポリシリコン層２６の上の充填された酸化物を
含むダイオード部分を通してエッチングすることにより
構造化される。スペーサ窒化物層３２が、形成されたゲ
ートスタック及び平坦化されたダイオードの側面に沿っ
て窒化物スペーサを形成するべくデポジットされ、エッ
チングされる。
【００２０】次いで図８に示すように、トランジスタの
ソース領域３４及びドレイン領域３６がシリコンウェー
ハ１０のなかにイオン注入により形成される。このイオ
ン注入は、セル漏れ電流の最小化に関してソース及びド
レイン領域３４，３６のなかのドーパントレベルを形成
するべく最適化されている。こうしてソース及びドレイ
ン領域と集積されたダイオード領域のエッジとのアライ
ンメントが行われており、ゲインメモリセルに対する最
小の幾何学的寸法が得られる。さらに、これは、最小の
幾何学的寸法よりもはるかに大きい非臨界的構造寸法を
有するダイオードのプロセシングを可能にする。
【００２１】次にＶDDラインが製造される。即ち窒化物
バリア層３８が、ドレイン領域３６を露出させるべくデ
ポジットされ、パターン化され、次いでケイ化物層３７
がドレイン領域３６の上にデポジットされる。
【００２２】さらに、ドレイン領域３６のドーパント濃
度は、ＶDDラインの低いシート抵抗を得るべく、イオン
注入により増すことができる。この植え込まれたＶDDラ
インは記憶トランジスタのドレインの電源への無接触の
接続を可能にする。
【００２３】次いで埋込みストラップが低抵抗材料を使
用して記憶トランジスタのソース領域にダイオードを接
続するべく形成される。即ち図９に示すように、バリア
窒化物層４２がデポジットされ、次いでその上に厚い酸
化物層４４がホトリトグラフィを使用して埋込みストラ
ップの平坦化及び郭定のためにデポジットされる。次い
で図１０に示すように厚い酸化物層４４は平坦化され、
開孔４５がそのなかに埋込みストラップを形成するため
に作られる。
【００２４】次に図１１に示すようにポリシリコンの層
４６が開孔４５のなかにデポジットされ、この開孔４５
は酸化物４８で充填され平坦化される。
【００２５】集積されたダイオードを記憶トランジスタ
のソース領域に接続する埋込みストラップは本発明によ
るゲインメモリセルの基本的特徴である。ポリシリコン
を使用する特定のプロセスが埋込みストラップを作るた
めに説明されてきたが、他のプロセスが低抵抗材料を使
用してダイオードを記憶トランジスタのソース領域に接
続するのに使用され得ることは当業者に明らかである。
【００２６】図１２に示すように、第２のデバイス絶縁
が、ｐ-ｎ接触領域と酸化物層４４のなかの開孔凹み５
０及び５２の上に酸化物を残すことを例外として、酸化
物を選択的に除去することにより行われる。これはホト
リトグラフィによるパターン化と、ｐｎ接合を覆う酸化
物の下までのポリシリコンの選択エッチングとにより、
セルフアラインされた方法で行われ得る。図には最終の
セルフアラインされた構造が示されている。
【００２７】なお、セルアレイは第２の絶縁技術、例え
ば浅溝絶縁プロセスを使用しての記憶トランジスタを構
造化、酸化物充填による不活性化及び最終平坦化の実行
により完成される。
【００２８】以上本発明を特定の実施例及びプロセス過
程について説明したが、各過程における種々の変更を本
発明の本質から外れることなく行うことができる。これ
らの変更は本発明に含まれるものであり、本発明の範囲
は特許請求の範囲によってのみ定められるべきものであ
る。
【図面の簡単な説明】
【図１】本発明のプロセス過程における構造を示す断面
図である。
【図２】本発明のプロセス過程における構造を示す断面
図である。
【図３】本発明のプロセス過程における構造を示す断面
図である。
【図４】本発明のプロセス過程における構造を示す断面
図である。
【図５】本発明のプロセス過程における構造を示す断面
図である。
【図６】本発明のプロセス過程における構造を示す断面
図である。
【図７】本発明のプロセス過程における構造を示す断面
図である。
【図８】本発明のプロセス過程における構造を示す断面
図である。
【図９】本発明のプロセス過程における構造を示す断面
図である。
【図１０】本発明のプロセス過程における構造を示す断
面図である。
【図１１】本発明のプロセス過程における構造を示す断
面図である。
【図１２】本発明のプロセス過程における構造を示す断
面図である。
【符号の説明】
１０ シリコンウェーハ １２ ホトレジスト １４ 酸化物 １６ シリコン酸化物ゲート層 １８ ｎ-ドープされたポリシリコン層 ２０ ケイ化物層 ２２ 窒化物層 ２４ 酸化物層 ２６ ｐ+ドープされたポリシリコン層 ２８ ケイ化物層 ３０ 充填された酸化物 ３２ スペーサ窒化物層 ３４ ソース領域 ３６ ドレイン領域 ３７ ケイ化物層 ３８ 窒化物バリア層 ４２ バリア窒化物層 ４４ 酸化物層 ４５ 開孔 ５０、５２ 開孔凹み
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 アクセストランジスタ、記憶トランジス
    タ及びダイオードを含むゲインメモリセルのアレイを製
    造するための方法において、 ａ）半導体基板に能動デバイス領域を郭定し、その表面
    を平坦化する過程と、 ｂ）前記過程ａ）において平坦化された半導体基板の表
    面にゲートを形成するシリコン酸化物を熱的酸化物によ
    り成長させ、その上にゲート導体を形成するポリシリコ
    ンをデポジットし、ポリシリコンをケイ化し、その上に
    シリコン窒化物及びシリコン酸化物をデポジットするこ
    とによりゲートスタックを形成する過程と、 ｃ）前記過程ｂ）において形成されたゲートスタックに
    開孔をエッチングし、前記開孔に１つのドーパント形式
    のポリシリコンをデポジットし、次いで反対のドーパン
    ト形式のポリシリコンを前記開孔にデポジットし、ポリ
    シリコンをケイ化し、シリコン酸化物で開孔を充填し、
    層を平坦化することによりゲートスタックへダイオード
    を集積する過程と、 ｄ）前記過程ｂ）において形成されたゲートスタックの
    シリコン窒化物の層をパターン化し、ゲートスタック及
    び前期過程ｃ）において形成されたダイオードを介して
    エッチングすることによりゲート導体を構造化し、ゲー
    トスタック及びダイオードの側面に沿ってスペーサ層を
    デポジットする過程と、 ｅ）前記過程ｄ）において形成されたゲートスタック間
    において半導体基板内にイオン注入によりトランジスタ
    のソース領域とドレイン領域とを形成する過程と、 ｆ）前記過程ｅ）において形成されたトランジスタを電
    源に接続するためのＶ DD ラインを形成するため、窒化物
    バリア層をデポジットし、ドレイン領域を露出させるべ
    く窒化物バリア層をパターン化し、ドレイン領域上にケ
    イ化物層をデポジットする過程と、 ｇ）前記過程ｆ）に次いで、前記過程ｃ）において形成
    されたダイオードを前記過程ｂ）において形成された記
    憶トランジスタのソース領域に接続するための埋込みス
    トラップを形成するため、バリアシリコン窒化物層と第
    １の酸化物層とを記憶トランジスタ上にデポジットし、
    これらの層を平坦化し、前記第１の酸化物層とバリアシ
    リコン窒化物層とに開孔を形成し、この開孔に埋込みス
    トラップ材料として低抵抗性材料をデポジットし、第２
    の酸化物層で開孔を充填する過程とを含むことを特徴と
    するゲインメモリデバイスのアレイの製造方法。
  2. 【請求項２】 能動性デバイス領域を郭定する過程が、
    半導体基板内に浅溝をエッチングし、デバイス領域を絶
    縁するシリコン窒化物及びシリコン酸化物で溝を充填す
    る過程を含んでいることを特徴とする請求項１記載の方
    法。
  3. 【請求項３】 個々のゲート導体が反応性イオンエッチ
    ングにより形成されることを特徴とする請求項１記載の
    方法。
  4. 【請求項４】 低抵抗性材料がポリシリコンであること
    を特徴とする請求項１記載の方法。
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