DE69326312T2

DE69326312T2 - Herstellungsverfahren für eine Speicherzellanordnung hoher Dichte vom Typ Gain Cell

Info

Publication number: DE69326312T2
Application number: DE69326312T
Authority: DE
Inventors: Werner Klingenstein; Wolfgang Krautschneider
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-12-16
Filing date: 1993-12-08
Publication date: 2000-02-17
Anticipated expiration: 2013-12-09
Also published as: KR940016777A; JP3495071B2; KR100308076B1; ATE184424T1; EP0602525B1; EP0602525A1; US5308783A; HK1003755A1; DE69326312D1; JPH06216330A

Description

Die Erfindung betrifft ein Herstellverfahren für Verstärkungsspeicherzellen. Insbesondere betrifft die Erfindung ein Herstellverfahren für Speicherzellenanordnungen hoher Dichte bei Verstärkungsspeicherzellen.

HINTERGRUND DER ERFINDUNG

Verstärkungsspeicherzellen sind vorteilhaft, da sie eine hohe Signalladung ergeben, die sehr kurze Zugriffszeiten und ein einfaches Signalausleseschema ermöglicht. Sie weisen eine Kombination zweier Transistoren auf, eines Zugriffs- und eines Speichertransistors und eine Source und Gate des Speichertransistors verbindende Diode. Das Grundkonzept einer Verstärkungsspeicherzelle ist in Microelektronic Engineering 15 (1991) S. 367-370, Elsevier Science Publishers B. V. beschrieben.
Verstärkungsspeicherzellen werden wie andere Elemente integrierter Schaltungen verstärkt für VLSI und ULSI Schaltungen miniaturisiert, beispielsweise auf Strukturgrößen von 0,5 um und kleiner. Um hochgepackte Hochgeschwindigkeitsschaltungen herzustellen, muß bei den Herstellprozessen für diese Schaltungen die Miniaturisierung des Flächenbedarfs oder der Chipflächenanforderungen der Elemente betrieben werden, und es müssen dabei konventionale Prozeßschritte und bereits in der Halbleiterindustrie weitverbreitete Geräte verwendet werden, um die Herstellkosten gering zu halten.
Deshalb wird ein praktikables und kostengünstiges Herstellverfahren für Verstärkungsspeicherzellen benötigt.

ZUSAMMENFASSUNG DER ERFINDUNG

Das Herstellverfahren ermöglicht die Herstellung hochgepackter Verstärkungsspeicherzellengruppen, die zur Isolation von Elementen flache Gräben aus einem planaren Prozeß aufweisen sowie eine in das Gate des Speichertransistors integrierte Diode und eine implantierte VDD-Leitung, um Anschlußverbindungen der Tansistoren an die Energieversorgung überflüssig zu machen, weiter eine versenkte Brücke, um die Diode an den Source-Bereich des Speichertransistors anzuschließen und selbstausrichtende Elementisolationstechniken. Der vorliegende Prozeß minimiert die Anforderun gen hinsichtlich der Zellenfläche der einzelnen Verstärkungsspeicherzellen und der Zellengruppe und maximiert die Ausbeute bei der Verstärkungsspeicherzellenherstellung durch selbstausrichtende Prozeßschritte und einen vollständig planaren Prozeß.
Der Prozeß weist drei Schrittfolgen auf. Erstens werden aktive Elementbereiche auf einem Halbleitersubstrat, z. B. einem Siliziumwafer, festgelegt und ein Gateoxid und ein Gateleiterstapel gebildet. Zweitens wird integral im Gatestapel eine Diode gebildet. Drittens werden die Gates festgelegt und Source- und Drainbereiche der Transistoren ionenimplantiert. Viertens wird eine VDD-Leitung zur Verbindung der Transistoren mit der Energieversorgung implantiert. Fünftens wird eine versenkte Brücke gebildet, die die Diode an den Sourcebereich des Speichertransistors anschließt. Schließlich wird das Gate wiederhergestellt und das Element passiviert und planarisiert. Das erfindungsgemäße Verfahren verwendet selbstjustierende Techniken und übliche Prozeßschritte, um einen wirtschaftlichen Prozeß zu erreichen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 mit 12 sind Schnittdarstellungen zur Veranschaulichung der Strukturen, die nach Durchführung verschiedener Prozeßschritte erhalten werden.

GENAUERE BESCHREIBUNG DER ERFINDUNG

Der vorliegende Prozeß sieht eine erste Reihe von Planarprozeßschritten vor, in denen aktive Elementbereiche mittels Isolationstechniken mit flachen Gräben festgelegt werden, um Konstruktionsgrenzen im Bereich von 0,5 um und kleiner zu erreichen. Dieser Isolationsprozeß umfaßt das Ätzen flacher Gräben, Auffüllen der Gräben durch Nitrid- und Oxidabscheidungen, um die Elementbereiche zu isolieren, und Planarisierung der erhaltenen Schicht.
Die Planarisierung kann durch eine der nachfolgend beschriebenen Planarisierungsschritte auf bekannte Weise durch eine beliebige Art des Rückätzens oder mittels chemisch-mechanischem Polieren bewerkstelligt werden, wie es in Davari et al., IEDM Techn. Dig (1989) S. 89 beschrieben ist. Anstelle der beschriebenen Isolationsprozesse mit flachen Gräben können aktive Elementbereiche auch durch bekannte LOCOS-Techniken oder Kanalstopptechnologien festgelegt werden. Darauf folgt das Aufwachsen eines thermischen Oxides, um das Transistorgateoxid zu bilden und die Abscheidung von Polysilizium darauf als Gateleiter. Um den Flächenwiderstand der Wort-Leitung zu minimieren, wird eine optimierte Silizidschicht gebildet. Der Gatestapel wird durch nachfolgende Abscheidung von Nitrid- und Oxidschichten hergestellt.
In einer zweiten Schrittfolge wird die Diode in den Gatestapel integriert. Im Gatestapel werden Öffnungen zur Abscheidung von Polysilizium einer Dotierungsart der der Dotierung des Polysiliziums des Gateleiters entgegengesetzt ist, geschaffen, das Polysilizium silikanisiert und die Öffnungen mit Oxid gefüllt sowie ein Planarisierungsschritt durchgeführt.
In einer dritten Schrittfolge wird die erste Strukturierung des Gateleiters mittels RIE durchgeführt und eine Nitridbeabstandung abgeschieden. Die Source- und Drain- Bereiche der Transistoren werden durch Ionenimplantation gebildet.
In einer vierten Schrittfolge wird eine implantierte VDD-Leitung abgeschieden, um die Kontakte zum Anschluß der Speichertransistoren an die Energieversorgung überflüssig zu machen. Eine Nitridschicht wird abgeschieden, Öffnungen in dieser Schicht photolitographisch hergestellt und die VDD-Leitung ionenimplantiert sowie silizidisiert.
In einer fünften Schrittfolge wird eine versenkte Brücke hergestellt, indem eine Sperrnitridschicht abgeschieden wird, eine Oxidschicht darauf abgeschieden wird, diese Schichten planarisiert werden, Öffnungen in der Oxidschicht hergestellt werden, um Polysilizium als Material der versenkten Brücke abzuscheiden, auf das schließlich eine Oxidschicht abgeschieden und diese planarisiert wird.
In einer sechsten und abschließenden Schrittfolge wird eine zweite Isolation vorgenommen, das Speichergate wiederhergestellt, eine Oxidfüllung zur Passivierung des Elementes verwendet und eine abschließende Planarisierung durchgeführt.
Das Verfahren wird nachfolgend unter Bezugnahme auf die Zeichnungen beschrieben.
Im Ausführungsbeispiel der Fig. 1 wird die Oberfläche eines Siliziumwafers 10 auf bekannte Weise gereinigt, um Verunreinigungen und Partikel von der Oberfläche zu entfernen. Um aktive Bereiche mittels einer Isolationstechnologie mit flachen Gräben zu bilden, wird ein Photolack 12 auf dem gereinigten Siliziumwafer aufgebracht und strukturiert. Dann wird der Wafer mit üblichen Photo- und Ätztechnologien geätzt, um Standardöffnungen darin zu bilden. Dann wird der Photolack entfernt, ein Oxid 14 abgeschieden (z. B. plasmaverstärktes CVD-Oxid oder Unterdruck-CVD-Oxid) und die Oberfläche mittels Ätzen oder chemisch-mechanischem Polieren planarisiert und gereinigt. Die so erhaltene Oberfläche ist in Fig. 2 gezeigt. Zur besseren Verständlichkeit der nachfolgenden Prozeßschritte zeigen die Fig. 3 mit 12 das Detail der Elementisolierung im Siliziumwafer 10 nicht.
Auf dem bearbeiteten Siliziumwafer 10 wird eine Siliziumoxidgate-Oxidschicht 16 thermisch erzeugt. Zur Vereinfachung ist diese Schicht 16 in den nachfolgenden Figuren nicht dargestellt.
Als nächstes wird ein Gatestapel durch aufeinanderfolgende Abscheidung einer n-dotierten Polysiliziumschicht 18 mit einer Silizidschicht 20 darauf und Abscheidung einer Nitridschicht 22 sowie einer Oxidschicht 24 über der Nitridschicht 22 erzeugt. Der so erhaltene Gatestapel ist in Fig. 3 gezeigt.
Eine integrierte Diode, die eine Polysiliziumschicht einer Dotierungsart mit einer Polysiliziumschicht der entgegengesetzten Dotierungsart darüber aufweist, wird im Gatestapel gebildet, in dem Öffnungen 25 durch Durchätzen der Silizidschichten 20 mittels photolitographischer Verfahren erzeugt werden, wie in Fig. 4 gezeigt ist. Danach wird eine p+-dotierte Polysiliziumschicht 26 in den Öffnungen abgeschieden. Diese Polysiliziumschicht 26 kann als undotiertes Silizium mit einer nachfolgenden, entweder durch Ionenimplantation oder Diffusionstechnologie durchgeführten Bor- Dotierung erzeugt werden. Die Dotierungskonzentration wird so gewählt, daß die I(V)- Eigenschaften der Polysiliziumdiode bezüglich maximaler Signalladung und kurzer Signalentwicklungszeiten optimiert sind. Auf diese Polysiliziumabscheidung folgt ein Silizidisierungsschritt, um eine zweite Silizidschicht 28 zu bilden. Dies ist in Fig. 5 gezeigt.
Als nächstes wird eine Oxidschicht 30 abgeschieden (z. B. plasmaverstärktes CVD-Oxid oder Unterdruck-CVD-Oxid) und die Oberfläche des Wafers dann mittels Ätzen oder chemisch-mechanischem Polieren planarisiert und gereinigt. Der so erhaltene Schichtaufbau ist in Fig. 6 dargestellt.
Nun werden die Gatestapel mittels photolitographischer Strukturierung der Nitridschicht 22 strukturiert und mittels reaktivem Ionenätzen der Gatestapel durchgeätzt, die aus der Nitridschicht 22, der Silizidschicht 20, der Polysilikonschicht 18, der Gateoxidschicht 16 und dem Diodenteil mit dem gefüllten Oxid 30 über der Silizidschicht 28 und der Polysilikonschicht 26 bestehen. Eine Abstandsnitridschicht 32 wird abgeschieden und geätzt, um Nitridbeabstandungen an den Seiten des gebildeten Gatestapels und der planarisierten Diode zu bilden. Diese Struktur ist in Fig. 7 dargestellt.
Die Sourcebereiche 34 und die Drainbereiche 36 der Transistoren werden dann in den Siliziumwafer 10 ionenimplantiert. Bei dieser Ionenimplantation werden Dotierungsniveaus in den Source- und Drainbereichen 34 und 36 erzeugt, die hinsichtlich eines minimalen Zellleckstromes optimiert sind. Die Source- und Drainbereiche sind so zu den Rändern der integrierten Diode ausgerichtet, daß minimale geometrische Größe für die Verstärkungsspeicherzellen erreicht wird. Darüber hinaus ermöglicht dies die Herstellung der Diode mit einer unkritischen Strukturgröße, die sehr viel größer ist, als die Mindestabmessung.
Als nächstes wird die VDD-Leitung hergestellt. Eine Nitridsperrschicht 38 wird abgeschieden und strukturiert, um den Drainbereich 36 freizulegen, und dann eine Schicht aus Silizid 37 über dem Drainbereich 36 abgeschieden. Diese Struktur ist in Fig. 8 gezeigt.
Zusätzlich kann die Dotierungskonzentration im Drainbereich 36 mittels Ionenimplantation erhöht werden, um einen geringen Schichtwiderstand der VDE-Leitung zu erreichen. Diese implantierte VWD-Leitung ermöglicht einen kontaktlosen Anschluß der Drains der Speichertransistoren an die Energieversorgung.
Als nächstes wird eine versenkte Brücke gebildet, um die Diode an den Sourcebereich des Speichertransistors durch Material mit geringem Widerstand anzuschließen. Eine Nitridsperrschicht 42 wird abgeschieden, und dann zur Planarisierung und Bildung der versenkten Drücke mittels Photolitographie darüber eine dicke Oxidschicht 44 abgeschieden. Die dicke Oxidschicht 44 wird planarisiert, und Öffnungen 45 darin zum Bilden der versenkten Brücke geöffnet. Diese Struktur ist in Fig. 10 gezeigt.
Eine Polysiliziumschicht 46 wird in den Öffnungen 45 abgeschieden, die dann mit Oxid 48 gefüllt werden. Die so erhaltene Struktur wird planarisiert. Sie ist in Fig. 11 gezeigt.
Die versenkte Brücke, die die integrierte Diode mit dem Sourcebereich des Speichertransistors verbindet, ist ein wesentliches Merkmal der vorliegenden Verstärkungsspeicherzelle. Auch wenn ein einzelner Prozeß beschrieben wurde, bei dem Polysilizium verwendet wurde, um die versenkte Brücke herzustellen, ist es für einen Fachmann selbstverständlich, daß auch andere Prozesse verwendet werden können, um die Diode an den Sourcebereich des Speichertransistors mit Material mit geringem Widerstand anzuschließen.
Eine zweite Elementisolation wird durch teilweises Entfernen des Oxides durchgeführt, bis nur wenig Oxid über den p-n-Kontaktbereichen und den Öffnungsaussparungen 50 und 52 in der Oxidschicht 44 verbleibt. Dies kann auf selbstjustierende Weise mittels photolitographischer Strukturierung und teilweiser Ätzung des Polysiliziums bis auf die Oxidschicht hin erfolgen, die den p-n-Übergang abdeckt. Diese fertige, selbstjustierte Struktur ist in Fig. 12 gezeigt.
Die Zellengruppe wird fertiggestellt, indem die Speichertransistorgates mittels einer zweiten Isolationstechnologie strukturiert werden, z. B. durch einen Isolationsprozeß mit flachen Gräben, mit einer Oxidschicht passiviert werden, und eine abschließende Planarisierung durchgeführt wird.

Claims

1. Verfahren zum Herstellen einer Gruppe aus Verstärkungsspeicherzellen mit einem Zugriffstransistor, einem Speichertransistor und einer Diode, das aufweist:

a) Festlegen aktiver Bereiche in einem Halbleitersubstrat und Planarisierung dessen Oberfläche,

b) Bilden eines Transistorgatestapels,

c) Integration einer Diode in den Gatestapel,

d) Strukturierung des Gatestapels,

e) Ionenimplantation entsprechender Source- und Drainbereiche der Transistoren,

f) Bilden einer VDD-Leitung zum Anschluß der Transistoren an eine Energieversorgung

g) Bilden einer versenkten Brücke, die die integrierte Diode mit dem Sourcebereich des Speichertransistors verbindet, und

h) Wiederherstellung des Gate-Stapels, Passivierung der Verstärkungsspeicherzellen und Planarisierung der Gruppe.

2. Verfahren nach Anspruch 1, bei dem aktive Elementbereiche festgelegt werden, wozu flache Gräben in das Substrat geätzt und die Gräben mit Siliziumnitrid und Siliziumoxid gefüllt werden, um die Elementbereiche zu isolieren.

3. Verfahren nach Anspruch 1, bei dem der Gatestapel durch Aufwachsen eines thermischen Oxids aus Siliziumoxid hergestellt wird, um das Gate zu bilden, Polysilizium darauf abgeschieden wird, um einen Gateleiter zu bilden, das Polysilizium silizidisiert und Siliziumnitrid und Siliziumoxid darüber abgeschieden wird.

4. Verfahren nach Anspruch 3, bei dem eine integrierte Diode gebildet wird, indem Öffnungen in den Gatestapel geätzt werden, Polysilizium einer Dotierungsart in den Öffnungen abgeschieden werden, Polysilizium einer entgegengesetzten Dotie rungsart in den Öffnungen abgeschieden werden, das Polysilizium silizidisiert wird, die Öffnungen mit Siliziumoxid gefüllt werden, und die Schichten planarisiert werden.

5. Verfahren nach Anspruch 1, bei dem der Gatestapel durch reaktives Ionenätzen gebildet wird und eine Siliziumnitridbeabstandung an den Seiten des Gatestapels gebildet wird.

6. Verfahren nach Anspruch 1, bei dem die VDD-Leitung durch Ionenimplantation in das Halbleitersubstrat und durch Silizidisierung gebildet wird.

7. Verfahren nach Anspruch 1, bei dem die versenkte Brücke gebildet wird, in dem eine erste Sperrschicht aus Siliziumnitrid und eine zweite Siliziumoxidschicht über den Speichertransistoren abgeschieden wird, Öffnungen in den Oxid- und Nitridschichten gebildet werden, und ein Material mit niedrigem Widerstand in den Öffnungen abgeschieden wird, eine Oxidschicht über der Gruppe abgeschieden wird, und die Gruppe planarisiert wird.

8. Verfahren nach Anspruch 7, bei dem das Material mit niedriger Leitfähigkeit Polysilizium ist.

9. Verfahren nach Anspruch 1, bei dem der Gatestapel wiederhergestellt wird, indem er geätzt wird, eine Siliziumoxidpassivierungsschicht abgeschieden wird und die Schicht planarisiert wird.