JP2715919B2 - 薄膜トランジスタｃｍｏｓ回路 - Google Patents
薄膜トランジスタｃｍｏｓ回路Info
- Publication number
- JP2715919B2 JP2715919B2 JP6166855A JP16685594A JP2715919B2 JP 2715919 B2 JP2715919 B2 JP 2715919B2 JP 6166855 A JP6166855 A JP 6166855A JP 16685594 A JP16685594 A JP 16685594A JP 2715919 B2 JP2715919 B2 JP 2715919B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- source
- drain
- transistor
- overlap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ駆動回路一体
型の液晶ディスプレイ，イメージセンサ等への応用を目
的とした、ＣＭＯＳ駆動回路用の薄膜トランジスタの構
造に関するものであり、特にゲートとソース，ドレイン
間の寄生容量による回路の駆動能力低下を最小限に抑え
つつトランジスタ高信頼化を図るようにしたものであ
る。
型の液晶ディスプレイ，イメージセンサ等への応用を目
的とした、ＣＭＯＳ駆動回路用の薄膜トランジスタの構
造に関するものであり、特にゲートとソース，ドレイン
間の寄生容量による回路の駆動能力低下を最小限に抑え
つつトランジスタ高信頼化を図るようにしたものであ
る。
【０００２】
【従来の技術】エキシマレーザアニール法の開発によ
り、低価格であるが歪温度の低い硼珪酸ガラス基板上で
の多結晶シリコン薄膜トランジスタの形成技術が確立し
てきている。エキシマレーザ照射による多結晶シリコン
生成時の温度が、ガラス基板にはほとんど影響しないと
すれば、将来のプロセス最高温度は４５０〜５００℃程
度になり、より安価なガラス基板が使用できると予想さ
れる。この安価なガラス基板上に多結晶シリコン薄膜ト
ランジスタを用いたＣＭＯＳ駆動回路と液晶画素スイッ
チングトランジスタを用いた、低コスト高精細液晶ディ
スプレイの開発が期待される。
り、低価格であるが歪温度の低い硼珪酸ガラス基板上で
の多結晶シリコン薄膜トランジスタの形成技術が確立し
てきている。エキシマレーザ照射による多結晶シリコン
生成時の温度が、ガラス基板にはほとんど影響しないと
すれば、将来のプロセス最高温度は４５０〜５００℃程
度になり、より安価なガラス基板が使用できると予想さ
れる。この安価なガラス基板上に多結晶シリコン薄膜ト
ランジスタを用いたＣＭＯＳ駆動回路と液晶画素スイッ
チングトランジスタを用いた、低コスト高精細液晶ディ
スプレイの開発が期待される。
【０００３】図５は従来法による順スタガ構造薄膜トラ
ンジスタを用いたＣＭＯＳ回路の構造断面図である。図
中、４１はガラス基板、４２は金属シリサイド膜、４３
はソース，ドレイン多結晶シリコン膜、４４は活性層多
結晶シリコン膜、４５はゲート絶縁膜用酸化シリコン
膜、４６は燐ドープ多結晶シリコン膜、４８はゲート電
極、４９はソース電極、５０はドレイン電極である。
ンジスタを用いたＣＭＯＳ回路の構造断面図である。図
中、４１はガラス基板、４２は金属シリサイド膜、４３
はソース，ドレイン多結晶シリコン膜、４４は活性層多
結晶シリコン膜、４５はゲート絶縁膜用酸化シリコン
膜、４６は燐ドープ多結晶シリコン膜、４８はゲート電
極、４９はソース電極、５０はドレイン電極である。
【０００４】スタガ構造の場合、フォトリソグラフィー
工程における目ずれを考慮してゲート電極４８とソー
ス，ドレイン用多結晶シリコン膜４３に重なりをもたせ
ている。５１はｐチャネルトランジスタのゲート電極４
８とソース，ドレイン用多結晶シリコン膜４３の重なり
を、５２はｎチャネルトランジスタのゲート電極４８と
ソース，ドレイン用多結晶シリコン膜４３の重なりを示
している。この重なり５１，５２の長さは、通常ｎチャ
ネルトランジスタ，ｐチャネルトランジスタともに同じ
である。
工程における目ずれを考慮してゲート電極４８とソー
ス，ドレイン用多結晶シリコン膜４３に重なりをもたせ
ている。５１はｐチャネルトランジスタのゲート電極４
８とソース，ドレイン用多結晶シリコン膜４３の重なり
を、５２はｎチャネルトランジスタのゲート電極４８と
ソース，ドレイン用多結晶シリコン膜４３の重なりを示
している。この重なり５１，５２の長さは、通常ｎチャ
ネルトランジスタ，ｐチャネルトランジスタともに同じ
である。
【０００５】図６は、従来法によるプレーナ構造薄膜ト
ランジスタを用いたＣＭＯＳ回路の構造断面図である。
図中、６１はガラス基板、６２はｐチャネル用ソース，
ドレイン領域、６３はｎチャネル用ソース，ドレイン領
域、６４は活性層多結晶シリコン膜、６５はゲート絶縁
膜用酸化シリコン膜、６６は燐ドープ多結晶シリコン
膜、６８はゲート電極、６９はソース電極、７０はドレ
イン電極である。
ランジスタを用いたＣＭＯＳ回路の構造断面図である。
図中、６１はガラス基板、６２はｐチャネル用ソース，
ドレイン領域、６３はｎチャネル用ソース，ドレイン領
域、６４は活性層多結晶シリコン膜、６５はゲート絶縁
膜用酸化シリコン膜、６６は燐ドープ多結晶シリコン
膜、６８はゲート電極、６９はソース電極、７０はドレ
イン電極である。
【０００６】プレーナ構造の場合は、通常ソース，ドレ
イン領域形成のための不純物注入をゲート電極を用いて
自己整合的に行うため、順スタガ構造におけるようなゲ
ート電極とソース，ドレイン領域の重なりはない。
イン領域形成のための不純物注入をゲート電極を用いて
自己整合的に行うため、順スタガ構造におけるようなゲ
ート電極とソース，ドレイン領域の重なりはない。
【０００７】
【発明が解決しようとする課題】上記従来技術のような
プロセス低温化が進むと、ゲート絶縁膜の膜質低下など
に伴うトランジスタ特性変動の問題が生じる。ゲート絶
縁膜はその形成温度が低くなるほど化学量論的組成から
遠ざかり、膜は疎になる。また、ＯＨ基，ダングリング
ボンドなどの含有量も多くなる。膜が疎であれば大気中
から水分が侵入、拡散しやすい。侵入水と水素結合した
Ｓｉ−ＯＨ、水とダングリングボンドの反応によって生
成したＳｉ−ＯＨ、あるいは侵入水自体は電界ストレス
下で電離して電荷を生成し、トランジスタ特性を大きく
変動させる。この問題に対し、図５のスタガ構造におけ
るゲート電極とソース，ドレイン用多結晶シリコン膜の
重なりを大きくすると、水分侵入箇所であるゲート電極
エッジとチャネル領域との距離が長くなり、チャネル領
域への拡散水分量を減少させるため、特性変動が発生し
にくくなる、あるいは変動が小さくなるという効果を持
つ。
プロセス低温化が進むと、ゲート絶縁膜の膜質低下など
に伴うトランジスタ特性変動の問題が生じる。ゲート絶
縁膜はその形成温度が低くなるほど化学量論的組成から
遠ざかり、膜は疎になる。また、ＯＨ基，ダングリング
ボンドなどの含有量も多くなる。膜が疎であれば大気中
から水分が侵入、拡散しやすい。侵入水と水素結合した
Ｓｉ−ＯＨ、水とダングリングボンドの反応によって生
成したＳｉ−ＯＨ、あるいは侵入水自体は電界ストレス
下で電離して電荷を生成し、トランジスタ特性を大きく
変動させる。この問題に対し、図５のスタガ構造におけ
るゲート電極とソース，ドレイン用多結晶シリコン膜の
重なりを大きくすると、水分侵入箇所であるゲート電極
エッジとチャネル領域との距離が長くなり、チャネル領
域への拡散水分量を減少させるため、特性変動が発生し
にくくなる、あるいは変動が小さくなるという効果を持
つ。
【０００８】しかしながら上記のような構成において、
ゲート電極とソース，ドレイン用多結晶シリコン膜の重
なりを大きくしていくと、ゲート−ドレイン（ソース）
間容量が大きくなってしまい、駆動回路における信号遅
延を引き起こすという問題を有する。
ゲート電極とソース，ドレイン用多結晶シリコン膜の重
なりを大きくしていくと、ゲート−ドレイン（ソース）
間容量が大きくなってしまい、駆動回路における信号遅
延を引き起こすという問題を有する。
【０００９】また、図４に示すプレーナ構造ではゲート
電極とソース，ドレイン領域の重なりがほとんど存在し
ないため、上記のような拡散水分量減少効果はない。
電極とソース，ドレイン領域の重なりがほとんど存在し
ないため、上記のような拡散水分量減少効果はない。
【００１０】本発明は、上記問題点を鑑みて考案された
ものであり、ｎチャネルトランジスタではソース，ドレ
インに注入されている燐に水に対するゲッタリング作用
があるため水分侵入による特性変動が起こりにくい、ま
たは特性変動が小さくなることを利用し、トップゲート
型薄膜トランジスタを用いたＣＭＯＳ回路において、ゲ
ート電極エッジからチャネル領域に拡散する水分量を抑
えるために施すゲート−ソース，ドレインオーバーラッ
プ長を、ｐチャネルトランジスタよりもｎチャネルトラ
ンジスタの方を小さくし、ゲート−ソース，ドレイン間
容量を過剰に増大させることなく、チャネル領域への水
分拡散によるトランジスタ特性の変動を抑制することを
目的とする。
ものであり、ｎチャネルトランジスタではソース，ドレ
インに注入されている燐に水に対するゲッタリング作用
があるため水分侵入による特性変動が起こりにくい、ま
たは特性変動が小さくなることを利用し、トップゲート
型薄膜トランジスタを用いたＣＭＯＳ回路において、ゲ
ート電極エッジからチャネル領域に拡散する水分量を抑
えるために施すゲート−ソース，ドレインオーバーラッ
プ長を、ｐチャネルトランジスタよりもｎチャネルトラ
ンジスタの方を小さくし、ゲート−ソース，ドレイン間
容量を過剰に増大させることなく、チャネル領域への水
分拡散によるトランジスタ特性の変動を抑制することを
目的とする。
【００１１】
【課題を解決するための手段】本発明は、絶縁基板上
に、ソース，ドレイン用多結晶シリコン層と、前記ソー
ス，ドレイン上に形成され活性層となる多結晶シリコン
層と、前記活性層多結晶シリコン層上に形成されゲート
絶縁膜となる絶縁膜と、前記絶縁膜上にゲート電極を有
する薄膜トランジスタを用いたＣＭＯＳ回路において、
前記ソース，ドレイン用多結晶シリコン層と前記ゲート
電極の重なりが、ｐチャネルトランジスタよりもｎチャ
ネルトランジスタの方が小さいことを特徴とする。
に、ソース，ドレイン用多結晶シリコン層と、前記ソー
ス，ドレイン上に形成され活性層となる多結晶シリコン
層と、前記活性層多結晶シリコン層上に形成されゲート
絶縁膜となる絶縁膜と、前記絶縁膜上にゲート電極を有
する薄膜トランジスタを用いたＣＭＯＳ回路において、
前記ソース，ドレイン用多結晶シリコン層と前記ゲート
電極の重なりが、ｐチャネルトランジスタよりもｎチャ
ネルトランジスタの方が小さいことを特徴とする。
【００１２】また本発明は、絶縁基板上に、活性層とな
る多結晶シリコン層と、前記多結晶シリコン層内に不純
物注入によって形成されたソース，ドレイン領域と、前
記多結晶シリコン層上に形成されゲート絶縁膜となる絶
縁膜と、前記絶縁膜上にゲート電極を有する薄膜トラン
ジスタを用いたＣＭＯＳ回路において、前記ソース，ド
レイン領域と前記ゲート電極の重なりが、ｐチャネルト
ランジスタよりもｎチャネルトランジスタの方が小さい
ことを特徴とする。
る多結晶シリコン層と、前記多結晶シリコン層内に不純
物注入によって形成されたソース，ドレイン領域と、前
記多結晶シリコン層上に形成されゲート絶縁膜となる絶
縁膜と、前記絶縁膜上にゲート電極を有する薄膜トラン
ジスタを用いたＣＭＯＳ回路において、前記ソース，ド
レイン領域と前記ゲート電極の重なりが、ｐチャネルト
ランジスタよりもｎチャネルトランジスタの方が小さい
ことを特徴とする。
【００１３】
【作用】トップゲート型薄膜トランジスタを用いたＣＭ
ＯＳ回路において、ゲート電極エッジからチャネル領域
に拡散する水分量を抑えるために施すゲートとドレイン
およびゲートとソースのオーバーラップ長、ｐチャネル
トランジスタよりもｎチャネルトランジスタの方を小さ
くし、ゲート−ドレイン（ソース）間容量を過剰に増大
させることなく、チャネル領域への水分拡散によるトラ
ンジスタ特性の変動を抑制できる。
ＯＳ回路において、ゲート電極エッジからチャネル領域
に拡散する水分量を抑えるために施すゲートとドレイン
およびゲートとソースのオーバーラップ長、ｐチャネル
トランジスタよりもｎチャネルトランジスタの方を小さ
くし、ゲート−ドレイン（ソース）間容量を過剰に増大
させることなく、チャネル領域への水分拡散によるトラ
ンジスタ特性の変動を抑制できる。
【００１４】
【実施例】本発明の実施例を、多結晶シリコン薄膜トラ
ンジスタの作製プロセスにおける素子断面図に基づいて
説明する。
ンジスタの作製プロセスにおける素子断面図に基づいて
説明する。
【００１５】（実施例１）図１は本発明の具体的な第一
実施例を示す素子断面図で、順スタガ型多結晶シリコン
薄膜トランジスタを用いたＣＭＯＳ回路を示す。
実施例を示す素子断面図で、順スタガ型多結晶シリコン
薄膜トランジスタを用いたＣＭＯＳ回路を示す。
【００１６】図中、１はガラス基板、２は金属シリサイ
ド膜、３はソース，ドレイン用多結晶シリコン膜、１２
は活性層多結晶シリコン膜、１３はゲート絶縁膜用酸化
シリコン膜、１４は燐ドープ多結晶シリコン膜、１６は
ゲート電極、１７はソース電極、１８はドレイン電極で
ある。
ド膜、３はソース，ドレイン用多結晶シリコン膜、１２
は活性層多結晶シリコン膜、１３はゲート絶縁膜用酸化
シリコン膜、１４は燐ドープ多結晶シリコン膜、１６は
ゲート電極、１７はソース電極、１８はドレイン電極で
ある。
【００１７】このＣＭＯＳ回路では、ｐチャネルトラン
ジスタのゲート電極１６とソース，ドレイン用多結晶シ
リコン膜３の重なり１９は、ｎチャネルトランジスタの
ゲート電極１６とソース，ドレイン用多結晶シリコン膜
３の重なり２０より大きい。
ジスタのゲート電極１６とソース，ドレイン用多結晶シ
リコン膜３の重なり１９は、ｎチャネルトランジスタの
ゲート電極１６とソース，ドレイン用多結晶シリコン膜
３の重なり２０より大きい。
【００１８】このＣＭＯＳ回路の作製プロセスを、図２
に基づいて説明する。
に基づいて説明する。
【００１９】まず図２（ａ）に示すように、ガラス基板
など少なくとも表面が絶縁物質である基板１上に金属シ
リサイド膜２を堆積して、フォトリソグラフィーにより
ソース，ドレイン電極の下部を形成した後、ソース，ド
レイン電極用多結晶シリコン膜３を堆積する。
など少なくとも表面が絶縁物質である基板１上に金属シ
リサイド膜２を堆積して、フォトリソグラフィーにより
ソース，ドレイン電極の下部を形成した後、ソース，ド
レイン電極用多結晶シリコン膜３を堆積する。
【００２０】次に図２（ｂ）に示すように、イオン注入
カバー用酸化シリコン膜４を堆積し、この上にレジスト
マスク７を形成する。このレジストマスク７を用い、イ
オン注入カバー用酸化シリコン膜４を通して、ｎチャネ
ル部分ソース，ドレイン電極用多結晶シリコン膜３に燐
イオン５を注入する。
カバー用酸化シリコン膜４を堆積し、この上にレジスト
マスク７を形成する。このレジストマスク７を用い、イ
オン注入カバー用酸化シリコン膜４を通して、ｎチャネ
ル部分ソース，ドレイン電極用多結晶シリコン膜３に燐
イオン５を注入する。
【００２１】続いて図２（ｃ）に示すように、ｐチャネ
ル部分ソース，ドレイン電極用多結晶シリコン膜３に硼
素イオン６を注入する。
ル部分ソース，ドレイン電極用多結晶シリコン膜３に硼
素イオン６を注入する。
【００２２】次に図２（ｄ）に示すように、フォトリソ
グラフィーによりｎチャネル用ソース，ドレイン領域８
とｐチャネル用ソース，ドレイン領域９を形成し、イオ
ン注入用酸化シリコン膜４を除去した後、非晶質シリコ
ン膜１０を形成する。ここで非晶質シリコン膜１０の代
わりに多結晶シリコン膜を用いてもよい。非晶質シリコ
ン膜１０にＸｅＣｌエキシマレーザ光１１を照射し、図
２（ｅ）に示すように溶融再結晶化により活性層となる
多結晶シリコン膜１２を形成する。活性層多結晶シリコ
ン膜１２は、固相成長法，ＣＶＤ法によるものでもよ
い。次工程として、多結晶シリコン膜１２をフォトリソ
グラフィーにより島状にパターン加工し、続いてゲート
絶縁膜用酸化シリコン膜１３を形成する。
グラフィーによりｎチャネル用ソース，ドレイン領域８
とｐチャネル用ソース，ドレイン領域９を形成し、イオ
ン注入用酸化シリコン膜４を除去した後、非晶質シリコ
ン膜１０を形成する。ここで非晶質シリコン膜１０の代
わりに多結晶シリコン膜を用いてもよい。非晶質シリコ
ン膜１０にＸｅＣｌエキシマレーザ光１１を照射し、図
２（ｅ）に示すように溶融再結晶化により活性層となる
多結晶シリコン膜１２を形成する。活性層多結晶シリコ
ン膜１２は、固相成長法，ＣＶＤ法によるものでもよ
い。次工程として、多結晶シリコン膜１２をフォトリソ
グラフィーにより島状にパターン加工し、続いてゲート
絶縁膜用酸化シリコン膜１３を形成する。
【００２３】最後に図２（ｆ）に示すように、燐ドープ
多結晶シリコン膜１４、およびアルミニウム膜を用いて
ゲート電極１６、ソース電極１７、ドレイン電極１８を
作製する。この時、ゲート電極とソース、ドレイン用多
結晶シリコン膜の重なりが、ｐチャネルトランジスタの
重なり１９よりｎチャネルトランジスタの重なり２０の
方を小さくするように形成する。ゲートとソース、およ
びゲートとドレインの重なりで生じる寄生容量の過剰増
大抑制と水分侵入により特性変動抑制の両立を考慮する
と、ｎチャネルトランジスタのチャネル長方向の重なり
２０の長さは１μｍ以下、ｐチャネルトランジスタのチ
ャネル長方向の重なり１９の長さは１μｍないし２μｍ
が最適である。
多結晶シリコン膜１４、およびアルミニウム膜を用いて
ゲート電極１６、ソース電極１７、ドレイン電極１８を
作製する。この時、ゲート電極とソース、ドレイン用多
結晶シリコン膜の重なりが、ｐチャネルトランジスタの
重なり１９よりｎチャネルトランジスタの重なり２０の
方を小さくするように形成する。ゲートとソース、およ
びゲートとドレインの重なりで生じる寄生容量の過剰増
大抑制と水分侵入により特性変動抑制の両立を考慮する
と、ｎチャネルトランジスタのチャネル長方向の重なり
２０の長さは１μｍ以下、ｐチャネルトランジスタのチ
ャネル長方向の重なり１９の長さは１μｍないし２μｍ
が最適である。
【００２４】以上で順スタガ型多結晶シリコン薄膜トラ
ンジスタを用いた高信頼ＣＭＯＳ回路を寄生容量を過剰
に増大させることなく形成することができる。
ンジスタを用いた高信頼ＣＭＯＳ回路を寄生容量を過剰
に増大させることなく形成することができる。
【００２５】（実施例２）図３は他の実施例を示す素子
断面図で、プレーナ型多結晶シリコン薄膜トランジスタ
を用いたＣＭＯＳ回路を示す。
断面図で、プレーナ型多結晶シリコン薄膜トランジスタ
を用いたＣＭＯＳ回路を示す。
【００２６】図中、２１はガラス基板、２６はｎチャネ
ル用ソース，ドレイン領域、２８はｐチャネル用ソー
ス，ドレイン領域、３０は活性層多結晶シリコン膜、３
１はゲート絶縁膜用酸化シリコン膜、３２は燐ドープ多
結晶シリコン膜、３４はゲート電極、３５はソース電
極、３６はドレイン電極である。
ル用ソース，ドレイン領域、２８はｐチャネル用ソー
ス，ドレイン領域、３０は活性層多結晶シリコン膜、３
１はゲート絶縁膜用酸化シリコン膜、３２は燐ドープ多
結晶シリコン膜、３４はゲート電極、３５はソース電
極、３６はドレイン電極である。
【００２７】このＣＭＯＳ回路では、ｐチャネルトラン
ジスタのゲート電極３４とソース，ドレイン領域２８の
重なり３７は、ｎチャネルトランジスタのゲート電極３
４とソース，ドレイン領域２６の重なり３８より大き
い。
ジスタのゲート電極３４とソース，ドレイン領域２８の
重なり３７は、ｎチャネルトランジスタのゲート電極３
４とソース，ドレイン領域２６の重なり３８より大き
い。
【００２８】このＣＭＯＳ回路の作製プロセスを、図４
に基づいて説明する。
に基づいて説明する。
【００２９】まず図４（ａ）に示すように、ガラス基板
など少なくとも表面が絶縁物質である基板２１上に、非
晶質シリコン膜２２およびイオン注入カバー用酸化シリ
コン膜２３を形成する。ここで非晶質シリコン膜２２の
代わりに多結晶シリコン膜を用いてもよい。
など少なくとも表面が絶縁物質である基板２１上に、非
晶質シリコン膜２２およびイオン注入カバー用酸化シリ
コン膜２３を形成する。ここで非晶質シリコン膜２２の
代わりに多結晶シリコン膜を用いてもよい。
【００３０】次に図４（ｂ）に示すように、レジストマ
スク２４を用い、ｎチャネル部分シリコン膜に燐イオン
２５を注入してｎチャネル部分ソース，ドレイン領域２
６を形成する。
スク２４を用い、ｎチャネル部分シリコン膜に燐イオン
２５を注入してｎチャネル部分ソース，ドレイン領域２
６を形成する。
【００３１】引き続いて図４（ｃ）に示すように、ｐチ
ャネル部分シリコン膜に硼素イオン２７を注入してｐチ
ャネル部分ソース，ドレイン電極２８を形成する。
ャネル部分シリコン膜に硼素イオン２７を注入してｐチ
ャネル部分ソース，ドレイン電極２８を形成する。
【００３２】次に図４（ｄ）に示すように、シリコン膜
にＸｅＣｌエキシマレーザ光２９を照射し、溶融再結晶
化により活性層となる多結晶シリコン膜３０を形成す
る。活性層多結晶シリコン膜３０は、固相成長法または
ＣＶＤ法による多結晶シリコンを形成しエキシマレーザ
再結晶化を行わないものでもよい。図４（ｄ）のエキシ
マレーザアニールの工程において、シリコンの温度は融
点の１４２０Ｋ以上の温度となるが、レーザのパルス幅
は数十ナノ秒と非常に短いためにソース，ドレイン領域
２６，２８の不純物がチャネル領域に大きく拡散するこ
とはない。また拡散距離が既知で再現性があれば、拡散
距離を考慮したパターン設計を行えばよい。
にＸｅＣｌエキシマレーザ光２９を照射し、溶融再結晶
化により活性層となる多結晶シリコン膜３０を形成す
る。活性層多結晶シリコン膜３０は、固相成長法または
ＣＶＤ法による多結晶シリコンを形成しエキシマレーザ
再結晶化を行わないものでもよい。図４（ｄ）のエキシ
マレーザアニールの工程において、シリコンの温度は融
点の１４２０Ｋ以上の温度となるが、レーザのパルス幅
は数十ナノ秒と非常に短いためにソース，ドレイン領域
２６，２８の不純物がチャネル領域に大きく拡散するこ
とはない。また拡散距離が既知で再現性があれば、拡散
距離を考慮したパターン設計を行えばよい。
【００３３】次工程として、図４（ｅ）に示すように、
多結晶シリコン膜３０をフォトリソグラフィーにより島
状にパターン加工し、ゲート絶縁膜用酸化シリコン膜３
１を形成する。
多結晶シリコン膜３０をフォトリソグラフィーにより島
状にパターン加工し、ゲート絶縁膜用酸化シリコン膜３
１を形成する。
【００３４】最後に図４（ｆ）に示すように、燐ドープ
多結晶シリコン膜３２およびアルミニウム膜を用いてゲ
ート電極３４，ソース電極３５，ドレイン電極３６を作
製する。この時ゲート電極とソース，ドレイン領域の重
なりを、ｐチャネルトランジスタの重なり３７よりｎチ
ャネルトランジスタの重なり３８の方を小さくするよう
に形成する。このときｎチャネルトランジスタは重なり
がない場合も含む。ゲートとソース、ドレイン間の寄生
容量の過剰増大抑制と水分侵入による特性変動抑制の両
立を考慮すると、実施例１と同様に、ｎチャネルトラン
ジスタの重なり３８は１μｍ以下、ｐチャネルトランジ
スタの重なり３７は１〜２μｍが最適である。
多結晶シリコン膜３２およびアルミニウム膜を用いてゲ
ート電極３４，ソース電極３５，ドレイン電極３６を作
製する。この時ゲート電極とソース，ドレイン領域の重
なりを、ｐチャネルトランジスタの重なり３７よりｎチ
ャネルトランジスタの重なり３８の方を小さくするよう
に形成する。このときｎチャネルトランジスタは重なり
がない場合も含む。ゲートとソース、ドレイン間の寄生
容量の過剰増大抑制と水分侵入による特性変動抑制の両
立を考慮すると、実施例１と同様に、ｎチャネルトラン
ジスタの重なり３８は１μｍ以下、ｐチャネルトランジ
スタの重なり３７は１〜２μｍが最適である。
【００３５】以上でプレーナ型多結晶シリコン薄膜トラ
ンジスタを用いた高信頼ＣＭＯＳ回路を寄生容量を過剰
に増大させることなく形成することができる。
ンジスタを用いた高信頼ＣＭＯＳ回路を寄生容量を過剰
に増大させることなく形成することができる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
トップゲート型多結晶シリコン薄膜トランジスタを用い
たＣＭＯＳ回路において、ゲートとソースおよびゲート
とドレインの重なりによる水分侵入起因特性変動を寄生
容量を過剰増大させることなく実現することができる。
トップゲート型多結晶シリコン薄膜トランジスタを用い
たＣＭＯＳ回路において、ゲートとソースおよびゲート
とドレインの重なりによる水分侵入起因特性変動を寄生
容量を過剰増大させることなく実現することができる。
【図１】本発明における薄膜トランジスタＣＭＯＳ回路
の一実施例を示す模式的断面図である。
の一実施例を示す模式的断面図である。
【図２】図１の薄膜トランジスタＣＭＯＳ回路の作製プ
ロセスを示す模式的断面図である。
ロセスを示す模式的断面図である。
【図３】本発明における薄膜トランジスタＣＭＯＳ回路
の他の実施例を示す模式的断面図である。
の他の実施例を示す模式的断面図である。
【図４】図３の薄膜トランジスタＣＭＯＳ回路の作製プ
ロセスを示す模式的断面図である。
ロセスを示す模式的断面図である。
【図５】従来技術による、ゲートとソース，ドレインが
同等の重なりを有する順スタガ構造薄膜トランジスタの
構造断面図である。
同等の重なりを有する順スタガ構造薄膜トランジスタの
構造断面図である。
【図６】従来技術による、ゲートとソース，ドレインが
重なりを有しないプレーナ構造薄膜トランジスタの構造
断面図である。
重なりを有しないプレーナ構造薄膜トランジスタの構造
断面図である。
１，２１，４１，６１ ガラス基板 ２，４２ 金属シリサイド膜 ３，４３ ソース，ドレイン用多結晶シリコン膜 ４，２３ イオン注入カバー用酸化シリコン膜 ５，２５ 燐イオン ６，２７ Ｂイオン ７，２４ レジスト ８，２６，６３ ｎチャネル用ソース，ドレイン領域 ９，２８，６２ ｐチャネル用ソース，ドレイン領域 １０，２２ 非晶質シリコン膜 １１，２９ ＸｅＣｌエキシマレーザ光 １２，３０，４４，６４ 活性層多結晶シリコン膜 １３，３１，４５，６５ ゲート絶縁膜用酸化シリコン
膜 １４，３２，４６，６６ 燐ドープ多結晶シリコン膜 １６，３４，４８，６８ ゲート電極 １７，３５，４９，６９ ソース電極 １８，３６，５０，７０ ドレイン電極 １９，３７，５１ ｐチャネルトランジスタのゲートと
ソース，ドレインの重なり ２０，３８，５２ ｎチャネルトランジスタのゲートと
ソース，ドレインの重なり
膜 １４，３２，４６，６６ 燐ドープ多結晶シリコン膜 １６，３４，４８，６８ ゲート電極 １７，３５，４９，６９ ソース電極 １８，３６，５０，７０ ドレイン電極 １９，３７，５１ ｐチャネルトランジスタのゲートと
ソース，ドレインの重なり ２０，３８，５２ ｎチャネルトランジスタのゲートと
ソース，ドレインの重なり
Claims (6)
- 【請求項１】絶縁基板上に形成されたソースおよびドレ
イン用多結晶シリコン層と、このソースおよびドレイン
用多結晶シリコン層の上に形成され活性層となる多結晶
シリコン層と、この活性層となる多結晶シリコン層上に
形成されゲート絶縁膜となる絶縁膜と、この絶縁膜の上
にゲート電極とを備えた薄膜トランジスタを用いたＣＭ
ＯＳ回路において、 前記ソースおよびドレイン用多結晶シリコン層と前記ゲ
ート電極との重なりが、ｐチャネルトランジスタよりｎ
チャネルトランジスタの方が小さいことを特徴とする薄
膜トランジスタＣＭＯＳ回路。 - 【請求項２】前記重なりのチャネル長方向の長さは、ｎ
チャネルトランジスタでは１μｍ以下であって重なりが
ない場合も含み、ｐチャネルトランジスタでは１μｍな
いし２μｍである請求項１記載の薄膜トランジスタＣＭ
ＯＳ回路。 - 【請求項３】絶縁基板上に形成された活性層となる多結
晶シリコン層と、この多結晶シリコン層内に不純物注入
により形成されたソース領域およびドレイン領域と、前
記多結晶シリコン層上に形成されゲート絶縁膜となる絶
縁膜と、この絶縁膜上に設けられ前記ソース領域および
ドレイン領域上に重なって形成されたゲート電極とを備
えたオーバーラップ構造の薄膜トランジスタＣＭＯＳ回
路において、 前記ソース領域および前記ドレイン領域と前記ゲート電
極との重なりが、ｐチャネルトランジスタよりｎチャネ
ルトランジスタの方が小さいことを特徴とする薄膜トラ
ンジスタＣＭＯＳ回路。 - 【請求項４】前記重なりのチャネル長方向の長さは、ｎ
チャネルトランジスタでは１μｍ以下であり、ｐチャネ
ルトランジスタでは１μｍないし２μｍである請求項３
記載の薄膜トランジスタＣＭＯＳ回路。 - 【請求項５】絶縁基板上に形成された活性層となる多結
晶シリコン層と、この多結晶シリコン層内に不純物注入
により形成されたソース領域およびドレイン領域と、前
記多結晶シリコン層上に形成されゲート絶縁膜となる絶
縁膜と、この絶縁膜上に設けられたゲート電極とを備
え、少なくとも一方のトランジスタのゲート電極がソー
ス領域およびドレイン領域とは重なりをもたずに形成さ
れたオフセット構造である薄膜トランジスタＣＭＯＳ回
路において、 ｐチャネルトランジスタのゲート電極はソース領域およ
びドレイン領域上に重なりをもって形成され、ｎチャネ
ルトランジスタのゲート電極はソース領域およびドレイ
ン領域上に重なりをもたずに形成されたオフセット構造
であることを特徴とする薄膜トランジスタＣＭＯＳ回
路。 - 【請求項６】前記ｐチャネルトランジスタの重なりのチ
ャネル長方向の長さは１μｍないし２μｍである請求項
５記載の薄膜トランジスタＣＭＯＳ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166855A JP2715919B2 (ja) | 1994-07-19 | 1994-07-19 | 薄膜トランジスタｃｍｏｓ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6166855A JP2715919B2 (ja) | 1994-07-19 | 1994-07-19 | 薄膜トランジスタｃｍｏｓ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832075A JPH0832075A (ja) | 1996-02-02 |
| JP2715919B2 true JP2715919B2 (ja) | 1998-02-18 |
Family
ID=15838902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6166855A Expired - Lifetime JP2715919B2 (ja) | 1994-07-19 | 1994-07-19 | 薄膜トランジスタｃｍｏｓ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715919B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4247220B2 (ja) | 2005-08-30 | 2009-04-02 | 株式会社東芝 | 動き適応順次走査変換装置及び変換方法 |
| CN109830428A (zh) * | 2019-01-21 | 2019-05-31 | 武汉华星光电半导体显示技术有限公司 | 一种半导体器件的制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301056A (ja) * | 1993-04-15 | 1994-10-28 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
-
1994
- 1994-07-19 JP JP6166855A patent/JP2715919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832075A (ja) | 1996-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5886364A (en) | Semiconductor device and process for fabricating the same | |
| KR100260063B1 (ko) | 절연 게이트 박막 트랜지스터 제조 방법 | |
| US5712495A (en) | Semiconductor device including active matrix circuit | |
| JP4372993B2 (ja) | アクティブマトリックス液晶表示装置の製造方法 | |
| US6559478B1 (en) | Semiconductor integrated circuit and method of fabricating same | |
| JPH05142577A (ja) | マトリクス回路駆動装置 | |
| JP2003045889A (ja) | 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法 | |
| JPH10256554A (ja) | 薄膜トランジスタ及びその製造方法 | |
| US6991974B2 (en) | Method for fabricating a low temperature polysilicon thin film transistor | |
| JP2002124677A (ja) | 液晶表示用基板及びその製造方法 | |
| JP2715919B2 (ja) | 薄膜トランジスタｃｍｏｓ回路 | |
| TW461101B (en) | Source-drain-gate coplanar polysilicon thin film transistor and the manufacturing method thereof | |
| JP2776820B2 (ja) | 半導体装置の製造方法 | |
| JP2002134751A (ja) | アクティブマトリクス型表示装置およびその製造方法 | |
| KR100188090B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 및 그 제조방법 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| JP2705550B2 (ja) | Ｃｍｏｓ薄膜トランジスタおよびその製造方法 | |
| KR100191786B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100867500B1 (ko) | 박막 트랜지스터 제조 방법 | |
| JP3197669B2 (ja) | 薄膜トランジスタ並びにその製造方法 | |
| JPH09213962A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0352265A (ja) | 薄膜トランジスタ | |
| JP3273592B2 (ja) | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971007 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081107 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091107 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101107 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121107 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 16 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131107 Year of fee payment: 16 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |