JPS6018965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6018965A JPS6018965A JP12671383A JP12671383A JPS6018965A JP S6018965 A JPS6018965 A JP S6018965A JP 12671383 A JP12671383 A JP 12671383A JP 12671383 A JP12671383 A JP 12671383A JP S6018965 A JPS6018965 A JP S6018965A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate
- forming
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- 230000004913 activation Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のハする技術分野〕
本発明は半導体装置の製造方法に関し、特に高耐圧絶縁
ゲート型電界効果トランジスタの製造方法に関する。
ゲート型電界効果トランジスタの製造方法に関する。
一般に、絶縁ゲート型電界効果トランジスタ（以下ＭＯ
８ＦＥ’Ｉ’と記す）の耐圧は、ゲート下のドレイン近
傍におけるなだれ破壊によシ決定される。
８ＦＥ’Ｉ’と記す）の耐圧は、ゲート下のドレイン近
傍におけるなだれ破壊によシ決定される。
従って、ドレイ７のゲート方向側にドレイ／と同導電型
の低濃度層を形成することにより、ゲート下のドレイン
近傍における電界集中を緩和させ、ＭＯＳＦＥＴの耐圧
を向上する方法がとられている。
の低濃度層を形成することにより、ゲート下のドレイン
近傍における電界集中を緩和させ、ＭＯＳＦＥＴの耐圧
を向上する方法がとられている。
高耐圧ＭＯ８ＦＥＴの従来の製造方法を第１図（ａｌ〜
（Ｃ）を参照して説明する。
（Ｃ）を参照して説明する。
第１図ｆａ）に示すように、まずＮ型シリコン基板１の
表面にフィールド酸化膜２．ゲート酸化膜３を形成した
のち、ゲート酸化膜３に重ねて多結晶シリコン層４を形
成する。次に、フォトリングラフィにより、ゲート領域
を残し多結晶シリコン層をエツチング除去する。
表面にフィールド酸化膜２．ゲート酸化膜３を形成した
のち、ゲート酸化膜３に重ねて多結晶シリコン層４を形
成する。次に、フォトリングラフィにより、ゲート領域
を残し多結晶シリコン層をエツチング除去する。
次に、第１図（ｂ）に示すように、Ｐ型の不純物。
例えばホウ素をイオン注入により低濃度（Φさ１０１３
ｒｘ’）に導入し、低濃度ソース領域５．および低濃度
ドレイン領域６を形成する。次に、酸化を行ない多結晶
シリコン表面に酸化膜を形成する。次いでフォトリソグ
ラフィによシ酸化膜をエツチングし、コンタクト領域形
成のための開孔を設ける。
ｒｘ’）に導入し、低濃度ソース領域５．および低濃度
ドレイン領域６を形成する。次に、酸化を行ない多結晶
シリコン表面に酸化膜を形成する。次いでフォトリソグ
ラフィによシ酸化膜をエツチングし、コンタクト領域形
成のための開孔を設ける。
次に、第１図（Ｃ１に示すように、Ｐ型の不純物９例え
ばホウ素を高濃度（Φ−１０１５ｃｍ−２）にイオン注
入する。その後リンガラス層９を形成し、コンタクト領
域に開孔し、アルミニウムでソース電極１０、ドレイン
電極１１及びこれらに接続する配線を形成する。
ばホウ素を高濃度（Φ−１０１５ｃｍ−２）にイオン注
入する。その後リンガラス層９を形成し、コンタクト領
域に開孔し、アルミニウムでソース電極１０、ドレイン
電極１１及びこれらに接続する配線を形成する。
以上説明した従来の製造方法では、ンース、ドレインの
高濃度領域を形成するための開孔と、コンタクト領域の
開孔を行う必要があ９２回のフォトリングラフィを行わ
なければならない−という問題がある。
高濃度領域を形成するための開孔と、コンタクト領域の
開孔を行う必要があ９２回のフォトリングラフィを行わ
なければならない−という問題がある。
本発明の目的は、上記問題点を解決しコンタクト領域を
選択的にエツチングすることにより、フォトリングラフ
ィを用いる工程を１回省略できる高耐圧ＭＯ８ＦＥＴの
製造方法を提供することにある。
選択的にエツチングすることにより、フォトリングラフ
ィを用いる工程を１回省略できる高耐圧ＭＯ８ＦＥＴの
製造方法を提供することにある。
本発明の半導体装置の製造方法は、第１４電型の半導体
基板の表面に第１の絶縁膜を形成しその上にゲートを形
成する工程と、前記ゲートをマスクにして第２導電型の
不純物を低濃度に拡散し、ソース、ドレイン領域を形成
する工程と、前記ゲートを覆う第２の絶縁膜を形成する
工程と、全表面に第３の絶縁膜を形成する工程と、コン
タクト形成領域の前記第３及び第１の絶縁膜を除去して
開孔部を形成する工程と、前記開孔部より第２導電型の
不純物を拡散する工程と、前記開口部に第４の絶縁膜を
形成する工程と、前記第３の絶縁膜をマスクとして前記
第４の絶縁膜を除去する工程と、前記第３の絶縁膜を除
去する工程とを含んで構成される、 〔実施例の説明〕 次に、本発明の実施例について、図面を参照して説明す
る。
基板の表面に第１の絶縁膜を形成しその上にゲートを形
成する工程と、前記ゲートをマスクにして第２導電型の
不純物を低濃度に拡散し、ソース、ドレイン領域を形成
する工程と、前記ゲートを覆う第２の絶縁膜を形成する
工程と、全表面に第３の絶縁膜を形成する工程と、コン
タクト形成領域の前記第３及び第１の絶縁膜を除去して
開孔部を形成する工程と、前記開孔部より第２導電型の
不純物を拡散する工程と、前記開口部に第４の絶縁膜を
形成する工程と、前記第３の絶縁膜をマスクとして前記
第４の絶縁膜を除去する工程と、前記第３の絶縁膜を除
去する工程とを含んで構成される、 〔実施例の説明〕 次に、本発明の実施例について、図面を参照して説明す
る。
第２図（ａ）〜（ｄ）は本発明の一実施例を説明するだ
めの工程順に示した断面図である。先ず、第２図（ａ）
に示すように、Ｎ型シリコン基板１の表面にフィールド
酸化膜２及びゲート酸化膜３を直営の方法で形成する。
めの工程順に示した断面図である。先ず、第２図（ａ）
に示すように、Ｎ型シリコン基板１の表面にフィールド
酸化膜２及びゲート酸化膜３を直営の方法で形成する。
次に表面に多結晶シリコン層を被着し、次いで、ゲート
領域を残すようにエツチングして多結晶シリコンゲート
４を形成する。その後、自己整合によりＰ型の不純物２
例えばホウ素。
領域を残すようにエツチングして多結晶シリコンゲート
４を形成する。その後、自己整合によりＰ型の不純物２
例えばホウ素。
を低濃度（Φ上、０１３σ−２）にイオン注入し、しか
るのち高温（＝１０００℃）にて、不純物を活性化させ
ることによシ、低濃度ドレイン領域６．および低濃度ソ
ース領域５を形成する。しかるのち多結晶シリコンゲー
ト４の周辺に第２の絶縁膜としてシリコン酸化膜１５を
形成し、更に表面全体に第３の絶縁膜として窒化膜１２
を形成する。
るのち高温（＝１０００℃）にて、不純物を活性化させ
ることによシ、低濃度ドレイン領域６．および低濃度ソ
ース領域５を形成する。しかるのち多結晶シリコンゲー
ト４の周辺に第２の絶縁膜としてシリコン酸化膜１５を
形成し、更に表面全体に第３の絶縁膜として窒化膜１２
を形成する。
次に、第２図（Ｃ）に示すように、ソース、ドレインの
コンタクト領域に開孔し、Ｐ型の不純物２例えばホウ素
、を高濃度（Φ＝ ｌ’ Ｏ”ｃｒｎ−” ）にイ、４
−７注入し、高濃度ドレイン領域８及び高濃度ソース領
域７を形成し、然る後酸化して第４の絶縁膜としてのシ
リコン酸化膜１３を形成する。このとき窒化膜１２の上
に酸化膜１４が形成される６次に、シリコン酸化膜１３
と酸化膜１４をエツチングする。特に、酸化膜１３は窒
化膜１２をマスクにエツチングするためフォトリングラ
フィ工程を必要としないという特長がある。このように
して高濃度ソース領域７と高濃度ドレイン領域８の表面
を露出させる。次に、第２図（ｄ）に示すように、窒化
膜１２をエツチングし、Ａ／等の導電物質を用いてソー
ス電極ｌＯ及びドレイン電極１１を形成すれば高耐圧Ｍ
Ｏ８ＦＥＴは完成する。
コンタクト領域に開孔し、Ｐ型の不純物２例えばホウ素
、を高濃度（Φ＝ ｌ’ Ｏ”ｃｒｎ−” ）にイ、４
−７注入し、高濃度ドレイン領域８及び高濃度ソース領
域７を形成し、然る後酸化して第４の絶縁膜としてのシ
リコン酸化膜１３を形成する。このとき窒化膜１２の上
に酸化膜１４が形成される６次に、シリコン酸化膜１３
と酸化膜１４をエツチングする。特に、酸化膜１３は窒
化膜１２をマスクにエツチングするためフォトリングラ
フィ工程を必要としないという特長がある。このように
して高濃度ソース領域７と高濃度ドレイン領域８の表面
を露出させる。次に、第２図（ｄ）に示すように、窒化
膜１２をエツチングし、Ａ／等の導電物質を用いてソー
ス電極ｌＯ及びドレイン電極１１を形成すれば高耐圧Ｍ
Ｏ８ＦＥＴは完成する。
なお本発明では、ゲートとして多結晶シリコンを用いた
が、他にモリブデンなどの導電体材料をゲートとして使
用できる。また実施例ではＰチャンネルトランジスタに
ついて説明したが、Ｎチャンネルトランジスタについて
も同様に適用できる。
が、他にモリブデンなどの導電体材料をゲートとして使
用できる。また実施例ではＰチャンネルトランジスタに
ついて説明したが、Ｎチャンネルトランジスタについて
も同様に適用できる。
以上説明したとおり、本発明の製造方法によればＭＯ８
ＦＢ’Ｉ’のソース及びドレイン領域のコンタクトの門
札を耐エツチング性の絶縁膜１例えば窒化１１ｑ、をマ
スクに自己整合的に行うためフォトリソグラフィ工程を
１回省略できるという効果が得られる。
ＦＢ’Ｉ’のソース及びドレイン領域のコンタクトの門
札を耐エツチング性の絶縁膜１例えば窒化１１ｑ、をマ
スクに自己整合的に行うためフォトリソグラフィ工程を
１回省略できるという効果が得られる。
ｎ１図（ａ）〜（Ｃ）は従来の高耐圧ＭＯ８ＦＥＴの製
造方法を説明するため工程順に示した断面図。第２図ｆ
ａ）〜ｆｄ）は本発明の一実施例を説明するための工程
順に示した断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・フィ
ールド酸化１１へ、３・・・・・・ゲート酸化膜（第１
の絶縁膜）、４・・・・・・多結晶シリコンゲート、５
・・・・・・低濃度ソース領域、６−・・・・・低濃度
ドレイン領域、７・・・・・・高濃度ソース領域、８・
・・・・・高濃度ドレイン領域、９・・・・・・リンガ
ラス層、ｌＯ・・・・・・ソース電極、１１・・・−・
・ドレイン電極、１２・・・・・・窒化膜（第３の絶縁
膜）、１３・・・・・・シリコン酸化膜（第４の絶縁膜
）、１４・・・・・・酸化膜、１５・・・・・・シリコ
ン酸化膜（第２の絶縁膜）。 第 １ 図 ０ 第 ２ 切
造方法を説明するため工程順に示した断面図。第２図ｆ
ａ）〜ｆｄ）は本発明の一実施例を説明するための工程
順に示した断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・フィ
ールド酸化１１へ、３・・・・・・ゲート酸化膜（第１
の絶縁膜）、４・・・・・・多結晶シリコンゲート、５
・・・・・・低濃度ソース領域、６−・・・・・低濃度
ドレイン領域、７・・・・・・高濃度ソース領域、８・
・・・・・高濃度ドレイン領域、９・・・・・・リンガ
ラス層、ｌＯ・・・・・・ソース電極、１１・・・−・
・ドレイン電極、１２・・・・・・窒化膜（第３の絶縁
膜）、１３・・・・・・シリコン酸化膜（第４の絶縁膜
）、１４・・・・・・酸化膜、１５・・・・・・シリコ
ン酸化膜（第２の絶縁膜）。 第 １ 図 ０ 第 ２ 切
Claims (1)
- 第１導電型の半導体基板の表面に第１の絶縁膜を形成し
その上にゲートを形成する工程と、前記ゲートをマスク
にして第２導電型の不純物を低濃度に拡散しソース、ド
レイン領域を形成する工程と、前記ゲートを覆う第２の
絶縁膜を形成する工程と、全表面に第３の絶縁膜を形成
する工程と、コンタクト形成領域の前記第３及び第１の
絶縁膜を除去して開孔部を形成する工程と、前記開孔部
より第２導電型の不純物を拡散する工程と、前記開孔部
に第４の絶縁膜を形成する工程と、前記第３の絶縁膜を
マスクとして前記第４の絶縁膜を除去する工程と、前記
第３の絶縁膜を除去する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12671383A JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12671383A JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018965A true JPS6018965A (ja) | 1985-01-31 |
Family
ID=14942014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12671383A Pending JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018965A (ja) |
-
1983
- 1983-07-12 JP JP12671383A patent/JPS6018965A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4258465A (en) | Method for fabrication of offset gate MIS device | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| JPH01264262A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JPH08288303A (ja) | 縦型電界効果トランジスタ及びその製造方法 | |
| JPH05283687A (ja) | 半導体素子の製造方法 | |
| JPS6018965A (ja) | 半導体装置の製造方法 | |
| JP3071615B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPS59231863A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPS63129664A (ja) | 半導体装置の製造方法 | |
| JPS62179157A (ja) | 半導体装置の製造方法 | |
| JPH06314782A (ja) | 半導体装置の製造方法 | |
| JPS6252470B2 (ja) | ||
| JP2000138347A (ja) | 半導体装置の製造方法 | |
| JPS6158986B2 (ja) | ||
| JPS59197174A (ja) | Ｍｉｓ型半導体装置 | |
| JPS6136974A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS6367778A (ja) | 半導体装置の製造方法 | |
| JPS62128542A (ja) | 半導体装置の製造方法 | |
| JPS6254959A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JPH04179162A (ja) | 半導体装置の製造方法 | |
| JPH03153081A (ja) | 電界効果型トランジスタおよびその製造方法 |