JPS6018965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6018965A JPS6018965A JP12671383A JP12671383A JPS6018965A JP S6018965 A JPS6018965 A JP S6018965A JP 12671383 A JP12671383 A JP 12671383A JP 12671383 A JP12671383 A JP 12671383A JP S6018965 A JPS6018965 A JP S6018965A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のハする技術分野〕
本発明は半導体装置の製造方法に関し、特に高耐圧絶縁
ゲート型電界効果トランジスタの製造方法に関する。
ゲート型電界効果トランジスタの製造方法に関する。
一般に、絶縁ゲート型電界効果トランジスタ(以下MO
8FE’I’と記す)の耐圧は、ゲート下のドレイン近
傍におけるなだれ破壊によシ決定される。
8FE’I’と記す)の耐圧は、ゲート下のドレイン近
傍におけるなだれ破壊によシ決定される。
従って、ドレイ7のゲート方向側にドレイ/と同導電型
の低濃度層を形成することにより、ゲート下のドレイン
近傍における電界集中を緩和させ、MOSFETの耐圧
を向上する方法がとられている。
の低濃度層を形成することにより、ゲート下のドレイン
近傍における電界集中を緩和させ、MOSFETの耐圧
を向上する方法がとられている。
高耐圧MO8FETの従来の製造方法を第1図(al〜
(C)を参照して説明する。
(C)を参照して説明する。
第1図fa)に示すように、まずN型シリコン基板1の
表面にフィールド酸化膜2.ゲート酸化膜3を形成した
のち、ゲート酸化膜3に重ねて多結晶シリコン層4を形
成する。次に、フォトリングラフィにより、ゲート領域
を残し多結晶シリコン層をエツチング除去する。
表面にフィールド酸化膜2.ゲート酸化膜3を形成した
のち、ゲート酸化膜3に重ねて多結晶シリコン層4を形
成する。次に、フォトリングラフィにより、ゲート領域
を残し多結晶シリコン層をエツチング除去する。
次に、第1図(b)に示すように、P型の不純物。
例えばホウ素をイオン注入により低濃度(Φさ1013
rx’)に導入し、低濃度ソース領域5.および低濃度
ドレイン領域6を形成する。次に、酸化を行ない多結晶
シリコン表面に酸化膜を形成する。次いでフォトリソグ
ラフィによシ酸化膜をエツチングし、コンタクト領域形
成のための開孔を設ける。
rx’)に導入し、低濃度ソース領域5.および低濃度
ドレイン領域6を形成する。次に、酸化を行ない多結晶
シリコン表面に酸化膜を形成する。次いでフォトリソグ
ラフィによシ酸化膜をエツチングし、コンタクト領域形
成のための開孔を設ける。
次に、第1図(C1に示すように、P型の不純物9例え
ばホウ素を高濃度(Φ−1015cm−2)にイオン注
入する。その後リンガラス層9を形成し、コンタクト領
域に開孔し、アルミニウムでソース電極10、ドレイン
電極11及びこれらに接続する配線を形成する。
ばホウ素を高濃度(Φ−1015cm−2)にイオン注
入する。その後リンガラス層9を形成し、コンタクト領
域に開孔し、アルミニウムでソース電極10、ドレイン
電極11及びこれらに接続する配線を形成する。
以上説明した従来の製造方法では、ンース、ドレインの
高濃度領域を形成するための開孔と、コンタクト領域の
開孔を行う必要があ92回のフォトリングラフィを行わ
なければならない−という問題がある。
高濃度領域を形成するための開孔と、コンタクト領域の
開孔を行う必要があ92回のフォトリングラフィを行わ
なければならない−という問題がある。
本発明の目的は、上記問題点を解決しコンタクト領域を
選択的にエツチングすることにより、フォトリングラフ
ィを用いる工程を1回省略できる高耐圧MO8FETの
製造方法を提供することにある。
選択的にエツチングすることにより、フォトリングラフ
ィを用いる工程を1回省略できる高耐圧MO8FETの
製造方法を提供することにある。
本発明の半導体装置の製造方法は、第14電型の半導体
基板の表面に第1の絶縁膜を形成しその上にゲートを形
成する工程と、前記ゲートをマスクにして第2導電型の
不純物を低濃度に拡散し、ソース、ドレイン領域を形成
する工程と、前記ゲートを覆う第2の絶縁膜を形成する
工程と、全表面に第3の絶縁膜を形成する工程と、コン
タクト形成領域の前記第3及び第1の絶縁膜を除去して
開孔部を形成する工程と、前記開孔部より第2導電型の
不純物を拡散する工程と、前記開口部に第4の絶縁膜を
形成する工程と、前記第3の絶縁膜をマスクとして前記
第4の絶縁膜を除去する工程と、前記第3の絶縁膜を除
去する工程とを含んで構成される、 〔実施例の説明〕 次に、本発明の実施例について、図面を参照して説明す
る。
基板の表面に第1の絶縁膜を形成しその上にゲートを形
成する工程と、前記ゲートをマスクにして第2導電型の
不純物を低濃度に拡散し、ソース、ドレイン領域を形成
する工程と、前記ゲートを覆う第2の絶縁膜を形成する
工程と、全表面に第3の絶縁膜を形成する工程と、コン
タクト形成領域の前記第3及び第1の絶縁膜を除去して
開孔部を形成する工程と、前記開孔部より第2導電型の
不純物を拡散する工程と、前記開口部に第4の絶縁膜を
形成する工程と、前記第3の絶縁膜をマスクとして前記
第4の絶縁膜を除去する工程と、前記第3の絶縁膜を除
去する工程とを含んで構成される、 〔実施例の説明〕 次に、本発明の実施例について、図面を参照して説明す
る。
第2図(a)〜(d)は本発明の一実施例を説明するだ
めの工程順に示した断面図である。先ず、第2図(a)
に示すように、N型シリコン基板1の表面にフィールド
酸化膜2及びゲート酸化膜3を直営の方法で形成する。
めの工程順に示した断面図である。先ず、第2図(a)
に示すように、N型シリコン基板1の表面にフィールド
酸化膜2及びゲート酸化膜3を直営の方法で形成する。
次に表面に多結晶シリコン層を被着し、次いで、ゲート
領域を残すようにエツチングして多結晶シリコンゲート
4を形成する。その後、自己整合によりP型の不純物2
例えばホウ素。
領域を残すようにエツチングして多結晶シリコンゲート
4を形成する。その後、自己整合によりP型の不純物2
例えばホウ素。
を低濃度(Φ上、013σ−2)にイオン注入し、しか
るのち高温(=1000℃)にて、不純物を活性化させ
ることによシ、低濃度ドレイン領域6.および低濃度ソ
ース領域5を形成する。しかるのち多結晶シリコンゲー
ト4の周辺に第2の絶縁膜としてシリコン酸化膜15を
形成し、更に表面全体に第3の絶縁膜として窒化膜12
を形成する。
るのち高温(=1000℃)にて、不純物を活性化させ
ることによシ、低濃度ドレイン領域6.および低濃度ソ
ース領域5を形成する。しかるのち多結晶シリコンゲー
ト4の周辺に第2の絶縁膜としてシリコン酸化膜15を
形成し、更に表面全体に第3の絶縁膜として窒化膜12
を形成する。
次に、第2図(C)に示すように、ソース、ドレインの
コンタクト領域に開孔し、P型の不純物2例えばホウ素
、を高濃度(Φ= l’ O”crn−” )にイ、4
−7注入し、高濃度ドレイン領域8及び高濃度ソース領
域7を形成し、然る後酸化して第4の絶縁膜としてのシ
リコン酸化膜13を形成する。このとき窒化膜12の上
に酸化膜14が形成される6次に、シリコン酸化膜13
と酸化膜14をエツチングする。特に、酸化膜13は窒
化膜12をマスクにエツチングするためフォトリングラ
フィ工程を必要としないという特長がある。このように
して高濃度ソース領域7と高濃度ドレイン領域8の表面
を露出させる。次に、第2図(d)に示すように、窒化
膜12をエツチングし、A/等の導電物質を用いてソー
ス電極lO及びドレイン電極11を形成すれば高耐圧M
O8FETは完成する。
コンタクト領域に開孔し、P型の不純物2例えばホウ素
、を高濃度(Φ= l’ O”crn−” )にイ、4
−7注入し、高濃度ドレイン領域8及び高濃度ソース領
域7を形成し、然る後酸化して第4の絶縁膜としてのシ
リコン酸化膜13を形成する。このとき窒化膜12の上
に酸化膜14が形成される6次に、シリコン酸化膜13
と酸化膜14をエツチングする。特に、酸化膜13は窒
化膜12をマスクにエツチングするためフォトリングラ
フィ工程を必要としないという特長がある。このように
して高濃度ソース領域7と高濃度ドレイン領域8の表面
を露出させる。次に、第2図(d)に示すように、窒化
膜12をエツチングし、A/等の導電物質を用いてソー
ス電極lO及びドレイン電極11を形成すれば高耐圧M
O8FETは完成する。
なお本発明では、ゲートとして多結晶シリコンを用いた
が、他にモリブデンなどの導電体材料をゲートとして使
用できる。また実施例ではPチャンネルトランジスタに
ついて説明したが、Nチャンネルトランジスタについて
も同様に適用できる。
が、他にモリブデンなどの導電体材料をゲートとして使
用できる。また実施例ではPチャンネルトランジスタに
ついて説明したが、Nチャンネルトランジスタについて
も同様に適用できる。
以上説明したとおり、本発明の製造方法によればMO8
FB’I’のソース及びドレイン領域のコンタクトの門
札を耐エツチング性の絶縁膜1例えば窒化11q、をマ
スクに自己整合的に行うためフォトリソグラフィ工程を
1回省略できるという効果が得られる。
FB’I’のソース及びドレイン領域のコンタクトの門
札を耐エツチング性の絶縁膜1例えば窒化11q、をマ
スクに自己整合的に行うためフォトリソグラフィ工程を
1回省略できるという効果が得られる。
n1図(a)〜(C)は従来の高耐圧MO8FETの製
造方法を説明するため工程順に示した断面図。第2図f
a)〜fd)は本発明の一実施例を説明するための工程
順に示した断面図である。 1・・・・・・N型シリコン基板、2・・・・・・フィ
ールド酸化11へ、3・・・・・・ゲート酸化膜(第1
の絶縁膜)、4・・・・・・多結晶シリコンゲート、5
・・・・・・低濃度ソース領域、6−・・・・・低濃度
ドレイン領域、7・・・・・・高濃度ソース領域、8・
・・・・・高濃度ドレイン領域、9・・・・・・リンガ
ラス層、lO・・・・・・ソース電極、11・・・−・
・ドレイン電極、12・・・・・・窒化膜(第3の絶縁
膜)、13・・・・・・シリコン酸化膜(第4の絶縁膜
)、14・・・・・・酸化膜、15・・・・・・シリコ
ン酸化膜(第2の絶縁膜)。 第 1 図 0 第 2 切
造方法を説明するため工程順に示した断面図。第2図f
a)〜fd)は本発明の一実施例を説明するための工程
順に示した断面図である。 1・・・・・・N型シリコン基板、2・・・・・・フィ
ールド酸化11へ、3・・・・・・ゲート酸化膜(第1
の絶縁膜)、4・・・・・・多結晶シリコンゲート、5
・・・・・・低濃度ソース領域、6−・・・・・低濃度
ドレイン領域、7・・・・・・高濃度ソース領域、8・
・・・・・高濃度ドレイン領域、9・・・・・・リンガ
ラス層、lO・・・・・・ソース電極、11・・・−・
・ドレイン電極、12・・・・・・窒化膜(第3の絶縁
膜)、13・・・・・・シリコン酸化膜(第4の絶縁膜
)、14・・・・・・酸化膜、15・・・・・・シリコ
ン酸化膜(第2の絶縁膜)。 第 1 図 0 第 2 切
Claims (1)
- 第1導電型の半導体基板の表面に第1の絶縁膜を形成し
その上にゲートを形成する工程と、前記ゲートをマスク
にして第2導電型の不純物を低濃度に拡散しソース、ド
レイン領域を形成する工程と、前記ゲートを覆う第2の
絶縁膜を形成する工程と、全表面に第3の絶縁膜を形成
する工程と、コンタクト形成領域の前記第3及び第1の
絶縁膜を除去して開孔部を形成する工程と、前記開孔部
より第2導電型の不純物を拡散する工程と、前記開孔部
に第4の絶縁膜を形成する工程と、前記第3の絶縁膜を
マスクとして前記第4の絶縁膜を除去する工程と、前記
第3の絶縁膜を除去する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12671383A JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12671383A JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6018965A true JPS6018965A (ja) | 1985-01-31 |
Family
ID=14942014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12671383A Pending JPS6018965A (ja) | 1983-07-12 | 1983-07-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6018965A (ja) |
-
1983
- 1983-07-12 JP JP12671383A patent/JPS6018965A/ja active Pending
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