JPH08153775A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH08153775A JPH08153775A JP6293205A JP29320594A JPH08153775A JP H08153775 A JPH08153775 A JP H08153775A JP 6293205 A JP6293205 A JP 6293205A JP 29320594 A JP29320594 A JP 29320594A JP H08153775 A JPH08153775 A JP H08153775A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- field shield
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title description 26
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000002955 isolation Methods 0.000 claims description 54
- 230000000694 effects Effects 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 82
- 239000012535 impurity Substances 0.000 description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000000034 method Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 230000015654 memory Effects 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 寄生ＭＯＳトランジスタおよび基板浮遊効果
の発生を防止することができるとともに平坦な素子分離
領域を有するＳＯＩ構造の半導体装置およびその製造方
法を提供する。 【構成】 ＳＯＩ層１の素子分離領域下に埋込むように
酸化膜２およびフィールドシールドゲート電極３を形成
する。
の発生を防止することができるとともに平坦な素子分離
領域を有するＳＯＩ構造の半導体装置およびその製造方
法を提供する。 【構成】 ＳＯＩ層１の素子分離領域下に埋込むように
酸化膜２およびフィールドシールドゲート電極３を形成
する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導
体装置およびその製造方法に関する。
の製造方法に関し、より特定的には、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、メモリの記憶容量が大規模化する
につれて、それに使用されるメモリトランジスタも微細
化されてきている。それに伴い、メモリトランジスタの
高性能化が困難になってきている。ＳＯＩ層に形成され
たトランジスタは、通常のシリコン基板上に形成された
トランジスタに比べて非常に高性能である。具体的に
は、ＳＯＩ構造のトランジスタは、リーク電流が少な
く、サブスレッショルド特性が良好でかつ高駆動能力を
有する。このため、素子寸法がクォーターミクロン以下
のＤＲＡＭなどのメモリデバイスやロジック回路へのＳ
ＯＩ構造のトランジスタの適用が期待されている。ま
た、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、そのメモリセ
ルをＳＯＩ層に形成すれば、ソフトエラーを完全になく
すことができる。また、接合容量も非常に小さいのでリ
フレッシュ時間も長くなる。このように、ＤＲＡＭのメ
モリセルトランジスタをＳＯＩ構造にすれば、通常のシ
リコン基板上にメモリセルトランジスタを形成する場合
に比べて非常に高性能になる。
につれて、それに使用されるメモリトランジスタも微細
化されてきている。それに伴い、メモリトランジスタの
高性能化が困難になってきている。ＳＯＩ層に形成され
たトランジスタは、通常のシリコン基板上に形成された
トランジスタに比べて非常に高性能である。具体的に
は、ＳＯＩ構造のトランジスタは、リーク電流が少な
く、サブスレッショルド特性が良好でかつ高駆動能力を
有する。このため、素子寸法がクォーターミクロン以下
のＤＲＡＭなどのメモリデバイスやロジック回路へのＳ
ＯＩ構造のトランジスタの適用が期待されている。ま
た、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、そのメモリセ
ルをＳＯＩ層に形成すれば、ソフトエラーを完全になく
すことができる。また、接合容量も非常に小さいのでリ
フレッシュ時間も長くなる。このように、ＤＲＡＭのメ
モリセルトランジスタをＳＯＩ構造にすれば、通常のシ
リコン基板上にメモリセルトランジスタを形成する場合
に比べて非常に高性能になる。
【０００３】一方、ＳＯＩ層に形成された素子の分離方
法には主に、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離、メサ型分離、およ
びフィールドシールド分離の３つがある。図１８は、従
来のＬＯＣＯＳ分離を用いたＳＯＩ構造を有する半導体
装置を示した断面図である。また、図１９は図１８と直
交する方向の断面を示した図である。図１８および図１
９を参照して、従来のＬＯＣＯＳ分離を用いたＳＯＩ構
造では、シリコン基板７上にシリコン酸化膜５が形成さ
れている。シリコン酸化膜５上にはＳＯＩ層１が形成さ
れている。ＳＯＩ層１にはアクティブトランジスタ１４
ａ，１４ｂが所定の間隔を隔てて形成されている。アク
ティブトランジスタ１４ａは、ソース／ドレイン領域を
構成するｎ型不純物領域１６ａ，１８ａおよび１６ｂ，
１８ｂと、そのｎ型不純物領域１６ａと１６ｂとの間に
位置するＳＯＩ層１上にゲート酸化膜１２を介して形成
されたゲート電極１３とから形成されている。ゲート電
極１３の両側表面上にはサイドウォール酸化膜１７ａ，
１７ｂが接触するように形成されている。
法には主に、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ）分離、メサ型分離、およ
びフィールドシールド分離の３つがある。図１８は、従
来のＬＯＣＯＳ分離を用いたＳＯＩ構造を有する半導体
装置を示した断面図である。また、図１９は図１８と直
交する方向の断面を示した図である。図１８および図１
９を参照して、従来のＬＯＣＯＳ分離を用いたＳＯＩ構
造では、シリコン基板７上にシリコン酸化膜５が形成さ
れている。シリコン酸化膜５上にはＳＯＩ層１が形成さ
れている。ＳＯＩ層１にはアクティブトランジスタ１４
ａ，１４ｂが所定の間隔を隔てて形成されている。アク
ティブトランジスタ１４ａは、ソース／ドレイン領域を
構成するｎ型不純物領域１６ａ，１８ａおよび１６ｂ，
１８ｂと、そのｎ型不純物領域１６ａと１６ｂとの間に
位置するＳＯＩ層１上にゲート酸化膜１２を介して形成
されたゲート電極１３とから形成されている。ゲート電
極１３の両側表面上にはサイドウォール酸化膜１７ａ，
１７ｂが接触するように形成されている。
【０００４】アクティブトランジスタ１４ｂは、ソース
／ドレイン領域を構成するｎ型不純物領域１６ｃ，１８
ｃおよび１６ｄ，１８ｄと、そのｎ型不純物領域１６ｃ
と１６ｄとの間に位置するＳＯＩ層１上にゲート酸化膜
１２を介して形成されたゲート電極１３とから構成され
ている。ゲート電極１３の両側表面に接触するようにサ
イドウォール酸化膜１７ｅおよび１７ｆが形成されてい
る。
／ドレイン領域を構成するｎ型不純物領域１６ｃ，１８
ｃおよび１６ｄ，１８ｄと、そのｎ型不純物領域１６ｃ
と１６ｄとの間に位置するＳＯＩ層１上にゲート酸化膜
１２を介して形成されたゲート電極１３とから構成され
ている。ゲート電極１３の両側表面に接触するようにサ
イドウォール酸化膜１７ｅおよび１７ｆが形成されてい
る。
【０００５】アクティブトランジスタ１４ａと１４ｂと
の間に位置する分離領域には素子分離のためのＬＯＣＯ
Ｓ酸化膜２３が形成されている。ＬＯＣＯＳ酸化膜２３
上にはゲート酸化膜１２を介してゲート電極１３が形成
されている。そのゲート電極１３の両側面に接触するよ
うにサイドウォール酸化膜１７ｃ，１７ｄが形成されて
いる。また、全面を覆うようにシリコン酸化膜からなる
層間絶縁膜１９が形成されており、その所定領域にコン
タクトホールが形成されている。そのコンタクトホール
内には、ｎ型不純物領域１８ａ、１８ｂ、ＬＯＣＯＳ酸
化膜２３上のゲート電極１３、ｎ型不純物領域１８ｃお
よび１８ｄにそれぞれ電気的に接触するようにプラグ電
極２０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅが埋込
まれている。ＬＯＣＯＳ分離を有するＳＯＩ構造は上記
のような構成を有している。
の間に位置する分離領域には素子分離のためのＬＯＣＯ
Ｓ酸化膜２３が形成されている。ＬＯＣＯＳ酸化膜２３
上にはゲート酸化膜１２を介してゲート電極１３が形成
されている。そのゲート電極１３の両側面に接触するよ
うにサイドウォール酸化膜１７ｃ，１７ｄが形成されて
いる。また、全面を覆うようにシリコン酸化膜からなる
層間絶縁膜１９が形成されており、その所定領域にコン
タクトホールが形成されている。そのコンタクトホール
内には、ｎ型不純物領域１８ａ、１８ｂ、ＬＯＣＯＳ酸
化膜２３上のゲート電極１３、ｎ型不純物領域１８ｃお
よび１８ｄにそれぞれ電気的に接触するようにプラグ電
極２０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅが埋込
まれている。ＬＯＣＯＳ分離を有するＳＯＩ構造は上記
のような構成を有している。
【０００６】図２０は、従来のフィールドシールド分離
を有するＳＯＩ構造を示した断面図である。分離領域以
外の構造は図１８に示したＬＯＣＯＳ分離によるＳＯＩ
構造と同様である。フィールドシールド分離による構造
では、ＳＯＩ層１の分離領域上にフィールドシールドゲ
ート２５が形成されている。フィールドシールドゲート
２５は、ＳＯＩ層１の分離領域上に酸化膜２２を介して
形成されたフィールドシールドゲート電極２３と、フィ
ールドシールドゲート電極２３を覆うように形成された
酸化膜２４とから構成されている。また、そのようなフ
ィールドシールドゲート２５上にはゲート酸化膜１２を
介してゲート電極１３が形成されている。従来のフィー
ルドシールド分離によるＳＯＩ構造は上記のような構造
を有している。
を有するＳＯＩ構造を示した断面図である。分離領域以
外の構造は図１８に示したＬＯＣＯＳ分離によるＳＯＩ
構造と同様である。フィールドシールド分離による構造
では、ＳＯＩ層１の分離領域上にフィールドシールドゲ
ート２５が形成されている。フィールドシールドゲート
２５は、ＳＯＩ層１の分離領域上に酸化膜２２を介して
形成されたフィールドシールドゲート電極２３と、フィ
ールドシールドゲート電極２３を覆うように形成された
酸化膜２４とから構成されている。また、そのようなフ
ィールドシールドゲート２５上にはゲート酸化膜１２を
介してゲート電極１３が形成されている。従来のフィー
ルドシールド分離によるＳＯＩ構造は上記のような構造
を有している。
【０００７】
【発明が解決しようとする課題】まず、図１８および図
１９に示した従来のＬＯＣＯＳ分離を用いたＳＯＩ構造
では、図１９に示すようにＬＯＣＯＳ酸化膜２３によっ
て厚みが薄くなったＳＯＩ層１の部分で寄生ＭＯＳトラ
ンジスタが発生するという問題点があった。この寄生Ｍ
ＯＳトランジスタはしきい値電圧が本来のＭＯＳトラン
ジスタよりも低いので、本来のＭＯＳトランジスタがオ
ンする前にオンしてしまうという不都合が生じていた。
このため、本来のＭＯＳトランジスタの電気的特性に悪
影響を及ぼすという問題点があった。また、従来のＬＯ
ＣＯＳ分離を用いたＳＯＩ構造では、基板浮遊効果（寄
生バイポーラ効果）によってアクセストランジスタ１４
ａおよび１４ｂのソース／ドレイン領域の耐圧が低下す
るという問題点があった。すなわち、インパクトイオン
化によって発生したホールがトランジスタのチャネル領
域に蓄積されることにより、基板電位が上昇するととも
に、そのホールがソース側から新たに電子を誘因する。
その結果、１対のソース／ドレイン領域間の耐圧が低下
してしまう。このような基板浮遊効果はメサ型分離にお
いても発生する問題点である。
１９に示した従来のＬＯＣＯＳ分離を用いたＳＯＩ構造
では、図１９に示すようにＬＯＣＯＳ酸化膜２３によっ
て厚みが薄くなったＳＯＩ層１の部分で寄生ＭＯＳトラ
ンジスタが発生するという問題点があった。この寄生Ｍ
ＯＳトランジスタはしきい値電圧が本来のＭＯＳトラン
ジスタよりも低いので、本来のＭＯＳトランジスタがオ
ンする前にオンしてしまうという不都合が生じていた。
このため、本来のＭＯＳトランジスタの電気的特性に悪
影響を及ぼすという問題点があった。また、従来のＬＯ
ＣＯＳ分離を用いたＳＯＩ構造では、基板浮遊効果（寄
生バイポーラ効果）によってアクセストランジスタ１４
ａおよび１４ｂのソース／ドレイン領域の耐圧が低下す
るという問題点があった。すなわち、インパクトイオン
化によって発生したホールがトランジスタのチャネル領
域に蓄積されることにより、基板電位が上昇するととも
に、そのホールがソース側から新たに電子を誘因する。
その結果、１対のソース／ドレイン領域間の耐圧が低下
してしまう。このような基板浮遊効果はメサ型分離にお
いても発生する問題点である。
【０００８】さらに、上記したフィールドシールド分離
によるＳＯＩ構造では、分離領域の高さが他の領域の高
さに比べて高くなるので、著しい段差が発生するという
不都合が生じる。このため、高さの高い分離領域上での
ゲートやアルミニウム配線のパターニングが困難とな
り、製造プロセスが困難になるという問題点があった。
によるＳＯＩ構造では、分離領域の高さが他の領域の高
さに比べて高くなるので、著しい段差が発生するという
不都合が生じる。このため、高さの高い分離領域上での
ゲートやアルミニウム配線のパターニングが困難とな
り、製造プロセスが困難になるという問題点があった。
【０００９】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜３に記載の発明の目
的は、半導体装置において、寄生トランジスタおよび基
板浮遊効果の発生を防止でき、かつ平坦な構造を有する
構造を提供することである。
ためになされたもので、請求項１〜３に記載の発明の目
的は、半導体装置において、寄生トランジスタおよび基
板浮遊効果の発生を防止でき、かつ平坦な構造を有する
構造を提供することである。
【００１０】請求項４に記載の発明の目的は、半導体装
置の製造方法において、寄生トランジスタと基板浮遊効
果がなくかつ平坦な半導体装置を容易に製造することで
ある。
置の製造方法において、寄生トランジスタと基板浮遊効
果がなくかつ平坦な半導体装置を容易に製造することで
ある。
【００１１】
【課題を解決するための手段】請求項１〜３における半
導体装置では、半導体装置と、トランジスタと、フィー
ルドシールドゲート電極とを備えている。半導体層は、
第１の絶縁層上に形成されている。また、トランジスタ
は、半導体層の活性領域に形成されている。フィールド
シールドゲート電極は、半導体層の素子分離領域下にの
み第２の絶縁層を介して形成されている。また、好まし
くは、第１の絶縁層下に導電層を形成し、その導電層と
フィールドシールドゲート電極とを第１の絶縁層内に設
けられたプラグ電極を介して電気的に接続するようにし
てもよい。さらに、好ましくは、半導体層上の素子分離
領域に第３の絶縁層を形成するとともに、その第３の絶
縁層上にゲート絶縁膜を介してゲート電極を形成するよ
うにしてもよい。
導体装置では、半導体装置と、トランジスタと、フィー
ルドシールドゲート電極とを備えている。半導体層は、
第１の絶縁層上に形成されている。また、トランジスタ
は、半導体層の活性領域に形成されている。フィールド
シールドゲート電極は、半導体層の素子分離領域下にの
み第２の絶縁層を介して形成されている。また、好まし
くは、第１の絶縁層下に導電層を形成し、その導電層と
フィールドシールドゲート電極とを第１の絶縁層内に設
けられたプラグ電極を介して電気的に接続するようにし
てもよい。さらに、好ましくは、半導体層上の素子分離
領域に第３の絶縁層を形成するとともに、その第３の絶
縁層上にゲート絶縁膜を介してゲート電極を形成するよ
うにしてもよい。
【００１２】請求項４における半導体装置の製造方法で
は、第１の半導体基板の主表面上の素子分離領域に第１
の絶縁膜を介してフィールドシールドゲート電極を形成
する。そしてそのフィールドシールドゲート電極を覆う
ように第２の絶縁膜を形成した後フィールドシールドゲ
ート電極の上方にコンタクトホールを形成する。そのコ
ンタクトホールを埋込むように導電層を形成する。また
第２の絶縁膜の上部表面および導電層の上部表面に接触
するように第２の半導体基板を形成する。第１の半導体
基板の裏表面を所定の厚み部削ることにより半導体層を
形成する。
は、第１の半導体基板の主表面上の素子分離領域に第１
の絶縁膜を介してフィールドシールドゲート電極を形成
する。そしてそのフィールドシールドゲート電極を覆う
ように第２の絶縁膜を形成した後フィールドシールドゲ
ート電極の上方にコンタクトホールを形成する。そのコ
ンタクトホールを埋込むように導電層を形成する。また
第２の絶縁膜の上部表面および導電層の上部表面に接触
するように第２の半導体基板を形成する。第１の半導体
基板の裏表面を所定の厚み部削ることにより半導体層を
形成する。
【００１３】
【作用】請求項１〜３に係る半導体装置では、半導体層
の素子分離領域下にのみ第２の絶縁層を介してフィール
ドシールドゲート電極が形成されているので、本来のフ
ィールドシールド分離の有する、寄生トランジスタおよ
び基板浮遊効果の発生防止という作用に加えて、素子が
平坦化されるという作用も得られる。また、第１の絶縁
層下に導電層を形成するとともにフィールドシールドゲ
ート電極とその導電層とを第１の絶縁層内に設けられた
プラグ電極を介して電気的に接続するようにすれば、導
電層およびプラグ電極を介して容易にフィールドシール
ドゲート電極に所定の電位が印加される。さらに、半導
体層上の素子分離領域に第３の絶縁層を形成し、その第
３の絶縁層上にゲート絶縁膜を介してゲート電極を形成
するようにすれば、その第３の絶縁層によってゲート電
極によるゲート電界の影響が弱められる。
の素子分離領域下にのみ第２の絶縁層を介してフィール
ドシールドゲート電極が形成されているので、本来のフ
ィールドシールド分離の有する、寄生トランジスタおよ
び基板浮遊効果の発生防止という作用に加えて、素子が
平坦化されるという作用も得られる。また、第１の絶縁
層下に導電層を形成するとともにフィールドシールドゲ
ート電極とその導電層とを第１の絶縁層内に設けられた
プラグ電極を介して電気的に接続するようにすれば、導
電層およびプラグ電極を介して容易にフィールドシール
ドゲート電極に所定の電位が印加される。さらに、半導
体層上の素子分離領域に第３の絶縁層を形成し、その第
３の絶縁層上にゲート絶縁膜を介してゲート電極を形成
するようにすれば、その第３の絶縁層によってゲート電
極によるゲート電界の影響が弱められる。
【００１４】請求項４に係る半導体装置の製造方法で
は、第１の半導体基板の主表面上の素子分離領域にフィ
ールドシールドゲート電極が形成され、そのフィールド
シールドゲート電極を覆うように第２の絶縁膜が形成さ
れ、その第２の絶縁膜の上部表面に接触するように第２
の半導体基板が形成された後、第１の半導体基板の裏表
面を所定の厚み分削ることにより半導体層が形成される
ので、容易に半導体層下に埋込まれたフィールドシール
ドゲート電極が形成される。これにより、平坦化された
フィールドシールド分離によるＳＯＩ構造が容易に形成
される。
は、第１の半導体基板の主表面上の素子分離領域にフィ
ールドシールドゲート電極が形成され、そのフィールド
シールドゲート電極を覆うように第２の絶縁膜が形成さ
れ、その第２の絶縁膜の上部表面に接触するように第２
の半導体基板が形成された後、第１の半導体基板の裏表
面を所定の厚み分削ることにより半導体層が形成される
ので、容易に半導体層下に埋込まれたフィールドシール
ドゲート電極が形成される。これにより、平坦化された
フィールドシールド分離によるＳＯＩ構造が容易に形成
される。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１６】図１は、本発明の第１実施例によるフィー
ルドシールド分離を用いたＳＯＩ構造を有する半導体装
置を示した断面図である。図１を参照して、この第１実
施例による半導体装置では、シリコン基板７上に５００
０〜１０００Å程度の厚みを有するシリコン酸化膜５が
形成されている。シリコン酸化膜５上には１０００Å程
度の厚みを有するＳＯＩ層１が形成されている。ＳＯＩ
層１には所定の間隔を隔ててアクティブトランジスタ１
４ａと１４ｂとが形成されている。
ルドシールド分離を用いたＳＯＩ構造を有する半導体装
置を示した断面図である。図１を参照して、この第１実
施例による半導体装置では、シリコン基板７上に５００
０〜１０００Å程度の厚みを有するシリコン酸化膜５が
形成されている。シリコン酸化膜５上には１０００Å程
度の厚みを有するＳＯＩ層１が形成されている。ＳＯＩ
層１には所定の間隔を隔ててアクティブトランジスタ１
４ａと１４ｂとが形成されている。
【００１７】アクティブトランジスタ１４ａは、ＳＯＩ
層１内に所定の間隔を隔てて形成された１対のソース／
ドレイン領域を構成するｎ型不純物領域１６ａ（１８
ａ）および１６ｂ（１８ｂ）と、ｎ型不純物領域１６ａ
および１６ｂ間に位置するＳＯＩ層１上にゲート酸化膜
１２ａを介して形成されたゲート電極１３ａとから構成
されている。また、ゲート電極１３ａの両側表面に接触
するようにサイドウォール酸化膜１７ａおよび１７ｂが
形成されている。また、アクティブトランジスタ１４ｂ
は、ＳＯＩ層１内に所定の間隔を隔てて形成された１対
のソース／ドレイン領域を構成するｎ型不純物領域１６
ｃ（１８ｃ）および１６ｄ（１８ｄ）と、そのｎ型不純
物領域１６ｃおよび１６ｄ間にゲート酸化膜１２ｃを介
して形成されたゲート電極１３ｃとから構成されてい
る。ゲート電極１３ｃの両側表面に接触するようにサイ
ドウォール酸化膜１７ｅおよび１７ｆが形成されてい
る。
層１内に所定の間隔を隔てて形成された１対のソース／
ドレイン領域を構成するｎ型不純物領域１６ａ（１８
ａ）および１６ｂ（１８ｂ）と、ｎ型不純物領域１６ａ
および１６ｂ間に位置するＳＯＩ層１上にゲート酸化膜
１２ａを介して形成されたゲート電極１３ａとから構成
されている。また、ゲート電極１３ａの両側表面に接触
するようにサイドウォール酸化膜１７ａおよび１７ｂが
形成されている。また、アクティブトランジスタ１４ｂ
は、ＳＯＩ層１内に所定の間隔を隔てて形成された１対
のソース／ドレイン領域を構成するｎ型不純物領域１６
ｃ（１８ｃ）および１６ｄ（１８ｄ）と、そのｎ型不純
物領域１６ｃおよび１６ｄ間にゲート酸化膜１２ｃを介
して形成されたゲート電極１３ｃとから構成されてい
る。ゲート電極１３ｃの両側表面に接触するようにサイ
ドウォール酸化膜１７ｅおよび１７ｆが形成されてい
る。
【００１８】ＳＯＩ層１の分離領域上にはゲート酸化膜
１２ｂを介してゲート電極１３ｂが形成されている。そ
のゲート電極１３ｂの両側表面に接触するようにサイド
ウォール酸化膜１７ｃおよび１７ｄが形成されている。
また、全面を覆うように５０００Å程度の厚みを有する
シリコン酸化膜からなる層間絶縁膜１９が形成されてい
る。層間絶縁膜１９の所定領域にはコンタクトホールが
形成されている。そのコンタクトホール内で、ｎ型不純
物領域１８ａ，１８ｂ，分離領域のゲート電極１３ｂ，
ｎ型不純物領域１８ｃおよび１８ｄに電気的に接続する
ようにそれぞれプラグ電極２０ａ，２０ｂ，２０ｃ，２
０ｄおよび２０ｅが埋込まれている。このプラグ電極２
０ａ〜２０ｅは、たとえばタングステンによって形成さ
れている。プラグ電極２０ａ，２０ｂ，２０ｃ，２０ｄ
および２０ｅに電気的に接続するようにそれぞれアルミ
配線２１ａ，２１ｂ，２１ｃ，２１ｄおよび２１ｅが形
成されている。
１２ｂを介してゲート電極１３ｂが形成されている。そ
のゲート電極１３ｂの両側表面に接触するようにサイド
ウォール酸化膜１７ｃおよび１７ｄが形成されている。
また、全面を覆うように５０００Å程度の厚みを有する
シリコン酸化膜からなる層間絶縁膜１９が形成されてい
る。層間絶縁膜１９の所定領域にはコンタクトホールが
形成されている。そのコンタクトホール内で、ｎ型不純
物領域１８ａ，１８ｂ，分離領域のゲート電極１３ｂ，
ｎ型不純物領域１８ｃおよび１８ｄに電気的に接続する
ようにそれぞれプラグ電極２０ａ，２０ｂ，２０ｃ，２
０ｄおよび２０ｅが埋込まれている。このプラグ電極２
０ａ〜２０ｅは、たとえばタングステンによって形成さ
れている。プラグ電極２０ａ，２０ｂ，２０ｃ，２０ｄ
および２０ｅに電気的に接続するようにそれぞれアルミ
配線２１ａ，２１ｂ，２１ｃ，２１ｄおよび２１ｅが形
成されている。
【００１９】ここで、この第１実施例では、ＳＯＩ層１
の分離領域下に位置するシリコン酸化膜５内にフィール
ドシールドゲート４が埋込まれている。フィールドシー
ルドゲート４はＳＯＩ層１の下面に接触するように形成
された酸化膜２と、その酸化膜２の下面に接触するよう
に形成されたフィールドシールドゲート電極３とから構
成されている。また、フィールドシールドゲート電極３
とシリコン基板７とはシリコン酸化膜５内に埋込まれた
タングステンまたはポリシリコンからなる導電層６によ
って電気的に接続されている。
の分離領域下に位置するシリコン酸化膜５内にフィール
ドシールドゲート４が埋込まれている。フィールドシー
ルドゲート４はＳＯＩ層１の下面に接触するように形成
された酸化膜２と、その酸化膜２の下面に接触するよう
に形成されたフィールドシールドゲート電極３とから構
成されている。また、フィールドシールドゲート電極３
とシリコン基板７とはシリコン酸化膜５内に埋込まれた
タングステンまたはポリシリコンからなる導電層６によ
って電気的に接続されている。
【００２０】このように、本実施例では、フィールドシ
ールドゲートをＳＯＩ層１の下方に形成することによっ
て、図２０に示した従来のフィールドシールド分離によ
るＳＯＩ構造に比べてより平坦な構造にすることができ
る。これにより、本来のフィールドシールド分離の有す
る、寄生ＭＯＳトランジスタおよび基板浮遊効果の発生
を防止することができる効果に加えて、素子の平坦性を
も改善することができる。
ールドゲートをＳＯＩ層１の下方に形成することによっ
て、図２０に示した従来のフィールドシールド分離によ
るＳＯＩ構造に比べてより平坦な構造にすることができ
る。これにより、本来のフィールドシールド分離の有す
る、寄生ＭＯＳトランジスタおよび基板浮遊効果の発生
を防止することができる効果に加えて、素子の平坦性を
も改善することができる。
【００２１】また、フィールドシールドゲート電極３と
シリコン基板７とを導電層６によって電気的に接続する
ことにより、フィールドシールドゲート４を埋込んだ構
造にしたとしても容易にフィールドシールドゲート電極
３に所定の電圧を印加することができる。本実施例のよ
うにアクティブトランジスタ１４ａおよび１４ｂがＮチ
ャネル型のトランジスタである場合には、フィールドシ
ールドゲート電極３には０Ｖ（ＶSS）または負の電位を
印加する。負の電位を印加した場合は、ＳＯＩ層１の分
離領域に位置する部分１１はｐ型蓄積層となり、その結
果より素子分離能力を強化することができる。
シリコン基板７とを導電層６によって電気的に接続する
ことにより、フィールドシールドゲート４を埋込んだ構
造にしたとしても容易にフィールドシールドゲート電極
３に所定の電圧を印加することができる。本実施例のよ
うにアクティブトランジスタ１４ａおよび１４ｂがＮチ
ャネル型のトランジスタである場合には、フィールドシ
ールドゲート電極３には０Ｖ（ＶSS）または負の電位を
印加する。負の電位を印加した場合は、ＳＯＩ層１の分
離領域に位置する部分１１はｐ型蓄積層となり、その結
果より素子分離能力を強化することができる。
【００２２】図２〜図１６は、図１に示した第１実施例
の半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図１６を参照して、次に第１実施例の半導
体装置の製造プロセスについて説明する。
の半導体装置の製造プロセスを説明するための断面図で
ある。図２〜図１６を参照して、次に第１実施例の半導
体装置の製造プロセスについて説明する。
【００２３】まず、図２に示すように、シリコン基板１
を用意する。そして、図３に示すように、シリコン基板
１上に減圧ＣＶＤ法などを用いてシリコン酸化膜２とポ
リシリコン層３を順次堆積する。シリコン酸化膜２は１
００Å程度の厚み、ポリシリコン層３は２０００Å程度
の厚みを有するように形成する。この後、通常のフォト
リソグラフィー法およびドライエッチング法を用いて、
ポリシリコン層３および酸化膜２をパターニングする。
これにより、所定形状を有する酸化膜２およびフィール
ドシールドゲート電極３からなる図４に示すようなフィ
ールドシールドゲート４が形成される。
を用意する。そして、図３に示すように、シリコン基板
１上に減圧ＣＶＤ法などを用いてシリコン酸化膜２とポ
リシリコン層３を順次堆積する。シリコン酸化膜２は１
００Å程度の厚み、ポリシリコン層３は２０００Å程度
の厚みを有するように形成する。この後、通常のフォト
リソグラフィー法およびドライエッチング法を用いて、
ポリシリコン層３および酸化膜２をパターニングする。
これにより、所定形状を有する酸化膜２およびフィール
ドシールドゲート電極３からなる図４に示すようなフィ
ールドシールドゲート４が形成される。
【００２４】この後、図５に示すように、全面を覆うよ
うにシリコン酸化膜からなる層間絶縁膜５を５０００〜
１００００Å程度の厚みで堆積した後ドライエッチング
法によって全面エッチバックする。これにより、層間絶
縁膜５の上部表面を平坦化する。
うにシリコン酸化膜からなる層間絶縁膜５を５０００〜
１００００Å程度の厚みで堆積した後ドライエッチング
法によって全面エッチバックする。これにより、層間絶
縁膜５の上部表面を平坦化する。
【００２５】次に、図６に示すように、通常のフォトリ
ソグラフィー法およびドライエッチング法を用いて層間
絶縁膜５のフィールドシールドゲート電極３上に位置す
る領域にコンタクトホール５ａを形成する。そのコンタ
クトホール５ａ内を充填するとともに層間絶縁膜５の上
部表面上に沿って延びるようにタングステンまたはポリ
シリコンからなる導電層をスパッタ法または減圧ＣＶＤ
法を用いて形成する。その後、ドライエッチング法を用
いて全面エッチバックすることによってコンタクトホー
ル５ａ内に完全に埋込まれた導電層６を形成する。この
後、導電層６側に第２のシリコン基板７を貼合わせた
後、ひっくり返して図７に示すようにシリコン基板１が
上になるようにする。そして、そのシリコン基板１を研
磨することによって図８に示すような１０００Å程度の
厚みを有するＳＯＩ層１を形成する。
ソグラフィー法およびドライエッチング法を用いて層間
絶縁膜５のフィールドシールドゲート電極３上に位置す
る領域にコンタクトホール５ａを形成する。そのコンタ
クトホール５ａ内を充填するとともに層間絶縁膜５の上
部表面上に沿って延びるようにタングステンまたはポリ
シリコンからなる導電層をスパッタ法または減圧ＣＶＤ
法を用いて形成する。その後、ドライエッチング法を用
いて全面エッチバックすることによってコンタクトホー
ル５ａ内に完全に埋込まれた導電層６を形成する。この
後、導電層６側に第２のシリコン基板７を貼合わせた
後、ひっくり返して図７に示すようにシリコン基板１が
上になるようにする。そして、そのシリコン基板１を研
磨することによって図８に示すような１０００Å程度の
厚みを有するＳＯＩ層１を形成する。
【００２６】次に、図９に示すように、フォトリソグラ
フィー法を用いて、素子分離領域を覆うようにレジスト
８を形成する。そのレジスト８をマスクとしてＳＯＩ層
１にトランジスタのしきい値電圧調整用のｐ型不純物を
注入することによって、ｐ型不純物領域９を形成する。
この注入は、たとえばボロンを１×１０13／ｃｍ2 の不
純物濃度で注入する。この後レジスト８を除去する。
フィー法を用いて、素子分離領域を覆うようにレジスト
８を形成する。そのレジスト８をマスクとしてＳＯＩ層
１にトランジスタのしきい値電圧調整用のｐ型不純物を
注入することによって、ｐ型不純物領域９を形成する。
この注入は、たとえばボロンを１×１０13／ｃｍ2 の不
純物濃度で注入する。この後レジスト８を除去する。
【００２７】次に、図１０に示すように、フォトリソグ
ラフィー法を用いて素子分離領域以外の領域を覆うよう
にレジスト１０を形成する。レジスト１０をマスクとし
てＳＯＩ層１に分離能力調整用のｐ型不純物を注入す
る。この注入は、フィールドシールドゲートのしきい値
電圧や素子分離耐圧強化用のために行なう。これによ
り、ｐ型不純物領域１１を形成する。注入条件として
は、たとえばボロンを１×１０13／ｃｍ2 の不純物濃度
で注入する。この後レジスト１０を除去する。なお、ト
ランジスタのしきい値電圧の設定値などによっては、図
９および図１０に示した工程を省略することも可能であ
る。
ラフィー法を用いて素子分離領域以外の領域を覆うよう
にレジスト１０を形成する。レジスト１０をマスクとし
てＳＯＩ層１に分離能力調整用のｐ型不純物を注入す
る。この注入は、フィールドシールドゲートのしきい値
電圧や素子分離耐圧強化用のために行なう。これによ
り、ｐ型不純物領域１１を形成する。注入条件として
は、たとえばボロンを１×１０13／ｃｍ2 の不純物濃度
で注入する。この後レジスト１０を除去する。なお、ト
ランジスタのしきい値電圧の設定値などによっては、図
９および図１０に示した工程を省略することも可能であ
る。
【００２８】次に、図１１に示すように、ＳＯＩ層１上
に熱酸化法またはＣＶＤ法を用いてゲート酸化膜１２を
１００Å程度の厚みで形成する。そしてそのゲート酸化
膜１２上にＣＶＤ法を用いてゲート電極となるポリシリ
コン層１３を２０００Å程度の厚みで形成する。その
後、通常のフォトリソグラフィー法およびドライエッチ
ング法を用いてポリシリコン層１３およびゲート酸化膜
１２をパターニングすることによって、図１２に示され
るような形状のゲート酸化膜１２ａ，１２ｂ，１２ｃ，
ゲート電極１３ａ，１３ｂおよび１３ｃが形成される。
そして、ゲート電極１３ａ，１３ｂおよび１３ｃをマス
クとしてＳＯＩ層１にｎ型の不純物を注入する。この注
入は、たとえばリンを１×１０13／ｃｍ2 の不純物濃度
で行なう。これにより、図１３に示されるような低不純
物濃度のｎ型不純物領域１６ａ，１６ｂ，１６ｃおよび
１６ｄが形成される。
に熱酸化法またはＣＶＤ法を用いてゲート酸化膜１２を
１００Å程度の厚みで形成する。そしてそのゲート酸化
膜１２上にＣＶＤ法を用いてゲート電極となるポリシリ
コン層１３を２０００Å程度の厚みで形成する。その
後、通常のフォトリソグラフィー法およびドライエッチ
ング法を用いてポリシリコン層１３およびゲート酸化膜
１２をパターニングすることによって、図１２に示され
るような形状のゲート酸化膜１２ａ，１２ｂ，１２ｃ，
ゲート電極１３ａ，１３ｂおよび１３ｃが形成される。
そして、ゲート電極１３ａ，１３ｂおよび１３ｃをマス
クとしてＳＯＩ層１にｎ型の不純物を注入する。この注
入は、たとえばリンを１×１０13／ｃｍ2 の不純物濃度
で行なう。これにより、図１３に示されるような低不純
物濃度のｎ型不純物領域１６ａ，１６ｂ，１６ｃおよび
１６ｄが形成される。
【００２９】次に、図１４に示すように、全面にシリコ
ン酸化膜を１０００Å程度の厚みで形成した後、そのシ
リコン酸化膜をドライエッチング法により全面エッチバ
ックすることによって、サイドウォール酸化膜１７ａ，
１７ｂ，１７ｃ，１７ｄ，１７ｅおよび１７ｆを形成す
る。
ン酸化膜を１０００Å程度の厚みで形成した後、そのシ
リコン酸化膜をドライエッチング法により全面エッチバ
ックすることによって、サイドウォール酸化膜１７ａ，
１７ｂ，１７ｃ，１７ｄ，１７ｅおよび１７ｆを形成す
る。
【００３０】次に、図１５に示すように、ゲート電極１
３ａ，１３ｂ，１３ｃおよびサイドウォール酸化膜１７
ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅおよび１７ｆをマ
スクとして、ｎ型の不純物をＳＯＩ層１にイオン注入す
る。この注入は、砒素を１×１０15／ｃｍ2 の条件下で
注入する。これにより、高濃度のｎ型不純物領域１８
ａ，１８ｂ，１８ｃおよび１８ｄが形成される。この結
果、低不純物濃度のｎ型不純物領域１６ａ〜１６ｄと、
高不純物濃度のｎ型不純物領域１８ａ〜１８ｄとの組合
せによってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のソース／ドレイン領域が形成される。な
お、本実施例ではＬＤＤ構造としたが、それ以外の構造
のソース／ドレイン領域を形成してもよい。
３ａ，１３ｂ，１３ｃおよびサイドウォール酸化膜１７
ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅおよび１７ｆをマ
スクとして、ｎ型の不純物をＳＯＩ層１にイオン注入す
る。この注入は、砒素を１×１０15／ｃｍ2 の条件下で
注入する。これにより、高濃度のｎ型不純物領域１８
ａ，１８ｂ，１８ｃおよび１８ｄが形成される。この結
果、低不純物濃度のｎ型不純物領域１６ａ〜１６ｄと、
高不純物濃度のｎ型不純物領域１８ａ〜１８ｄとの組合
せによってＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のソース／ドレイン領域が形成される。な
お、本実施例ではＬＤＤ構造としたが、それ以外の構造
のソース／ドレイン領域を形成してもよい。
【００３１】次に、図１６に示すように、ＣＶＤ法を用
いてシリコン酸化膜からなる層間絶縁膜１９を５０００
Å程度の厚みで形成する。そして、層間絶縁膜１９の所
定領域にコンタクトホールを形成した後そのコンタクト
ホールを埋込むようにたとえばタングステンからなるプ
ラグ電極２０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅ
を形成する。最後に、図１に示したようにプラグ電極２
０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅに電気的に
接続するようにそれぞれアルミ配線２１ａ，２１ｂ，２
１ｃ，２１ｄおよび２１ｅを形成する。このようにし
て、第１実施例の半導体装置が完成される。なお、上記
した第１実施例においてフィールドシールドゲート電極
３と、アクティブトランジスタ１４ａ，１４ｂのゲート
電極１２ａ，１２ｃとをポリシリコンによって形成した
が、ポリシリコンとタングステンシリサイド（ＷＳｉ）
との複合膜を用いてもよい。
いてシリコン酸化膜からなる層間絶縁膜１９を５０００
Å程度の厚みで形成する。そして、層間絶縁膜１９の所
定領域にコンタクトホールを形成した後そのコンタクト
ホールを埋込むようにたとえばタングステンからなるプ
ラグ電極２０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅ
を形成する。最後に、図１に示したようにプラグ電極２
０ａ，２０ｂ，２０ｃ，２０ｄおよび２０ｅに電気的に
接続するようにそれぞれアルミ配線２１ａ，２１ｂ，２
１ｃ，２１ｄおよび２１ｅを形成する。このようにし
て、第１実施例の半導体装置が完成される。なお、上記
した第１実施例においてフィールドシールドゲート電極
３と、アクティブトランジスタ１４ａ，１４ｂのゲート
電極１２ａ，１２ｃとをポリシリコンによって形成した
が、ポリシリコンとタングステンシリサイド（ＷＳｉ）
との複合膜を用いてもよい。
【００３２】図１７は、本発明の第２実施例によるフィ
ールドシールド分離を用いたＳＯＩ構造を有する半導体
装置を示した断面図である。図１７を参照して、この第
２実施例の半導体装置では、上記した第１実施例と異な
り、素子分離領域に位置するＳＯＩ層１とゲート酸化膜
１２ｂとの間に５００Å程度の厚みを有するシリコン酸
化膜２２を介在させている。このように構成することに
よって、ゲート電極１３ｂに電圧がかかった場合にその
ゲート電極１３ｂの電界による影響を極力減少させるこ
とができる。その結果、素子分離能力をより向上させる
ことができる。
ールドシールド分離を用いたＳＯＩ構造を有する半導体
装置を示した断面図である。図１７を参照して、この第
２実施例の半導体装置では、上記した第１実施例と異な
り、素子分離領域に位置するＳＯＩ層１とゲート酸化膜
１２ｂとの間に５００Å程度の厚みを有するシリコン酸
化膜２２を介在させている。このように構成することに
よって、ゲート電極１３ｂに電圧がかかった場合にその
ゲート電極１３ｂの電界による影響を極力減少させるこ
とができる。その結果、素子分離能力をより向上させる
ことができる。
【００３３】
【発明の効果】請求項１〜３に記載の半導体装置によれ
ば、半導体層の素子分離領域において半導体層下に第２
の絶縁層を介してフィールドシールドゲート電極を形成
することによって、フィールドシールドゲート電極が本
来有する、寄生トランジスタおよび基板浮遊効果の発生
防止することができるという効果に加えて、平坦な素子
分離構造を得ることができる。また、第１の絶縁層下に
導電層を形成するとともにフィールドシールドゲート電
極とその導電層とを第１の絶縁層内に設けられたプラグ
電極を介して電気的に接続するようにすれば、フィール
ドシールドゲート電極を埋込構造にしたとしても導電層
に所定の電位を与えることによって容易にフィールドシ
ールドゲート電極に所定の電位を与えることができる。
さらに、半導体層上の素子分離領域に第３の絶縁層を形
成するとともに、その第３の絶縁層上にゲート絶縁膜を
介してゲート電極を形成すれば、その第３の絶縁層によ
ってその上に形成されるゲート電極の電界の影響をより
減少させることができる。それにより、素子分離能力を
より向上させることができる。
ば、半導体層の素子分離領域において半導体層下に第２
の絶縁層を介してフィールドシールドゲート電極を形成
することによって、フィールドシールドゲート電極が本
来有する、寄生トランジスタおよび基板浮遊効果の発生
防止することができるという効果に加えて、平坦な素子
分離構造を得ることができる。また、第１の絶縁層下に
導電層を形成するとともにフィールドシールドゲート電
極とその導電層とを第１の絶縁層内に設けられたプラグ
電極を介して電気的に接続するようにすれば、フィール
ドシールドゲート電極を埋込構造にしたとしても導電層
に所定の電位を与えることによって容易にフィールドシ
ールドゲート電極に所定の電位を与えることができる。
さらに、半導体層上の素子分離領域に第３の絶縁層を形
成するとともに、その第３の絶縁層上にゲート絶縁膜を
介してゲート電極を形成すれば、その第３の絶縁層によ
ってその上に形成されるゲート電極の電界の影響をより
減少させることができる。それにより、素子分離能力を
より向上させることができる。
【００３４】請求項４に係る半導体装置の製造方法によ
れば、、第１の半導体基板の主表面上の素子分離領域に
フィールドシールドゲート電極を形成した後、そのフィ
ールドシールドゲート電極を覆うように第２絶縁膜を形
成し、その第２の絶縁膜の上部表面に接触するように第
２の半導体基板を形成した後、その第２の半導体基板の
裏表面を所定の厚み分削ることにより半導体層を形成す
ることによって、容易に埋込構造のフィールドシールド
ゲート電極を形成することができる。これにより、素子
分離領域が平坦化されたフィールドシールド分離による
ＳＯＩ構造を容易に形成することができる。
れば、、第１の半導体基板の主表面上の素子分離領域に
フィールドシールドゲート電極を形成した後、そのフィ
ールドシールドゲート電極を覆うように第２絶縁膜を形
成し、その第２の絶縁膜の上部表面に接触するように第
２の半導体基板を形成した後、その第２の半導体基板の
裏表面を所定の厚み分削ることにより半導体層を形成す
ることによって、容易に埋込構造のフィールドシールド
ゲート電極を形成することができる。これにより、素子
分離領域が平坦化されたフィールドシールド分離による
ＳＯＩ構造を容易に形成することができる。
【図１】 本発明の第１実施例によるフィールドシール
ド分離を有するＳＯＩ構造の半導体装置を示した断面図
である。
ド分離を有するＳＯＩ構造の半導体装置を示した断面図
である。
【図２】 図１に示した第１実施例の半導体装置の製造
プロセスの第１工程を説明するための断面図である。
プロセスの第１工程を説明するための断面図である。
【図３】 図１に示した第１実施例の半導体装置の製造
プロセスの第２工程を説明するための断面図である。
プロセスの第２工程を説明するための断面図である。
【図４】 図１に示した第１実施例の半導体装置の製造
プロセスの第３工程を説明するための断面図である。
プロセスの第３工程を説明するための断面図である。
【図５】 図１に示した第１実施例の半導体装置の製造
プロセスの第４工程を説明するための断面図である。
プロセスの第４工程を説明するための断面図である。
【図６】 図１に示した第１実施例の半導体装置の製造
プロセスの第５工程を説明するための断面図である。
プロセスの第５工程を説明するための断面図である。
【図７】 図１に示した第１実施例の半導体装置の製造
プロセスの第６工程を説明するための断面図である。
プロセスの第６工程を説明するための断面図である。
【図８】 図１に示した第１実施例の半導体装置の製造
プロセスの第７工程を説明するための断面図である。
プロセスの第７工程を説明するための断面図である。
【図９】 図１に示した第１実施例の半導体装置の製造
プロセスの第８工程を説明するための断面図である。
プロセスの第８工程を説明するための断面図である。
【図１０】 図１に示した第１実施例の半導体装置の製
造プロセスの第９工程を説明するための断面図である。
造プロセスの第９工程を説明するための断面図である。
【図１１】 図１に示した第１実施例の半導体装置の製
造プロセスの第１０工程を説明するための断面図であ
る。
造プロセスの第１０工程を説明するための断面図であ
る。
【図１２】 図１に示した第１実施例の半導体装置の製
造プロセスの第１１工程を説明するための断面図であ
る。
造プロセスの第１１工程を説明するための断面図であ
る。
【図１３】 図１に示した第１実施例の半導体装置の製
造プロセスの第１２工程を説明するための断面図であ
る。
造プロセスの第１２工程を説明するための断面図であ
る。
【図１４】 図１に示した第１実施例の半導体装置の製
造プロセスの第１３工程を説明するための断面図であ
る。
造プロセスの第１３工程を説明するための断面図であ
る。
【図１５】 図１に示した第１実施例の半導体装置の製
造プロセスの第１４工程を説明するための断面図であ
る。
造プロセスの第１４工程を説明するための断面図であ
る。
【図１６】 図１に示した第１実施例の半導体装置の製
造プロセスの第１５工程を説明するための断面図であ
る。
造プロセスの第１５工程を説明するための断面図であ
る。
【図１７】 本発明の第２実施例によるフィールドシー
ルド分離を有するＳＯＩ構造の半導体装置を示した断面
図である。
ルド分離を有するＳＯＩ構造の半導体装置を示した断面
図である。
【図１８】 従来のＬＯＣＯＳ分離を有するＳＯＩ構造
の半導体装置を示した断面図である。
の半導体装置を示した断面図である。
【図１９】 図１８に示した断面と直交する方向の断面
を示した図である。
を示した図である。
【図２０】 従来のフィールドシールド分離を有するＳ
ＯＩ構造の半導体装置を示した断面図である。
ＯＩ構造の半導体装置を示した断面図である。
１ ＳＯＩ層、２ 酸化膜、３ フィールドシールドゲ
ート電極、４ フィールドシールドゲート、５ シリコ
ン酸化膜、７ シリコン基板、１４ａ，１４ｂアクティ
ブトランジスタ、１５ 素子分離領域上のトランジス
タ。なお、各図中、同一符号は、同一または相当部分を
示す。
ート電極、４ フィールドシールドゲート、５ シリコ
ン酸化膜、７ シリコン基板、１４ａ，１４ｂアクティ
ブトランジスタ、１５ 素子分離領域上のトランジス
タ。なお、各図中、同一符号は、同一または相当部分を
示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 9056−4Ｍ Ｈ０１Ｌ 29/78 ６２７ Ｄ
Claims (4)
- 【請求項１】 第１の絶縁層上に形成された半導体層
と、 前記半導体層の活性領域に形成されたトランジスタと、 前記半導体層の素子分離領域下にのみ第２の絶縁層を介
して形成されたフィールドシールドゲート電極とを備え
た、半導体装置。 - 【請求項２】 前記第１の絶縁層下には導電層が形成さ
れており、 前記フィールドシールドゲート電極と前記導電層とは前
記第１の絶縁層内に設けられたプラグ電極を介して電気
的に接続されている、請求項１に記載の半導体装置。 - 【請求項３】 前記半導体層上の素子分離領域には第３
の絶縁層が形成されており、 前記第３の絶縁層上にはゲート絶縁膜を介してゲート電
極が形成されている、請求項１に記載の半導体装置。 - 【請求項４】 第１の半導体基板の主表面上の素子分離
領域に第１の絶縁膜を介してフィールドシールドゲート
電極を形成する工程と、 前記フィールドシールドゲート電極を覆うように第２の
絶縁膜を形成した後、前記第２の絶縁膜の、前記フィー
ルドシールドゲート電極の上方に位置する領域にコンタ
クトホールを形成する工程と、 前記コンタクトホールを埋込むように導電層を形成する
工程と、 前記第２の絶縁膜の上部表面および前記導電層の上部表
面に接触するように第２の半導体基板を形成する工程
と、 前記第１の半導体基板の裏表面を所定の厚み部削ること
により半導体層を形成する工程とを備えた、半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29320594A JP3322492B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置およびその製造方法 |
| KR1019950035428A KR100190833B1 (ko) | 1994-11-28 | 1995-10-13 | Soi구조를가지는반도체장치및그의제조방법 |
| US08/740,511 US5654573A (en) | 1994-11-28 | 1996-10-30 | Semiconductor device having SOI structure and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29320594A JP3322492B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153775A true JPH08153775A (ja) | 1996-06-11 |
| JP3322492B2 JP3322492B2 (ja) | 2002-09-09 |
Family
ID=17791789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29320594A Expired - Fee Related JP3322492B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5654573A (ja) |
| JP (1) | JP3322492B2 (ja) |
| KR (1) | KR100190833B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW335503B (en) * | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| US6093592A (en) * | 1996-06-12 | 2000-07-25 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure |
| US5889306A (en) * | 1997-01-10 | 1999-03-30 | International Business Machines Corporation | Bulk silicon voltage plane for SOI applications |
| US6121659A (en) * | 1998-03-27 | 2000-09-19 | International Business Machines Corporation | Buried patterned conductor planes for semiconductor-on-insulator integrated circuit |
| US6180983B1 (en) * | 1998-07-17 | 2001-01-30 | National Semiconductor Corporation | High-voltage MOS transistor on a silicon on insulator wafer |
| US6150834A (en) * | 1998-11-12 | 2000-11-21 | International Business Machines Corporation | Elimination of SOI parasitic bipolar effect |
| JP3312691B2 (ja) * | 1999-04-19 | 2002-08-12 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| TW503439B (en) * | 2000-01-21 | 2002-09-21 | United Microelectronics Corp | Combination structure of passive element and logic circuit on silicon on insulator wafer |
| US6358820B1 (en) * | 2000-04-17 | 2002-03-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6436744B1 (en) | 2001-03-16 | 2002-08-20 | International Business Machines Corporation | Method and structure for creating high density buried contact for use with SOI processes for high performance logic |
| US6670675B2 (en) * | 2001-08-06 | 2003-12-30 | International Business Machines Corporation | Deep trench body SOI contacts with epitaxial layer formation |
| US6642133B2 (en) * | 2001-12-20 | 2003-11-04 | Intel Corporation | Silicon-on-insulator structure and method of reducing backside drain-induced barrier lowering |
| US6806123B2 (en) * | 2002-04-26 | 2004-10-19 | Micron Technology, Inc. | Methods of forming isolation regions associated with semiconductor constructions |
| JP2003332580A (ja) * | 2002-05-09 | 2003-11-21 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6756619B2 (en) * | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| JP2004103613A (ja) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置とその製造方法 |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| WO2004068579A1 (de) * | 2003-01-30 | 2004-08-12 | X-Fab Semiconductor Foundries Ag | Soi struktur mit substratkontakten beidseits der box und herstellungs-verfahren für eine solche struktur |
| JP5264197B2 (ja) * | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176165A (ja) * | 1990-11-08 | 1992-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2621642B2 (ja) * | 1990-11-13 | 1997-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH04307972A (ja) * | 1991-04-05 | 1992-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05183157A (ja) * | 1992-01-07 | 1993-07-23 | Fujitsu Ltd | 両面ゲート電界効果トランジスタ及びその製造方法 |
| JPH05299437A (ja) * | 1992-04-24 | 1993-11-12 | Sanyo Electric Co Ltd | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 |
| US5324960A (en) * | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
| JP3247801B2 (ja) * | 1993-07-27 | 2002-01-21 | 三菱電機株式会社 | Ｓｏｉ構造を有する半導体装置およびその製造方法 |
-
1994
- 1994-11-28 JP JP29320594A patent/JP3322492B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-13 KR KR1019950035428A patent/KR100190833B1/ko not_active IP Right Cessation
-
1996
- 1996-10-30 US US08/740,511 patent/US5654573A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5654573A (en) | 1997-08-05 |
| KR100190833B1 (ko) | 1999-06-01 |
| JP3322492B2 (ja) | 2002-09-09 |
| KR960019497A (ko) | 1996-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3322492B2 (ja) | 半導体装置およびその製造方法 | |
| US5620912A (en) | Method of manufacturing a semiconductor device using a spacer | |
| JP2745498B2 (ja) | 半導体素子の製造方法 | |
| US5504027A (en) | Method for fabricating semiconductor memory devices | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| US4536947A (en) | CMOS process for fabricating integrated circuits, particularly dynamic memory cells with storage capacitors | |
| JP2001148472A (ja) | 半導体装置及びその製造方法 | |
| JPH08111530A (ja) | Ｓｏｉ形電界効果トランジスタ | |
| JP2003037254A (ja) | エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法 | |
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| KR20010089659A (ko) | 비-부동 바디를 구비한 전계 효과 트랜지스터와 벌크실리콘 웨이퍼 상에 상기 전계 효과 트랜지스터를형성하는 방법 | |
| US5041887A (en) | Semiconductor memory device | |
| US5672526A (en) | Method of fabricating a semiconductor device using element isolation by field shield | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| EP0028654B1 (en) | Semiconductive memory device and fabricating method therefor | |
| US6271564B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH11284146A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| JP3323381B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11289061A (ja) | 半導体装置の製造方法 | |
| JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
| JPH08330588A (ja) | 半導体装置及びその製造方法 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH11284137A (ja) | 半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020611 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080628 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080628 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |