JPS60193192A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS60193192A JPS60193192A JP59047831A JP4783184A JPS60193192A JP S60193192 A JPS60193192 A JP S60193192A JP 59047831 A JP59047831 A JP 59047831A JP 4783184 A JP4783184 A JP 4783184A JP S60193192 A JPS60193192 A JP S60193192A
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- JP
- Japan
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- potential
- output terminal
- input terminal
- current
- electrode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明はＭＩＳＦＥＴによシ構成されるメモリ回路にＭ
したセンスアンプ回路に関する。
したセンスアンプ回路に関する。
近年、ＭＯＳＦＥＴによるダイナミックメモリ回路にお
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、２つの論理レベルに対応する２つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、２つの論理レベルに対応する２つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
しかしながら、従来のＭφ５ＦＥＴ集積回路では電流の
違いを効果的に検出できる回路は知られていなかりた。
違いを効果的に検出できる回路は知られていなかりた。
このため、従来は抵抗を用いて電流を電圧に変換し、電
位の違いを検出するセンスアンプを用いて２つの状態の
うちのいずれにあるかを検出していた。この場合、２つ
の状態の電流差をΔ１１また電流を流す抵抗をＲとする
と、得られる電位差ΔＶとΔ１．Ｒとの間には、オーム
の法則よ９次の関係が成立する。
位の違いを検出するセンスアンプを用いて２つの状態の
うちのいずれにあるかを検出していた。この場合、２つ
の状態の電流差をΔ１１また電流を流す抵抗をＲとする
と、得られる電位差ΔＶとΔ１．Ｒとの間には、オーム
の法則よ９次の関係が成立する。
ΔＶ＝ＲＸΔＩ
従って、大きな電位差を得るためには抵抗値Ｒを大きく
しなければならない。
しなければならない。
しかしながら、ＭＯ８集積回路では抵抗を精度良く作成
するのは困難であり、特に大きな抵抗値のもの程困難で
ある。したがって、ＭＯ８集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
するのは困難であり、特に大きな抵抗値のもの程困難で
ある。したがって、ＭＯ８集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
〔発明の詳細な説明〕
本発明は、この点に鑑み、電流の違いを検出するのに特
に適したセンスアンプ回路を提供することを目的とする
。
に適したセンスアンプ回路を提供することを目的とする
。
本発明は一端を第１の電源に接続し他端を第１の出力端
子に接続した第１の負荷素子と、ドレイン電極を前記第
１の出力端子に接続しソース電極を第２の電源に接続し
た第１のＭＩ ５ＦＥＴと、一端を前記第１の電源に接
続し他端を第２の出力端子に接続した第２の負荷素子と
、ドレイン電極を前記第２の出力端子に接続しソース電
極を前記第２の電源に接続した第２のＭＩ ５ＦＥＴと
、ソース電極を前記第１のＭＩＳＦＥＴのダート電極に
接続しり°−ト電極を前記第２の出力端子に接続しドレ
イン電極を第１の入力端子に接続した第３のＭＩ ５Ｆ
ＥＴと、ソース電極を前記第２のＭＩＳＦＥＴのダート
電極に接続しダート電極を前記第１の出力端子に接続し
ドレイン電極を第２の入力端子に接続した第４のＭＩ
５ＦＥＴと、ドレイン電極を前記第１のＭＩ ５ＦＥＴ
のダート電極に接続しｒ−ト電極をクロック入力端子に
接続しソース電極を前記第２の電源に接続した第５のＭ
ＩＳＦＩｉｌ：Ｔと、ドレイン電極を前記第２０Ｍｌ５
ＦＦ：Ｔのダート電極に接続しダート電極を前記りＯツ
ク入力端子に接続しソース電極を前記第２の電源に接続
した第６のＭＩ ５ＦＦＴとを具備することを特徴とす
るセンスアンプ回路である。
子に接続した第１の負荷素子と、ドレイン電極を前記第
１の出力端子に接続しソース電極を第２の電源に接続し
た第１のＭＩ ５ＦＥＴと、一端を前記第１の電源に接
続し他端を第２の出力端子に接続した第２の負荷素子と
、ドレイン電極を前記第２の出力端子に接続しソース電
極を前記第２の電源に接続した第２のＭＩ ５ＦＥＴと
、ソース電極を前記第１のＭＩＳＦＥＴのダート電極に
接続しり°−ト電極を前記第２の出力端子に接続しドレ
イン電極を第１の入力端子に接続した第３のＭＩ ５Ｆ
ＥＴと、ソース電極を前記第２のＭＩＳＦＥＴのダート
電極に接続しダート電極を前記第１の出力端子に接続し
ドレイン電極を第２の入力端子に接続した第４のＭＩ
５ＦＥＴと、ドレイン電極を前記第１のＭＩ ５ＦＥＴ
のダート電極に接続しｒ−ト電極をクロック入力端子に
接続しソース電極を前記第２の電源に接続した第５のＭ
ＩＳＦＩｉｌ：Ｔと、ドレイン電極を前記第２０Ｍｌ５
ＦＦ：Ｔのダート電極に接続しダート電極を前記りＯツ
ク入力端子に接続しソース電極を前記第２の電源に接続
した第６のＭＩ ５ＦＦＴとを具備することを特徴とす
るセンスアンプ回路である。
以下本発明の一実施例を第１図に従って説明する。
第１図において、デプレッション型のＭＯＳＦＥＴ１と
３は負荷素子として動作し、それぞれＭＯＳＦＥＴ２と
ＭＯＳＦＥＴ ４と共にインバータを構成する。
３は負荷素子として動作し、それぞれＭＯＳＦＥＴ２と
ＭＯＳＦＥＴ ４と共にインバータを構成する。
ＭＯ８ＦＦ、Ｔ Ｉと３及びＭＯＳＦＥＴ ２と４とは
それぞれ電気的特性の整合がとられている。待機時には
、クロック入力端子１３にはＭＯＳＦＥＴ ７と８とを
導通させる電位が印加されており、この結果ＭＯ８ＦＥ
Ｔ ２と４とのダート電極が接続されている接続点１８
と１９との電位は電源１５の電位Ｖ８８にほぼ等しい。
それぞれ電気的特性の整合がとられている。待機時には
、クロック入力端子１３にはＭＯＳＦＥＴ ７と８とを
導通させる電位が印加されており、この結果ＭＯ８ＦＥ
Ｔ ２と４とのダート電極が接続されている接続点１８
と１９との電位は電源１５の電位Ｖ８８にほぼ等しい。
従ってＭＯＳＦＥＴ ２と４とは共に遮断されていて２
つの出力端子９と１０とには共に電源１４の電位ＶＤＤ
が表われる。
つの出力端子９と１０とには共に電源１４の電位ＶＤＤ
が表われる。
動作時においては、クロック人力゛端子１３の電位をＭ
ＯＳＦＥＴ ７と８とを遮断する電位に変更する。
ＯＳＦＥＴ ７と８とを遮断する電位に変更する。
入力端子１１と１２とには比較すべき電流が加えられて
いて、この電流はＭＯ８ＦＥＴ５及ヒＭＯ８ＦＥＴ ６
’ｉ通して流れ、それぞれ接続点１８の浮遊容量１６
及び接続点１９の浮遊容量１７を充電する。この結果、
接続点１８と接続点１９との電位は、電位”８ｇから電
位ＶＤＤに向って変化する。ここで容量１６と容量１７
との値は等しいものとする。一般にＭＯ８ＦＥＴ集積回
路において、容量値は、幾何学的形状でほぼ決定される
ので抵抗値に比較しはるかに制御が容易である。従って
、この条件は容易に満たすことができる。
いて、この電流はＭＯ８ＦＥＴ５及ヒＭＯ８ＦＥＴ ６
’ｉ通して流れ、それぞれ接続点１８の浮遊容量１６
及び接続点１９の浮遊容量１７を充電する。この結果、
接続点１８と接続点１９との電位は、電位”８ｇから電
位ＶＤＤに向って変化する。ここで容量１６と容量１７
との値は等しいものとする。一般にＭＯ８ＦＥＴ集積回
路において、容量値は、幾何学的形状でほぼ決定される
ので抵抗値に比較しはるかに制御が容易である。従って
、この条件は容易に満たすことができる。
今、仮に入力端子１１に加えられている電流の方が入力
端子１２に加えられている電流よシ大きいものとする。
端子１２に加えられている電流よシ大きいものとする。
この場合、接続点１８の電位は接続点１９の電位に比較
して速く変化する。この結果、やがてＭＯＳＦＥＴ ２
が導通し、出方端子９の電位が下がる。これにょシＭＯ
８ＦＥＴ ６が遮断し、容量１７の充電は止まシ従って
接続点１９の電位上昇も止まる。このようにして、出カ
端゛子１ｏの電位はＶＤＤのままであり、出力端子９の
電位は”８８に近い値になり、入力端子１１に加えられ
ている電流の方が大きいことを検出できる。反対に入力
端子１２に加えられている電流の方が、入力端子１１に
加えられている電流よシも大きい場合は、同様にして出
力端子９の電位がｖＤＤ１出力端子１０の電位がＶＳＳ
に近い値になる。
して速く変化する。この結果、やがてＭＯＳＦＥＴ ２
が導通し、出方端子９の電位が下がる。これにょシＭＯ
８ＦＥＴ ６が遮断し、容量１７の充電は止まシ従って
接続点１９の電位上昇も止まる。このようにして、出カ
端゛子１ｏの電位はＶＤＤのままであり、出力端子９の
電位は”８８に近い値になり、入力端子１１に加えられ
ている電流の方が大きいことを検出できる。反対に入力
端子１２に加えられている電流の方が、入力端子１１に
加えられている電流よシも大きい場合は、同様にして出
力端子９の電位がｖＤＤ１出力端子１０の電位がＶＳＳ
に近い値になる。
第１図の実施例に於て、出力端子９の電位がＶＳＳに近
くなり、ＭＯＳＦＥＴ ６が遮断状態になっている時に
も、ＭＯＳＦＥＴ ６のリーク電流が大きい場合には少
しずつ容量１７が充電され、やがてＭＯＳＦＥＴ４が導
通してしまい本来ｖＤＤであるべき出力端子１０の電位
がＶｓＳに近い電位に変化し出力端子９と１０間の電位
差が小さくなシ充分時間が経った後には零になることが
考えられる。
くなり、ＭＯＳＦＥＴ ６が遮断状態になっている時に
も、ＭＯＳＦＥＴ ６のリーク電流が大きい場合には少
しずつ容量１７が充電され、やがてＭＯＳＦＥＴ４が導
通してしまい本来ｖＤＤであるべき出力端子１０の電位
がＶｓＳに近い電位に変化し出力端子９と１０間の電位
差が小さくなシ充分時間が経った後には零になることが
考えられる。
このようなリーク電流が大きい場合にも動作する本発明
の別の実施例を第２図に示す。
の別の実施例を第２図に示す。
第２図の回路は第１図の回路に、さらにＭＯ８ＦＩＴ２
１と２６、及びＭＯＳＦＥＴ ２３と２４とからなるイ
ンバータとＭＯＳＦＥＴ ２５と２６とからなるインバ
ータを付は加えたものである。
１と２６、及びＭＯＳＦＥＴ ２３と２４とからなるイ
ンバータとＭＯＳＦＥＴ ２５と２６とからなるインバ
ータを付は加えたものである。
以下第２図の回路の動作を説明する。−例として入力端
子１１に加えられる電流の方が入力端子１２に加えられ
る電流よりも大きい場合を考える。
子１１に加えられる電流の方が入力端子１２に加えられ
る電流よりも大きい場合を考える。
この場合前述の通シ、出力端子９の電位がＶＳＳに近い
値とな＃）ＭＯＳＦＥＴ ６を遮断する。この時に同時
にＭＯＳＦＥＴ ２６も遮断され、接続点２８の電位は
ｖＤＤになり、遮断状態にあったＭＯ８ＦＦ；Ｔ ２２
を導通状態にする。ＭＯＳＦＥＴ ２２はＭＯＳＦＥＴ
６のリーク電流の有無にかかわらず接続点１９の電位
をｖ８８に近い値に保ち従ってＭＯＳＦＥＴ ４が導通
することはない。
値とな＃）ＭＯＳＦＥＴ ６を遮断する。この時に同時
にＭＯＳＦＥＴ ２６も遮断され、接続点２８の電位は
ｖＤＤになり、遮断状態にあったＭＯ８ＦＦ；Ｔ ２２
を導通状態にする。ＭＯＳＦＥＴ ２２はＭＯＳＦＥＴ
６のリーク電流の有無にかかわらず接続点１９の電位
をｖ８８に近い値に保ち従ってＭＯＳＦＥＴ ４が導通
することはない。
本発明のさらに他の実施例を第３図に示す。
第３図の回路は第１図の回路にさらにＭＯＳＦＥＴ３１
．３２．３３．３４が付は加えられている。
．３２．３３．３４が付は加えられている。
以下、−例として入力端子１１に加えられる電流の方が
入力端子１２に加えられる電流よりも大きい場合を考え
る。この場合出力端子９の電位が変化した場合ＭＯ８Ｆ
ＥＴ ３１が遮断され、接続点１８の電位がそれ以上に
上昇しないようにする。これは動作が終って再び待機状
態に戻すためにクロック入力端子１３の電位を変化させ
てＭｏ５Ｆｐ：ｒ ７と８を導通状態にさせて容量１６
を放電させる時の放電時間を短くシ、待機状態への復帰
を早くさせるためである。この時は、出力端子９の電位
はＭＯＳＦＥＴ ３１を遮断させるのに必要な電位まで
しか変化しない。従ってＭＯＳＦＥＴ ６ ’ｉ遮断さ
せるためにはＭＯＳＦＥＴ ３４が必要である。ＭＯＳ
ＦＥＴ ３４は接続点３７と３８との間に閾値電圧分の
電位差を生じさせ、接続点３７の電位に従って接続点１
９の電位が接続点１８の電位に比べ充分Ｖ８８に近い状
態でＭＯＳＦＥＴ ６を遮断状態にし、接続点１９の電
位が上昇してＭＯＳＦＥＴ ４を導通させるのを阻止す
る。
入力端子１２に加えられる電流よりも大きい場合を考え
る。この場合出力端子９の電位が変化した場合ＭＯ８Ｆ
ＥＴ ３１が遮断され、接続点１８の電位がそれ以上に
上昇しないようにする。これは動作が終って再び待機状
態に戻すためにクロック入力端子１３の電位を変化させ
てＭｏ５Ｆｐ：ｒ ７と８を導通状態にさせて容量１６
を放電させる時の放電時間を短くシ、待機状態への復帰
を早くさせるためである。この時は、出力端子９の電位
はＭＯＳＦＥＴ ３１を遮断させるのに必要な電位まで
しか変化しない。従ってＭＯＳＦＥＴ ６ ’ｉ遮断さ
せるためにはＭＯＳＦＥＴ ３４が必要である。ＭＯＳ
ＦＥＴ ３４は接続点３７と３８との間に閾値電圧分の
電位差を生じさせ、接続点３７の電位に従って接続点１
９の電位が接続点１８の電位に比べ充分Ｖ８８に近い状
態でＭＯＳＦＥＴ ６を遮断状態にし、接続点１９の電
位が上昇してＭＯＳＦＥＴ ４を導通させるのを阻止す
る。
以上各実施例において、容量１６．１７としては浮遊容
量を考えたが、これは必要に応じて別に容量素子を付は
加えて構わない。捷だ実際に出力電位を発生させる回路
としてはＭＯＳＦＥＴ １と２またＭＯＳＦＥＴ ３と
４とからなる単純なインバータ回路を用いているが、こ
れはよシ利得の高いカスコード増幅回路やシュミット・
トリが回路音用いた方が良い特性が得られる場合がある
。以上実施例ではＭＯＳＦＥＴを用いた場合について説
明したが、一般にＭＩ ５ＦＥＴであれば同様に適用で
きる。
量を考えたが、これは必要に応じて別に容量素子を付は
加えて構わない。捷だ実際に出力電位を発生させる回路
としてはＭＯＳＦＥＴ １と２またＭＯＳＦＥＴ ３と
４とからなる単純なインバータ回路を用いているが、こ
れはよシ利得の高いカスコード増幅回路やシュミット・
トリが回路音用いた方が良い特性が得られる場合がある
。以上実施例ではＭＯＳＦＥＴを用いた場合について説
明したが、一般にＭＩ ５ＦＥＴであれば同様に適用で
きる。
以上述べた如く、本発明によれば、電流差を、抵抗を通
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ノノ回路を得ることができるので、電流検出型のメモリ
セルを用いた用ＳダイナミックＲＡＭにおいて大きな効
果がある。
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ノノ回路を得ることができるので、電流検出型のメモリ
セルを用いた用ＳダイナミックＲＡＭにおいて大きな効
果がある。
第１図、第２図、第３図はいずれも本発明の実施例を示
す回路図である。 １．２．３．４．５．６．７．８．２１．２２゜２３．
２’４．２５．２６．３１．３２．３３゜３４−・・Ｍ
Ｏ８ＦＦ：Ｔ、 ９ 、１０・・・出力端子、１３．１
２・・・入力端子、１３・・・クロック入力端子、１４
゜１５・・・電源、１６．１７・・・容量。
す回路図である。 １．２．３．４．５．６．７．８．２１．２２゜２３．
２’４．２５．２６．３１．３２．３３゜３４−・・Ｍ
Ｏ８ＦＦ：Ｔ、 ９ 、１０・・・出力端子、１３．１
２・・・入力端子、１３・・・クロック入力端子、１４
゜１５・・・電源、１６．１７・・・容量。
Claims (1)
- （１）一端を第１の電源に接続し他端を第１の出力端子
に接続した第１の負荷素子と、ドレイン電極を前記第１
の出力端子に接続しソース電極を第２の電源に接続した
第１のＭＩＳＦＥＴと、一端を前記第１の電源に接続し
他端を第２の出力端子に接続した第２の負荷素子と、ド
レイン電極を前記第２の出力端子に接続しソース電極を
前記第２の電源に接続した第２０ＭＩ ５ＦＥＴと、ソ
ース電極を前記第１のＭｌ ８ＦＥＴＯケ゛−ト電極に
接続しダート電極を前記第２の出力端子に接続しドレイ
ン電極を第１の人々端子に接続した第３０ＭＩ ５ＦＥ
Ｔと、ソース電極を前記第２のＭＩ ５ＦＥＴのダート
電極に接続しダート電極を前記第１の出力端子に接続し
ドレイン電極を第２の入力端子に接続した第４のＭＩ
５ＦＥＴと、トンイン電極を前記第１のＭｌ、５ＦＥＴ
のダート電極に接続しダート電極をクロツノ入力端子に
接続しソース電極を前記第２の電源に接続した第５のＭ
Ｉ ＳＦＦ、Ｔと、ドレイ／電極を前記第２のＭＩＳＦ
ＥＴのｒ−ト電極に接続しゲート電極を前記クロック入
力端子に接続しソース電極を前記第２の電源に接続した
第６のＭＩ ５ＦＥＴとを具備することを特徴とするセ
ンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193192A true JPS60193192A (ja) | 1985-10-01 |
| JPH0746499B2 JPH0746499B2 (ja) | 1995-05-17 |
Family
ID=12786297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59047831A Expired - Lifetime JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746499B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
-
1984
- 1984-03-13 JP JP59047831A patent/JPH0746499B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
| JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746499B2 (ja) | 1995-05-17 |
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