JPS60193192A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPS60193192A JPS60193192A JP59047831A JP4783184A JPS60193192A JP S60193192 A JPS60193192 A JP S60193192A JP 59047831 A JP59047831 A JP 59047831A JP 4783184 A JP4783184 A JP 4783184A JP S60193192 A JPS60193192 A JP S60193192A
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- JP
- Japan
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- potential
- output terminal
- input terminal
- current
- electrode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明はMISFETによシ構成されるメモリ回路にM
したセンスアンプ回路に関する。
したセンスアンプ回路に関する。
近年、MOSFETによるダイナミックメモリ回路にお
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、2つの論理レベルに対応する2つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
いてはその大容量化に伴ない、小さな面積で実現できる
メモリセルの開発が盛んである。そのようなメモリセル
のうちの幾つかは、2つの論理レベルに対応する2つの
状態を、読み出し時においてメモリセルを流れる電流の
違いによシ区別するものである。
しかしながら、従来のMφ5FET集積回路では電流の
違いを効果的に検出できる回路は知られていなかりた。
違いを効果的に検出できる回路は知られていなかりた。
このため、従来は抵抗を用いて電流を電圧に変換し、電
位の違いを検出するセンスアンプを用いて2つの状態の
うちのいずれにあるかを検出していた。この場合、2つ
の状態の電流差をΔ11また電流を流す抵抗をRとする
と、得られる電位差ΔVとΔ1.Rとの間には、オーム
の法則よ9次の関係が成立する。
位の違いを検出するセンスアンプを用いて2つの状態の
うちのいずれにあるかを検出していた。この場合、2つ
の状態の電流差をΔ11また電流を流す抵抗をRとする
と、得られる電位差ΔVとΔ1.Rとの間には、オーム
の法則よ9次の関係が成立する。
ΔV=RXΔI
従って、大きな電位差を得るためには抵抗値Rを大きく
しなければならない。
しなければならない。
しかしながら、MO8集積回路では抵抗を精度良く作成
するのは困難であり、特に大きな抵抗値のもの程困難で
ある。したがって、MO8集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
するのは困難であり、特に大きな抵抗値のもの程困難で
ある。したがって、MO8集積回路で上記検出回路を構
成したときには抵抗値のばらつきによシ、正しく動作し
ない虞れがあった。
〔発明の詳細な説明〕
本発明は、この点に鑑み、電流の違いを検出するのに特
に適したセンスアンプ回路を提供することを目的とする
。
に適したセンスアンプ回路を提供することを目的とする
。
本発明は一端を第1の電源に接続し他端を第1の出力端
子に接続した第1の負荷素子と、ドレイン電極を前記第
1の出力端子に接続しソース電極を第2の電源に接続し
た第1のMI 5FETと、一端を前記第1の電源に接
続し他端を第2の出力端子に接続した第2の負荷素子と
、ドレイン電極を前記第2の出力端子に接続しソース電
極を前記第2の電源に接続した第2のMI 5FETと
、ソース電極を前記第1のMISFETのダート電極に
接続しり°−ト電極を前記第2の出力端子に接続しドレ
イン電極を第1の入力端子に接続した第3のMI 5F
ETと、ソース電極を前記第2のMISFETのダート
電極に接続しダート電極を前記第1の出力端子に接続し
ドレイン電極を第2の入力端子に接続した第4のMI
5FETと、ドレイン電極を前記第1のMI 5FET
のダート電極に接続しr−ト電極をクロック入力端子に
接続しソース電極を前記第2の電源に接続した第5のM
ISFIil:Tと、ドレイン電極を前記第20Ml5
FF:Tのダート電極に接続しダート電極を前記りOツ
ク入力端子に接続しソース電極を前記第2の電源に接続
した第6のMI 5FFTとを具備することを特徴とす
るセンスアンプ回路である。
子に接続した第1の負荷素子と、ドレイン電極を前記第
1の出力端子に接続しソース電極を第2の電源に接続し
た第1のMI 5FETと、一端を前記第1の電源に接
続し他端を第2の出力端子に接続した第2の負荷素子と
、ドレイン電極を前記第2の出力端子に接続しソース電
極を前記第2の電源に接続した第2のMI 5FETと
、ソース電極を前記第1のMISFETのダート電極に
接続しり°−ト電極を前記第2の出力端子に接続しドレ
イン電極を第1の入力端子に接続した第3のMI 5F
ETと、ソース電極を前記第2のMISFETのダート
電極に接続しダート電極を前記第1の出力端子に接続し
ドレイン電極を第2の入力端子に接続した第4のMI
5FETと、ドレイン電極を前記第1のMI 5FET
のダート電極に接続しr−ト電極をクロック入力端子に
接続しソース電極を前記第2の電源に接続した第5のM
ISFIil:Tと、ドレイン電極を前記第20Ml5
FF:Tのダート電極に接続しダート電極を前記りOツ
ク入力端子に接続しソース電極を前記第2の電源に接続
した第6のMI 5FFTとを具備することを特徴とす
るセンスアンプ回路である。
以下本発明の一実施例を第1図に従って説明する。
第1図において、デプレッション型のMOSFET1と
3は負荷素子として動作し、それぞれMOSFET2と
MOSFET 4と共にインバータを構成する。
3は負荷素子として動作し、それぞれMOSFET2と
MOSFET 4と共にインバータを構成する。
MO8FF、T Iと3及びMOSFET 2と4とは
それぞれ電気的特性の整合がとられている。待機時には
、クロック入力端子13にはMOSFET 7と8とを
導通させる電位が印加されており、この結果MO8FE
T 2と4とのダート電極が接続されている接続点18
と19との電位は電源15の電位V88にほぼ等しい。
それぞれ電気的特性の整合がとられている。待機時には
、クロック入力端子13にはMOSFET 7と8とを
導通させる電位が印加されており、この結果MO8FE
T 2と4とのダート電極が接続されている接続点18
と19との電位は電源15の電位V88にほぼ等しい。
従ってMOSFET 2と4とは共に遮断されていて2
つの出力端子9と10とには共に電源14の電位VDD
が表われる。
つの出力端子9と10とには共に電源14の電位VDD
が表われる。
動作時においては、クロック人力゛端子13の電位をM
OSFET 7と8とを遮断する電位に変更する。
OSFET 7と8とを遮断する電位に変更する。
入力端子11と12とには比較すべき電流が加えられて
いて、この電流はMO8FET5及ヒMO8FET 6
’i通して流れ、それぞれ接続点18の浮遊容量16
及び接続点19の浮遊容量17を充電する。この結果、
接続点18と接続点19との電位は、電位”8gから電
位VDDに向って変化する。ここで容量16と容量17
との値は等しいものとする。一般にMO8FET集積回
路において、容量値は、幾何学的形状でほぼ決定される
ので抵抗値に比較しはるかに制御が容易である。従って
、この条件は容易に満たすことができる。
いて、この電流はMO8FET5及ヒMO8FET 6
’i通して流れ、それぞれ接続点18の浮遊容量16
及び接続点19の浮遊容量17を充電する。この結果、
接続点18と接続点19との電位は、電位”8gから電
位VDDに向って変化する。ここで容量16と容量17
との値は等しいものとする。一般にMO8FET集積回
路において、容量値は、幾何学的形状でほぼ決定される
ので抵抗値に比較しはるかに制御が容易である。従って
、この条件は容易に満たすことができる。
今、仮に入力端子11に加えられている電流の方が入力
端子12に加えられている電流よシ大きいものとする。
端子12に加えられている電流よシ大きいものとする。
この場合、接続点18の電位は接続点19の電位に比較
して速く変化する。この結果、やがてMOSFET 2
が導通し、出方端子9の電位が下がる。これにょシMO
8FET 6が遮断し、容量17の充電は止まシ従って
接続点19の電位上昇も止まる。このようにして、出カ
端゛子1oの電位はVDDのままであり、出力端子9の
電位は”88に近い値になり、入力端子11に加えられ
ている電流の方が大きいことを検出できる。反対に入力
端子12に加えられている電流の方が、入力端子11に
加えられている電流よシも大きい場合は、同様にして出
力端子9の電位がvDD1出力端子10の電位がVSS
に近い値になる。
して速く変化する。この結果、やがてMOSFET 2
が導通し、出方端子9の電位が下がる。これにょシMO
8FET 6が遮断し、容量17の充電は止まシ従って
接続点19の電位上昇も止まる。このようにして、出カ
端゛子1oの電位はVDDのままであり、出力端子9の
電位は”88に近い値になり、入力端子11に加えられ
ている電流の方が大きいことを検出できる。反対に入力
端子12に加えられている電流の方が、入力端子11に
加えられている電流よシも大きい場合は、同様にして出
力端子9の電位がvDD1出力端子10の電位がVSS
に近い値になる。
第1図の実施例に於て、出力端子9の電位がVSSに近
くなり、MOSFET 6が遮断状態になっている時に
も、MOSFET 6のリーク電流が大きい場合には少
しずつ容量17が充電され、やがてMOSFET4が導
通してしまい本来vDDであるべき出力端子10の電位
がVsSに近い電位に変化し出力端子9と10間の電位
差が小さくなシ充分時間が経った後には零になることが
考えられる。
くなり、MOSFET 6が遮断状態になっている時に
も、MOSFET 6のリーク電流が大きい場合には少
しずつ容量17が充電され、やがてMOSFET4が導
通してしまい本来vDDであるべき出力端子10の電位
がVsSに近い電位に変化し出力端子9と10間の電位
差が小さくなシ充分時間が経った後には零になることが
考えられる。
このようなリーク電流が大きい場合にも動作する本発明
の別の実施例を第2図に示す。
の別の実施例を第2図に示す。
第2図の回路は第1図の回路に、さらにMO8FIT2
1と26、及びMOSFET 23と24とからなるイ
ンバータとMOSFET 25と26とからなるインバ
ータを付は加えたものである。
1と26、及びMOSFET 23と24とからなるイ
ンバータとMOSFET 25と26とからなるインバ
ータを付は加えたものである。
以下第2図の回路の動作を説明する。−例として入力端
子11に加えられる電流の方が入力端子12に加えられ
る電流よりも大きい場合を考える。
子11に加えられる電流の方が入力端子12に加えられ
る電流よりも大きい場合を考える。
この場合前述の通シ、出力端子9の電位がVSSに近い
値とな#)MOSFET 6を遮断する。この時に同時
にMOSFET 26も遮断され、接続点28の電位は
vDDになり、遮断状態にあったMO8FF;T 22
を導通状態にする。MOSFET 22はMOSFET
6のリーク電流の有無にかかわらず接続点19の電位
をv88に近い値に保ち従ってMOSFET 4が導通
することはない。
値とな#)MOSFET 6を遮断する。この時に同時
にMOSFET 26も遮断され、接続点28の電位は
vDDになり、遮断状態にあったMO8FF;T 22
を導通状態にする。MOSFET 22はMOSFET
6のリーク電流の有無にかかわらず接続点19の電位
をv88に近い値に保ち従ってMOSFET 4が導通
することはない。
本発明のさらに他の実施例を第3図に示す。
第3図の回路は第1図の回路にさらにMOSFET31
.32.33.34が付は加えられている。
.32.33.34が付は加えられている。
以下、−例として入力端子11に加えられる電流の方が
入力端子12に加えられる電流よりも大きい場合を考え
る。この場合出力端子9の電位が変化した場合MO8F
ET 31が遮断され、接続点18の電位がそれ以上に
上昇しないようにする。これは動作が終って再び待機状
態に戻すためにクロック入力端子13の電位を変化させ
てMo5Fp:r 7と8を導通状態にさせて容量16
を放電させる時の放電時間を短くシ、待機状態への復帰
を早くさせるためである。この時は、出力端子9の電位
はMOSFET 31を遮断させるのに必要な電位まで
しか変化しない。従ってMOSFET 6 ’i遮断さ
せるためにはMOSFET 34が必要である。MOS
FET 34は接続点37と38との間に閾値電圧分の
電位差を生じさせ、接続点37の電位に従って接続点1
9の電位が接続点18の電位に比べ充分V88に近い状
態でMOSFET 6を遮断状態にし、接続点19の電
位が上昇してMOSFET 4を導通させるのを阻止す
る。
入力端子12に加えられる電流よりも大きい場合を考え
る。この場合出力端子9の電位が変化した場合MO8F
ET 31が遮断され、接続点18の電位がそれ以上に
上昇しないようにする。これは動作が終って再び待機状
態に戻すためにクロック入力端子13の電位を変化させ
てMo5Fp:r 7と8を導通状態にさせて容量16
を放電させる時の放電時間を短くシ、待機状態への復帰
を早くさせるためである。この時は、出力端子9の電位
はMOSFET 31を遮断させるのに必要な電位まで
しか変化しない。従ってMOSFET 6 ’i遮断さ
せるためにはMOSFET 34が必要である。MOS
FET 34は接続点37と38との間に閾値電圧分の
電位差を生じさせ、接続点37の電位に従って接続点1
9の電位が接続点18の電位に比べ充分V88に近い状
態でMOSFET 6を遮断状態にし、接続点19の電
位が上昇してMOSFET 4を導通させるのを阻止す
る。
以上各実施例において、容量16.17としては浮遊容
量を考えたが、これは必要に応じて別に容量素子を付は
加えて構わない。捷だ実際に出力電位を発生させる回路
としてはMOSFET 1と2またMOSFET 3と
4とからなる単純なインバータ回路を用いているが、こ
れはよシ利得の高いカスコード増幅回路やシュミット・
トリが回路音用いた方が良い特性が得られる場合がある
。以上実施例ではMOSFETを用いた場合について説
明したが、一般にMI 5FETであれば同様に適用で
きる。
量を考えたが、これは必要に応じて別に容量素子を付は
加えて構わない。捷だ実際に出力電位を発生させる回路
としてはMOSFET 1と2またMOSFET 3と
4とからなる単純なインバータ回路を用いているが、こ
れはよシ利得の高いカスコード増幅回路やシュミット・
トリが回路音用いた方が良い特性が得られる場合がある
。以上実施例ではMOSFETを用いた場合について説
明したが、一般にMI 5FETであれば同様に適用で
きる。
以上述べた如く、本発明によれば、電流差を、抵抗を通
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ノノ回路を得ることができるので、電流検出型のメモリ
セルを用いた用SダイナミックRAMにおいて大きな効
果がある。
して電位差に変換することなしに、検出増幅でき、抵抗
値のばらつきの影響を受けない電流値検出型のセンスア
ノノ回路を得ることができるので、電流検出型のメモリ
セルを用いた用SダイナミックRAMにおいて大きな効
果がある。
第1図、第2図、第3図はいずれも本発明の実施例を示
す回路図である。 1.2.3.4.5.6.7.8.21.22゜23.
2’4.25.26.31.32.33゜34−・・M
O8FF:T、 9 、10・・・出力端子、13.1
2・・・入力端子、13・・・クロック入力端子、14
゜15・・・電源、16.17・・・容量。
す回路図である。 1.2.3.4.5.6.7.8.21.22゜23.
2’4.25.26.31.32.33゜34−・・M
O8FF:T、 9 、10・・・出力端子、13.1
2・・・入力端子、13・・・クロック入力端子、14
゜15・・・電源、16.17・・・容量。
Claims (1)
- (1)一端を第1の電源に接続し他端を第1の出力端子
に接続した第1の負荷素子と、ドレイン電極を前記第1
の出力端子に接続しソース電極を第2の電源に接続した
第1のMISFETと、一端を前記第1の電源に接続し
他端を第2の出力端子に接続した第2の負荷素子と、ド
レイン電極を前記第2の出力端子に接続しソース電極を
前記第2の電源に接続した第20MI 5FETと、ソ
ース電極を前記第1のMl 8FETOケ゛−ト電極に
接続しダート電極を前記第2の出力端子に接続しドレイ
ン電極を第1の人々端子に接続した第30MI 5FE
Tと、ソース電極を前記第2のMI 5FETのダート
電極に接続しダート電極を前記第1の出力端子に接続し
ドレイン電極を第2の入力端子に接続した第4のMI
5FETと、トンイン電極を前記第1のMl、5FET
のダート電極に接続しダート電極をクロツノ入力端子に
接続しソース電極を前記第2の電源に接続した第5のM
I SFF、Tと、ドレイ/電極を前記第2のMISF
ETのr−ト電極に接続しゲート電極を前記クロック入
力端子に接続しソース電極を前記第2の電源に接続した
第6のMI 5FETとを具備することを特徴とするセ
ンスアンプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59047831A JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60193192A true JPS60193192A (ja) | 1985-10-01 |
JPH0746499B2 JPH0746499B2 (ja) | 1995-05-17 |
Family
ID=12786297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59047831A Expired - Lifetime JPH0746499B2 (ja) | 1984-03-13 | 1984-03-13 | センスアンプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0746499B2 (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
-
1984
- 1984-03-13 JP JP59047831A patent/JPH0746499B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5870485A (ja) * | 1981-10-21 | 1983-04-26 | Nec Corp | メモリ装置 |
JPS5877091A (ja) * | 1981-10-30 | 1983-05-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0746499B2 (ja) | 1995-05-17 |
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