JP2006148562A - 半導体集積回路及び制御方法 - Google Patents

Abstract

【課題】 電源分離を行った半導体集積回路にて、その一部の回路で電源がオフされた場合に貫通電流が流れることを防止できるようにする。
【解決手段】 電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力信号及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３が入力され、当該出力信号の受け先となる回路に出力を供給する論理ゲートを設け、電源がオン／オフされる回路モジュールに電源電圧の供給が開始された後に出力信号を論理ゲートから出力するように制御し、かつ論理ゲートの出力を所定電位に固定した後に電源がオン／オフされる回路モジュールへの電源電圧の供給を遮断するようにして、電源がオン／オフされる回路モジュールの出力がハイ・インピーダンスとなっても、その受け先となる回路の入力がフローティング状態になることを防止して貫通電流が流れることを防ぐことができるようにする。
【選択図】 図１

Description

本発明は、半導体集積回路及び制御方法に関し、特に、電源分離を行った半導体集積回路の電源制御技術に関する。

近年、半導体集積回路はその低電力化が要求され、半導体集積回路の動作領域を常時電源電圧が供給される回路（常時電源がオン（ＯＮ）となる回路）と、電源電圧の供給が遮断される場合がある回路（電源がオフ（ＯＦＦ）となる場合がある回路、すなわち電源がオン／オフされる回路）とに分けて、電源を分離して開発される機会が増えている。このような電源分離を行う方法として、電源分離した回路間での電流を防止するための電源分離回路及びガードリング・ブロックを設ける方法（例えば、特許文献１参照。）や、電源分離した回路間に電位を固定可能な変換回路を設ける方法（例えば、特許文献２参照。）がある。

特開２００１−３０８１８７号公報 特開２００３−２１８６８２号公報

しかしながら、半導体集積回路内部にて電源分離を行った場合には、電源がオン／オフされる回路において電源がオフされると、この回路からの出力はハイ・インピーダンス（Ｈｉ−Ｚ）となる。そのため、その接続先の回路（電源がオフされた回路からの出力を受ける回路）が、電源がオンになっている回路であった場合には、当該接続先の回路では貫通電流が流れる。また、その逆の接続関係で、電源がオフされた回路の接続先（入力元）がトランスファーゲートを使用している場合にも貫通電流が発生する。

本発明は、このような事情に鑑みてなされたものであり、電源分離を行った半導体集積回路にて、その一部の回路で電源がオフされた場合に貫通電流が流れることを防止することを目的とする。

本発明の半導体集積回路は、電源電圧が常時供給される第１の回路と、電源電圧の供給が遮断される場合がある第２の回路と、少なくとも２つの入力端を有する論理回路とを備える。上記論理回路の第１の入力端には第２の回路の出力端が接続され、第２の入力端には出力制御信号が供給される。そして、第２の回路への電源電圧の供給を制御する場合に、第２の回路に電源電圧の供給が開始された後に出力制御信号により当該第２の回路の出力を論理回路が出力するようにし、かつ出力制御信号により論理回路の出力を所定電位に固定した後に第２の回路への電源電圧の供給を遮断する。

上記構成によれば、第２の回路からの出力を受ける側の回路には、第２の回路に電源電圧が供給されている期間中の所定期間においてのみ、その出力が論理回路を介して供給され、第２の回路への電源電圧の供給が遮断されている期間を含む上記所定期間以外では、論理回路による所定電位が供給される。したがって、第２の回路からの出力を受ける側の回路にて、入力がフローティング状態になることを防止することができる。

本発明によれば、電源電圧が常時供給される第１の回路と電源電圧の供給が遮断される場合がある第２の回路とを有する電源分離した半導体集積回路にて、第２の回路に電源電圧の供給が開始された後に論理回路の出力として当該第２の回路の出力を出力するようにし、かつ論理回路の出力を所定電位に固定した後に第２の回路への電源電圧の供給を遮断する。これにより、第２の回路への電源電圧の供給を遮断し、その出力がハイ・インピーダンスとなっても、論理回路により所定電位が第２の回路からの出力を受ける側の回路に供給され、その入力がフローティング状態になることを防止できる。したがって、第２の回路への電源電圧の供給が遮断された場合に貫通電流が流れることを防ぐことができ、無駄な電力の消費を減らすことができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体集積回路ＬＳＩ１の構成例を示す図である。半導体集積回路ＬＳＩ１は、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣ、ＣＭＤを有する。また、半導体集積回路ＬＳＩ１には、第１〜第４の電源回路（電源装置）ＰＳＬ、ＰＳＡ、ＰＳＢ、ＰＳＣが接続されている。

回路モジュール（A Module）ＣＭＡは、処理回路等を構成する内部回路モジュール（A1 Module）ＩＣＡを有する。また、回路モジュールＣＭＡは、第２の電源回路ＰＳＡに接続され、第２の電源回路ＰＳＡから電源電圧ＳＡ２が供給される。

同様に、回路モジュール（B Module）ＣＭＢは、処理回路等を構成する内部回路モジュール（B1 Module）ＩＣＢを有する。また、回路モジュールＣＭＢは、第３の電源回路ＰＳＢに接続され、第３の電源回路ＰＳＢから電源電圧ＳＢ２が供給される。

また同様に、回路モジュール（C Module）ＣＭＣは、処理回路等を構成する内部回路モジュール（C1 Module）ＩＣＣを有する。また、回路モジュールＣＭＣは、第４の電源回路ＰＳＣに接続され、第４の電源回路ＰＳＣから電源電圧ＳＣ２が供給される。
なお、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣ内の内部回路モジュールＩＣＡ、ＩＣＢ、ＩＣＣには、その入出力を規定することで、いわゆるＩＰマクロ等を用いることができる。

回路モジュール（D Module）ＣＭＤは、第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣ、及び後述する論理回路（第１の実施形態ではＡＮＤゲート）を統括的に制御する制御回路である。回路モジュールＣＭＤは、外部からの制御信号ＳＤが入力されるとともに、第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣを制御する制御信号ＳＡ１、ＳＢ１、ＳＣ１、及び論理回路を制御する出力制御信号ＳＡ３、ＳＢ３、ＳＣ３を出力する。なお、制御信号ＳＤは、半導体集積回路ＬＳＩ１の外部からの制御を可能とするための信号であり、この制御信号ＳＤに基づいて、回路モジュールＣＭＤは、制御信号ＳＡ１、ＳＢ１、ＳＣ１等を生成又は制御する。

回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣを除く半導体集積回路ＬＳＩ内の他の回路（回路モジュールＣＭＤを含む。）は、第１の電源回路ＰＳＬに接続され、第１の電源回路ＰＳＬから電源電圧Ｓ０が供給される。

第１の電源回路ＰＳＬは、一度電源が入れられると半導体集積回路ＬＳＩ１全体の電源が切られるまで、常時電源電圧Ｓ０を供給する。一方、第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣは、回路モジュールＣＭＤから供給される制御信号ＳＡ１、ＳＢ１、ＳＣ１によりそれぞれ独立して制御され、必要に応じて電源をオン／オフして各電源電圧ＳＡ２、ＳＢ２、ＳＣ２の供給、遮断を行う。

すなわち、半導体集積回路ＬＳＩ１において、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣは、電源電圧の供給が遮断される場合がある回路（電源がオン／オフされる回路）であり、これらを除く半導体集積回路ＬＳＩ１内の他の回路（回路モジュールＣＭＤを含む。）は、電源電圧が常時供給される回路（電源が常時オンとなる回路）である。

ここで、第１の実施形態による半導体集積回路ＬＳＩ１では、電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣから出力される各信号については、その受け先（出力先）にＡＮＤゲートをそれぞれ設ける。そのＡＮＤゲートの一方の入力に回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣから出力される信号を入力し、他方の入力に出力制御信号ＳＡ３、ＳＢ３、ＳＣ３を入力し、出力を回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣから出力される信号の受け先に供給する。

言い換えれば、電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣの出力端と、その出力端より出力される信号を受ける回路の入力端との間にＡＮＤゲートを設ける。そして、ＡＮＤゲートの一方の入力端に回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣの出力端を接続し、他方の入力端に出力制御信号ＳＡ３、ＳＢ３、ＳＣ３に係る信号線を接続する。さらに、ＡＮＤゲートの出力端に回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力信号を受ける回路の入力端を接続する。

例えば、図１に示すように、電源がオン／オフされる回路モジュールＣＭＡ内の内部回路モジュールＩＣＡからの出力信号ＳＡ４、ＳＡ５については、出力信号ＳＡ４の受け先に、出力信号ＳＡ４及び出力制御信号ＳＡ３が入力され、出力を出力信号ＳＡ４の受け先に供給するＡＮＤゲートＤ１１が設けられる。また、出力信号ＳＡ５の受け先には、出力信号ＳＡ５及び出力制御信号ＳＡ３が入力され、出力を出力信号ＳＡ５の受け先である回路モジュールＣＭＢ内の内部回路モジュールＩＣＢに供給するＡＮＤゲートＢ１１が設けられる。

同様に、回路モジュールＣＭＢ内の内部回路モジュールＩＣＢからの出力信号ＳＢ４、ＳＢ５、ＳＢ６については、出力信号ＳＢ４の受け先に、出力信号ＳＢ４及び出力制御信号ＳＢ３が入力され、出力を出力信号ＳＢ４の受け先に供給するＡＮＤゲートＤ１２が設けられる。また、出力信号ＳＢ５の受け先には、出力信号ＳＢ５及び出力制御信号ＳＢ３が入力され、出力を出力信号ＳＢ５の受け先である回路モジュールＣＭＣ内の内部回路モジュールＩＣＣに供給するＡＮＤゲートＣ１１が設けられ、出力信号ＳＢ６の受け先には、出力信号ＳＢ６及び出力制御信号ＳＢ３が入力され、出力を出力信号ＳＢ６の受け先である回路モジュールＣＭＡ内の内部回路モジュールＩＣＡに供給するＡＮＤゲートＡ１１が設けられる。

また同様に、回路モジュールＣＭＣ内の内部回路モジュールＩＣＣからの出力信号ＳＣ４、ＳＣ５については、出力信号ＳＣ４の受け先に、出力信号ＳＣ４及び出力制御信号ＳＣ３が入力され、出力を出力信号ＳＣ４の受け先に供給するＡＮＤゲートＤ１３が設けられる。また、出力信号ＳＣ５の受け先には、出力信号ＳＣ５及び出力制御信号ＳＣ３が入力され、出力を出力信号ＳＣ５の受け先である回路モジュールＣＭＢ内の内部回路モジュールＩＣＢに供給するＡＮＤゲートＢ１２が設けられる。

また、第１の実施形態による半導体集積回路ＬＳＩ１では、電源が常時オンとなる回路から電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣに入力される各信号（ただし、回路モジュールＣＭＤから入力される出力制御信号は除く。）については、バッファ回路をそれぞれ設け、各信号が入力される内部回路モジュールＩＣＡ、ＩＣＢ、ＩＣＣの入力端子に接続する。すなわち、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣに入力される各信号は、その内部回路モジュールＩＣＡ、ＩＣＢ、ＩＣＣの入力端にバッファ回路を介して供給される。

なお、バッファ回路は、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣに入力される各信号の接続先（入力元）にトランスファーゲートが使用されている場合に、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣへの電源がオフされることで貫通電流が流れることを防止するためのものである。したがって、接続先（入力元）にトランスファーゲートが使用されていない場合には、バッファ回路を設けなくても良い。

例えば、図１に示すように、入力信号ＳＡ６は、バッファ回路Ａ１２を介して電源がオン／オフされる回路モジュールＣＭＡ内の内部回路モジュールＩＣＡに供給される。また、入力信号ＳＢ７は、バッファ回路Ｂ１３を介して電源がオン／オフされる回路モジュールＣＭＢ内の内部回路モジュールＩＣＢに供給される。同様に、入力信号ＳＣ６は、バッファ回路Ｃ１２を介して電源がオン／オフされる回路モジュールＣＭＣ内の内部回路モジュールＩＣＣに供給される。

次に、動作について説明する。
図２Ａは、第１の実施形態による半導体集積回路ＬＳＩ１の電源制御シーケンスの一例を示すタイミングチャートである。なお、図２Ａにおいては、電源を第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣの順序で投入し、第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第１の電源回路ＰＳＬの順序で切断（電源遮断）する場合を示している。

まず、第１の電源回路ＰＳＬがオフ状態である、すなわち半導体集積回路ＬＳＩ１に電源電圧Ｓ０が供給されていない場合には、回路モジュールＣＭＤから出力される制御信号ＳＡ１、ＳＢ１、ＳＣ１、及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３は不定である。

そして、第１の電源回路ＰＳＬがオンされると、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣを除く半導体集積回路ＬＳＩ１の他の回路（回路モジュールＣＭＤを含む。）に電源電圧Ｓ０が供給される。これにより、ロウレベル（“Ｌ”）の制御信号ＳＡ１、ＳＢ１、ＳＣ１、及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３が回路モジュールＣＭＤから出力される。したがって、第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣからの電源電圧ＳＡ２、ＳＢ２、ＳＣ２は供給されない。

このとき、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣから出力される信号ＳＡ４、ＳＡ５、ＳＢ５、ＳＢ６、ＳＣ４、ＳＣ５の電位はハイ・インピーダンス状態に相当する。これらの出力信号のうち、電源がオンとなっている回路が受け先となる出力信号はＳＡ４、ＳＢ４、ＳＣ４であるが、出力信号ＳＡ４、ＳＢ４、ＳＣ４が入力されるＡＮＤゲートＤ１１、Ｄ１２、Ｄ１３には、出力制御信号ＳＡ３、ＳＢ３、ＳＣ３がそれぞれ“Ｌ”で入力されている。したがって、ＡＮＤゲートＤ１１、Ｄ１２、Ｄ１３により“Ｌ”の信号が出力信号ＳＡ４、ＳＢ４、ＳＣ４の受け先となる回路に供給され、その入力がフローティング状態になることを防止し、貫通電流が流れることを防止できる。

その後、第２の電源回路ＰＳＡをオンにする場合には、回路モジュールＣＭＤは、第２の電源回路ＰＳＡに対応する制御信号ＳＡ１をハイレベル（“Ｈ”）にする。制御信号ＳＡ１が“Ｈ”になることで第２の電源回路ＰＳＡがオンされ、第２の電源回路ＰＳＡから回路モジュールＣＭＡに電源電圧ＳＡ２が供給される。これにより、回路モジュールＣＭＡからの出力信号ＳＡ４、ＳＡ５の電位が、ある論理レベル（“Ｈ”又は“Ｌ”）の電位となる。

また、このとき回路モジュールＣＭＢからの出力信号ＳＢ６の電位はハイ・インピーダンス状態であるが、それが入力されるＡＮＤゲートＡ１１には、出力制御信号ＳＢ３が“Ｌ”で入力されている。したがって、ＡＮＤゲートＡ１１の出力は“Ｌ”であり、出力信号ＳＢ６の受け先である回路モジュールＣＭＡにて出力信号ＳＢ６がハイ・インピーダンス状態であることに起因した貫通電流が流れることはない。

制御信号ＳＡ１を“Ｈ”にしてから所定期間が経過した後、回路モジュールＣＭＤは、回路モジュールＣＭＡに係る出力制御信号ＳＡ３を“Ｈ”にする。これにより、ＡＮＤゲートＤ１１、Ｂ１１を介して、回路モジュールＣＭＡからの出力信号ＳＡ４、ＳＡ５がその受け先となる回路に供給されるようになる。なお、制御信号ＳＡ１を“Ｈ”にしてから出力制御信号ＳＡ３を“Ｈ”にするまでの所定期間は、予め規定されている第２の電源回路ＰＳＡの立ち上がり時間を参照し、第２の電源回路ＰＳＡから電源電圧ＳＡ２の出力が開始される時間と同一又はそれより長い時間とすれば良い。

このように、第２の電源回路ＰＳＡをオンにして、回路モジュールＣＭＡに電源電圧ＳＡ２の供給を開始する場合には、制御信号ＳＡ１により第２の電源回路ＰＳＡを制御して回路モジュールＣＭＡに電源電圧ＳＡ２が供給された後、出力制御信号ＳＡ３によりＡＮＤゲートＤ１１、Ｂ１１の出力として回路モジュールＣＭＡからの出力信号ＳＡ４、ＳＡ５が出力されるようにする。これにより、回路モジュールＣＭＡからの出力信号ＳＡ４、ＳＡ５がどのような状態であっても、その受け先となる回路の入力がフローティング状態になることを防止して、貫通電流が流れることを防止できる。

続いて、第３の電源回路ＰＳＢをオンにする場合には、第２の電源回路ＰＳＡをオンする場合と同様に、まず第３の電源回路ＰＳＢに対応する制御信号ＳＢ１を“Ｈ”にして第３の電源回路ＰＳＢをオンにし、第３の電源回路ＰＳＢから回路モジュールＣＭＢに電源電圧ＳＢ２を供給する。そして、回路モジュールＣＭＢに電源電圧ＳＢ２が供給された後に、ＡＮＤゲートＤ１２、Ｃ１１、Ａ１１の出力として回路モジュールＣＭＢからの出力信号ＳＢ４、ＳＢ５、ＳＢ６が出力されるよう出力制御信号ＳＢ３を“Ｈ”にする。

同様に、第４の電源回路ＰＳＣをオンにする場合には、第４の電源回路ＰＳＣに対応する制御信号ＳＣ１により第４の電源回路ＰＳＣを制御して回路モジュールＣＭＣに電源電圧ＳＣ２が供給された後、ＡＮＤゲートＤ１３、Ｂ１２の出力として回路モジュールＣＭＣからの出力信号ＳＣ４、ＳＣ５が出力されるよう出力制御信号ＳＣ３を制御する。

また、逆に第４の電源回路ＰＳＣをオフにする場合には、回路モジュールＣＭＤは、出力制御信号ＳＣ３を“Ｌ”にして、回路モジュールＣＭＣからの出力信号ＳＣ４、ＳＣ５が入力されるＡＮＤゲートＤ１３、Ｂ１２の出力を“Ｌ”に固定する。その後、回路モジュールＣＭＤは、制御信号ＳＣ１を“Ｌ”にして第４の電源回路ＰＳＣをオフし、第４の電源回路ＰＳＣから回路モジュールＣＭＣへの電源電圧ＳＣ２の供給を遮断する。

このように、回路モジュールＣＭＣへの電源電圧ＳＣ２の供給を遮断する場合には、出力制御信号ＳＣ３によりＡＮＤゲートＤ１３、Ｂ１２の出力を電位“Ｌ”に固定した後、制御信号ＳＣ１により第４の電源回路ＰＳＣを制御して回路モジュールＣＭＣへの電源電圧ＳＣ２の供給を遮断する。これにより、回路モジュールＣＭＡからの出力信号ＳＡ４、ＳＡ５の受け先となる回路の入力がフローティング状態になることを防止して、貫通電流が流れることを防止できる。

同様に、回路モジュールＣＭＢへの電源電圧ＳＢ２の供給を遮断する場合には、出力制御信号ＳＢ３によりＡＮＤゲートＤ１２、Ｃ１１、Ａ１１の出力電位を固定した後、制御信号ＳＢ１により第３の電源回路ＰＳＢを制御して回路モジュールＣＭＢへの電源電圧ＳＢ２の供給を遮断する。回路モジュールＣＭＡへの電源電圧ＳＡ２の供給を遮断する場合も同様である。

なお、電源の投入順序及び切断順序（遮断順序）は、図２Ａに示したものに限定されるものではなく、例えば図２Ｂ〜図２Ｊに電源制御シーケンスを示す電源投入順序及び切断順序、並びにこれらの任意の組み合わせが可能である。また、電源の投入順序と逆の順序で電源を遮断しなくても良い。また、ある電源回路における電源投入又は切断の完了後に他の電源回路における電源投入又は切断を行う必要もなく、図２Ｇ〜図２Ｊに示すように電源投入又は切断に係る制御動作が複数の電源回路にて時間的に重複する部分があっても良い。

図２Ｂ〜図２Ｊは、第１の実施形態による半導体集積回路ＬＳＩ１の電源制御シーケンスの他の例を示すタイミングチャートである。なお、それぞれ電源投入順序及び切断順序は異なるが、ＳＡ１とＳＡ２とＳＡ３とを１組、ＳＢ１とＳＢ２とＳＢ３とを他の１組、ＳＣ１とＳＣ２とＳＣ３とをその他の１組とし、各組において制御信号及び出力制御信号を上述した制御順序で制御すれば良いので詳細な説明は省略し、各図に示した電源投入順序及び切断順序のみを以下に示す。

図２Ｂは、第１の電源回路ＰＳＬ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡの順序で電源を投入し、第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図２Ｃは、第１の電源回路ＰＳＬ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢの順序で電源を投入し、第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

図２Ｄは、第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢの順序で電源を投入し、第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図２Ｅは、第１の電源回路ＰＳＬ→第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣの順序で電源を投入し、第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

図２Ｆは、第１の電源回路ＰＳＬ→第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡの順序で電源を投入し、第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図２Ｇは、第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ及び第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢの順序で電源を投入し、第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ及び第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

図２Ｈは、第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ及び第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣの順序で電源を投入し、第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ及び第３の電源回路ＰＳＢ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図２Ｉは、第１の電源回路ＰＳＬ→第３の電源回路ＰＳＢ及び第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡの順序で電源を投入し、第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ及び第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図２Ｊは、第１の電源回路ＰＳＬ→第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣの順序で電源を投入し、第２〜第４の電源回路ＰＳＡ、ＰＳＢ、ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態による半導体集積回路ＬＳＩ２の構成例を示す図である。この図３において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図３において、ＯＲゲートＡ２１、Ｂ２１、Ｂ２２、Ｃ２１、Ｄ２１、Ｄ２２、Ｄ２３は、図１に示したＡＮＤゲートＡ１１、Ｂ１１、Ｂ１２、Ｃ１１、Ｄ１１、Ｄ１２、Ｄ１３にそれぞれ対応する。

第２の実施形態による半導体集積回路ＬＳＩ２は、上述した第１の実施形態による半導体集積回路ＬＳＩ１において電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの各出力信号が入力されるＡＮＤゲートをＯＲゲートに変えたものである。

つまり、第２の実施形態による半導体集積回路ＬＳＩ２においては、電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣの出力端がＯＲゲートの一方の入力端に接続され、出力制御信号ＳＡ３、ＳＢ３、ＳＣ３に係る信号線がＯＲゲートの他方の入力端に接続される。そして、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力信号を受ける回路の入力端がＯＲゲートの出力端に接続される。

図４Ａ〜図４Ｃは、第２の実施形態による半導体集積回路ＬＳＩ２の電源制御シーケンスの一例をそれぞれ示すタイミングチャートである。
第２の実施形態による半導体集積回路ＬＳＩ２の電源制御シーケンスは、上述したようにＡＮＤゲートに変えてＯＲゲートを用いているため、それぞれの出力制御信号ＳＡ３、ＳＢ３、ＳＣ３を反転させている点が異なるのみで、第１の実施形態による半導体集積回路ＬＳＩ１の電源制御シーケンスと同様であるので詳細な説明は省略する。各図に示した電源投入順序及び切断順序のみを以下に示す。

図４Ａは、第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣの順序で電源を投入し、第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図４Ｂは、第１の電源回路ＰＳＬ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡの順序で電源を投入し、第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図４Ｃは、第１の電源回路ＰＳＬ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢの順序で電源を投入し、第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

このようにＡＮＤゲートをＯＲゲートに変えても、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力がハイ・インピーダンスとなる場合には、出力制御信号ＳＡ３、ＳＢ３、ＳＣ３を“Ｈ”にしてＯＲゲートの出力を電位“Ｈ”に固定し、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力の受け先に供給する。これにより、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力の受け先となる回路の入力がフローティング状態になることを防止して、貫通電流が流れることを防止できる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
以下に説明する第３の実施形態による半導体集積回路は、電源がオン／オフされる回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの出力信号が入力される論理ゲートとしてＡＮＤゲート及びＯＲゲートを併用したものであり、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの各出力信号の受け先に応じてＡＮＤゲート又はＯＲゲートが適宜用いる。

具体的には、回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣからの各出力信号の受け先の回路が、アクテイブ・ハイである場合にはＡＮＤゲートを用い、アクテイブ・ロウである場合にはＯＲゲートを用いる。

図５は、本発明の第３の実施形態による半導体集積回路ＬＳＩ３の構成例を示す図である。この図５において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。

図５においては、電源がオン／オフされる回路モジュールＣＭＡ内の内部回路モジュールＩＣＡからの出力信号ＳＡ７の受け先に、出力信号ＳＡ７及び出力制御信号ＳＡ３’が入力され、出力を出力信号ＳＡ７の受け先に供給するＯＲゲートＤ３１を設けている。また、内部回路モジュールＩＣＡからの出力信号ＳＡ８の受け先には、出力信号ＳＡ８及び出力制御信号ＳＡ３’が入力され、出力を出力信号ＳＡ８の受け先である回路モジュールＣＭＢ内の内部回路モジュールＩＣＢに供給するＯＲゲートＢ３１を設けている。

なお、図５においては、回路モジュールＣＭＡ内の内部回路モジュールＩＣＡからの出力信号のみＯＲゲートを用いるようにしているがこれは一例である。回路モジュールＣＭＢ、ＣＭＣ内の内部回路モジュールＩＣＢ、ＩＣＣからの出力信号についても、必要に応じてＯＲゲートを制御する出力制御信号をそれぞれ設けて、ＯＲゲートを用いることが可能である。

図６Ａ〜図６Ｃは、第３の実施形態による半導体集積回路ＬＳＩ３の電源制御シーケンスの一例をそれぞれ示すタイミングチャートである。
第３の実施形態による半導体集積回路ＬＳＩ３の電源制御シーケンスは、ＳＡ１、ＳＡ２、ＳＡ３に加えてＳＡ３’の４つを１組として制御する点が上述した各実施形態での電源制御シーケンスと異なる。したがって、第３の実施形態による半導体集積回路ＬＳＩ３の電源制御シーケンスは、各実施形態での電源制御シーケンスと同様であり上述した説明より明らかであるので詳細な説明は省略し、各図に示した電源投入順序及び切断順序のみを以下に示す。

図６Ａは、第１の電源回路ＰＳＬ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣの順序で電源を投入し、第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図６Ｂは、第１の電源回路ＰＳＬ→第３の電源回路ＰＳＢ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡの順序で電源を投入し、第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第３の電源回路ＰＳＢ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。
図６Ｃは、第１の電源回路ＰＳＬ→第４の電源回路ＰＳＣ→第２の電源回路ＰＳＡ→第３の電源回路ＰＳＢの順序で電源を投入し、第３の電源回路ＰＳＢ→第２の電源回路ＰＳＡ→第４の電源回路ＰＳＣ→第１の電源回路ＰＳＬの順序で切断する場合を示した図である。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態による半導体集積回路ＬＳＩ４の構成例を示す図である。この図７において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。

第４の実施形態による半導体集積回路ＬＳＩ４は、回路モジュールＣＭＤから出力される制御信号ＳＡ１、ＳＢ１、ＳＣ１及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３、ＳＤ３を保持する不揮発性メモリＮＶを有する。すなわち、半導体集積回路ＬＳＩ４においては、回路モジュールＣＭＤから出力される制御信号ＳＡ１、ＳＢ１、ＳＣ１及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３、ＳＤ３は、不揮発性メモリＮＶを介して各論理ゲート（図７に示した例ではＡＮＤゲート）に供給する。

このように、回路モジュールＣＭＤから出力される制御信号ＳＡ１、ＳＢ１、ＳＣ１及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３、ＳＤ３を、不揮発性メモリＮＶを介して各論理ゲートに供給するように構成することで、回路モジュールＣＭＤについても電源電圧Ｓ０の供給を遮断することが可能になる。

また、回路モジュールＣＭＤへの電源電圧Ｓ０の供給を遮断することが可能になるのに伴い、信号ＳＡ６、ＳＢ７、ＳＣ６については、出力制御信号ＳＤ３が供給されるＡＮＤゲートＡ４１、Ｂ４１、Ｃ４１を介して回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣに供給する。

図８は、第４の実施形態による半導体集積回路ＬＳＩ４の電源制御シーケンスの一例を示すタイミングチャートである。図８に示す電源制御シーケンスは、基本的には図２Ａに示した第１の実施形態による半導体集積回路ＬＳＩ１の電源制御シーケンスと同じである。ただし、第４の実施形態による半導体集積回路ＬＳＩ４では、不揮発性メモリＮＶを介して制御信号ＳＡ１、ＳＢ１、ＳＣ１及び出力制御信号ＳＡ３、ＳＢ３、ＳＣ３、ＳＤ３を各論理ゲートに供給するため、回路モジュールＣＭＤへの電源電圧Ｓ０の供給を遮断してもそれらの信号の状態は保持されている。

以上、説明したように各実施形態によれば、電源がオン／オフされる回路モジュールからの出力信号について、一方の入力に電源がオン／オフされる回路モジュールからの出力信号を入力し、他方の入力に出力制御信号を入力して、出力を電源がオン／オフされる回路モジュールからの出力信号の受け先に供給する論理ゲートを設ける。そして、電源がオン／オフされる回路モジュールに対して電源の供給開始及び遮断を行う場合には、電源がオン／オフされる回路モジュールに電源電圧が供給された後に、その出力信号を論理ゲートの出力として出力するようにし、かつ論理ゲートの出力を所定電位に固定した後に電源がオン／オフされる回路モジュールへの電源電圧の供給を遮断する。

これにより、電源がオン／オフされる回路モジュールの出力がどのような状態であっても、電源がオン／オフされる回路モジュールから出力される信号の受け先となる回路の入力がフローティング状態になることを防止して、貫通電流が流れることを防止できる。つまり、電源がオン／オフされる回路モジュールの出力がハイ・インピーダンスとなっても、電源がオン／オフされる回路モジュールから出力される信号の受け先となる回路にて貫通電流が流れることを防止でき、無駄な電力の消費を減らすことができる。

また、電源がオン／オフされる回路モジュールから電源が常時オンである回路モジュールへの信号に限らず、電源がオン／オフされる回路モジュール間で授受される信号であっても、貫通電流が流れることを防止でき、無駄な電力の消費を減らすことができる。
また、各制御信号及び各出力制御信号を制御回路である回路モジュールＣＭＤにより統括的に制御することにより、電源がオン／オフされる各回路モジュールに対応させてそれぞれの制御回路を設けるよりも回路面積を小さくすることができる。
また、第４の実施形態においては、不揮発性メモリＮＶを設けることで回路モジュールＣＭＤへの電源電圧の供給も遮断することが可能になり、消費電力を削減することができる。

なお、上述した第１〜第４の実施形態においては、半導体集積回路ＬＳＩ１〜ＬＳＩ４には４つの電源回路ＰＳＡ、ＰＳＢ、ＰＳＣ、ＰＳＬが接続されているが、本発明はこれに限定されず電源回路の数は任意であり、半導体集積回路に接続される電源回路の数は４つより多くても良いし、４つよりも少なくても良い。仮に、電源回路が１つであっても、その電源電圧を回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣに供給するか否かが切り換え可能なように構成すれば良い。
また、電源がオン／オフされる回路である回路モジュールＣＭＡ、ＣＭＢ、ＣＭＣと、これらに電源電圧を供給するための電源回路ＰＳＡ、ＰＳＢ、ＰＳＣとは、１対１に対応しているが、１つの電源回路に複数の回路モジュールを接続するようにしても良い。
また、電源がオン／オフされる回路モジュールの数も任意である。

また、上述した第１〜第４の実施形態においては、電源がオン／オフされる回路モジュールからの出力信号を入力する論理ゲートとして、２入力のＡＮＤゲート及び２入力のＯＲゲートを用いているが、これに限定されるものではなく、少なくとも２つの入力端を有する任意の論理ゲートを用いることができ、論理ゲートに応じて出力制御信号を適宜設定すれば良い。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）電源電圧が常時供給される第１の回路と、
電源電圧の供給が遮断される場合がある第２の回路と、
上記第２の回路の出力端が第１の入力端に接続されるとともに、出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路とを備え、
上記第２の回路への電源電圧の供給を開始する場合には、当該第２の回路に電源電圧が供給された後、上記出力制御信号により当該第２の回路の出力を上記論理回路が出力するようにし、
上記第２の回路への電源電圧の供給を遮断する場合には、上記出力制御信号により上記論理回路の出力を所定電位に固定した後、当該第２の回路への電源電圧の供給を遮断することを特徴とする半導体集積回路。
（付記２）上記論理回路は、２入力ＡＮＤ回路であることを特徴とする付記１記載の半導体集積回路。
（付記３）上記論理回路は、２入力ＯＲ回路であることを特徴とする付記１記載の半導体集積回路。
（付記４）上記第２の回路に入力される信号の信号線に対してバッファ回路を挿入したことを特徴とする付記１〜３の何れか１項に記載の半導体集積回路。
（付記５）上記電源電圧を供給する電源回路を制御するとともに、上記出力制御信号を出力する制御回路をさらに備えることを特徴とする付記１〜４の何れか１項に記載の半導体集積回路。
（付記６）上記制御回路から出力される出力制御信号を保持する不揮発性メモリをさらに備えることを特徴とする付記５記載の半導体集積回路。
（付記７）電源電圧が常時供給される第１の回路と電源電圧の供給が遮断される場合がある第２の回路とを備え、さらに上記第２の回路の出力端が第１の入力端に接続され、かつ出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路を備える電源分離された半導体集積回路の制御方法であって、
上記第２の回路への電源電圧の供給を開始する場合に、当該電源電圧を供給する電源回路を制御して上記第２の回路に電源電圧が供給された後、上記論理回路の出力として上記第２の回路の出力が出力されるよう上記出力制御信号を制御することを特徴とする半導体集積回路の制御方法。
（付記８）電源電圧が常時供給される第１の回路と電源電圧の供給が遮断される場合がある第２の回路とを備え、さらに上記第２の回路の出力端が第１の入力端に接続され、かつ出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路を備える電源分離された半導体集積回路の制御方法であって、
上記第２の回路への電源電圧の供給を遮断する場合に、上記出力制御信号により上記論理回路の出力を所定電位に固定した後、当該電源電圧を供給する電源回路を制御して上記第２の回路への電源電圧の供給を遮断することを特徴とする半導体集積回路の制御方法。

本発明の第１の実施形態による半導体集積回路の構成例を示す図である。 第１の実施形態における電源制御シーケンスの一例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第１の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 本発明の第２の実施形態による半導体集積回路の構成例を示す図である。 第２の実施形態における電源制御シーケンスの一例を示すタイミングチャートである。 第２の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第２の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 本発明の第３の実施形態による半導体集積回路の構成例を示す図である。 第３の実施形態における電源制御シーケンスの一例を示すタイミングチャートである。 第３の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 第３の実施形態における電源制御シーケンスの他の例を示すタイミングチャートである。 本発明の第４の実施形態による半導体集積回路の構成例を示す図である。 第４の実施形態における電源制御シーケンスの一例を示すタイミングチャートである。

符号の説明

ＣＭＡ、ＣＭＢ、ＣＭＣ、ＣＭＤ 回路モジュール
ＩＣＡ、ＩＣＢ、ＩＣＣ 内部回路モジュール
ＰＳＬ、ＰＳＡ、ＰＳＢ、ＰＳＣ 電源回路
Ａ１１、Ｂ１１、Ｂ１２、Ｃ１１、Ｄ１１〜Ｄ１３ 論理ゲート
ＳＡ１、ＳＢ１、ＳＣ１ 制御信号
ＳＡ３、ＳＢ３、ＳＣ３ 出力制御信号

Claims (5)

1. 電源電圧が常時供給される第１の回路と、
   電源電圧の供給が遮断される場合がある第２の回路と、
   上記第２の回路の出力端が第１の入力端に接続されるとともに、出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路とを備え、
   上記第２の回路への電源電圧の供給を開始する場合には、当該第２の回路に電源電圧が供給された後、上記出力制御信号により当該第２の回路の出力を上記論理回路が出力するようにし、
   上記第２の回路への電源電圧の供給を遮断する場合には、上記出力制御信号により上記論理回路の出力を所定電位に固定した後、当該第２の回路への電源電圧の供給を遮断することを特徴とする半導体集積回路。
2. 上記第２の回路に入力される信号の信号線に対してバッファ回路を挿入したことを特徴とする請求項１記載の半導体集積回路。
3. 上記電源電圧を供給する電源回路を制御するとともに、上記出力制御信号を出力する制御回路をさらに備えることを特徴とする請求項１又は２記載の半導体集積回路。
4. 電源電圧が常時供給される第１の回路と電源電圧の供給が遮断される場合がある第２の回路とを備え、さらに上記第２の回路の出力端が第１の入力端に接続され、かつ出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路を備える電源分離された半導体集積回路の制御方法であって、
   上記第２の回路への電源電圧の供給を開始する場合に、当該電源電圧を供給する電源回路を制御して上記第２の回路に電源電圧が供給された後、上記論理回路の出力として上記第２の回路の出力が出力されるよう上記出力制御信号を制御することを特徴とする半導体集積回路の制御方法。
5. 電源電圧が常時供給される第１の回路と電源電圧の供給が遮断される場合がある第２の回路とを備え、さらに上記第２の回路の出力端が第１の入力端に接続され、かつ出力制御信号が第２の入力端に供給される少なくとも２つの入力端を有する論理回路を備える電源分離された半導体集積回路の制御方法であって、
   上記第２の回路への電源電圧の供給を遮断する場合に、上記出力制御信号により上記論理回路の出力を所定電位に固定した後、当該電源電圧を供給する電源回路を制御して上記第２の回路への電源電圧の供給を遮断することを特徴とする半導体集積回路の制御方法。

Images