CN108108501B - 集成电路芯片的延时控制方法 - Google Patents
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Abstract
本发明公开了一种集成电路芯片的延时控制方法，包括以下步骤：判断第一电路模块与第二电路模块之间是否可能在集成电路芯片的布局布线之后出现较大延时，如果是，则进入下一步；在第一电路模块与第二电路模块之间插入具有旁路结构的管线系统，其中，具有旁路结构的管线系统包括管线通道、旁路通道及与管线通道和旁路通道相连的选择模块；以及在集成电路芯片布局布线之后，分别检测通过管线通道与通过旁路通道的实际延时，并判断通过旁路通道的延时是否满足集成电路芯片的设计规格后通过选择模块选择信号传输的实际通路。本发明有效避免前期对芯片延时预估不足导致在集成电路芯片的设计流程后期需要回退到设计流程前期进行修改，致使日程延迟。
Description
技术领域
本发明涉及集成电路设计领域，特别是涉及一种集成电路芯片的延时控制方法。
背景技术
随着集成电路芯片向着更大规模的方向发展，芯片的延迟现象越来越严重；而在芯片的延迟中，线延迟在芯片的延迟中占有越来越重的比重，特别是在数据总线中。
而在集成电路芯片设计的初期阶段，线延迟并不能准确的评估，往往是到设计流程后段的布局布线时才发现芯片延时违反了设计规格，此时，不得不返回到设计流程前段来修改RTL(Register Transfer Level，寄存器传输级)设计，从而严重影响到集成电路芯片的设计日程。
发明内容
本发明的目的在于克服现有技术的不足，提供一种集成电路芯片的延时控制方法，使得不会影响到集成电路芯片的设计日程。
本发明的目的是通过以下技术方案来实现的：一种集成电路芯片的延时控制方法，包括以下步骤：
判断第一电路模块与第二电路模块之间是否可能在集成电路芯片的布局布线之后出现较大延时，如果是，则进入下一步；
在所述第一电路模块与所述第二电路模块之间插入具有旁路结构的管线系统，其中，所述具有旁路结构的管线系统包括管线通道、旁路通道及与所述管线通道和所述旁路通道相连的可以选择两个通道其中之一进行信号传输的选择模块；以及
在集成电路芯片布局布线之后，分别检测通过所述管线通道与通过所述旁路通道的实际延时，并判断通过所述旁路通道的延时是否满足集成电路芯片的设计规格后进行信号传输。
所述管线通道暂存所述第一电路模块传输的信号，所述旁路通道直接将所述第一电路模块的信号传输至所述第二电路模块。
如果判断第一电路模块与第二电路模块之间不可能在集成电路芯片的布局布线之后出现较大延时，则所述第一电路模块的信号直接传输至所述第二电路模块。
如果判断通过所述旁路通道的延时满足集成电路芯片的设计规格，则将所述选择模块设置为选择所述旁路通道进行信号传输；如果判断通过所述旁路通道的延时不满足集成电路芯片的设计规格，则将所述选择模块设置为选择所述管线通道进行信号传输，将一个较大的延时分割成两个较小延时，使延时满足设计规格。
本发明的有益效果是：不会影响到集成电路芯片的设计日程，也不会因为增加的管线结构而导致集成电路芯片的性能下降和面积大量增加。
附图说明
图1为本发明集成电路芯片的延时控制方法的方法流程图；
图2为本发明集成电路芯片的延时控制方法的应用结构示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
请参阅图1，图1为本发明集成电路芯片的延时控制方法的方法流程图，本发明集成电路芯片的延时控制方法包括以下步骤：
步骤一，动作开始。
步骤二，设计者判断第一电路模块与第二电路模块之间是否可能在集成电路芯片的布局布线之后出现较大延时，如果是，则进入下一步；如果否，则第一电路模块的信号直接传输至第二电路模块。
步骤三，在第一电路模块与第二电路模块之间插入具有旁路结构的管线系统，其中，具有旁路结构的管线系统包括管线通道、旁路通道及与管线通道和旁路通道相连的可以选择两个通道其中之一进行信号传输的选择模块，管线通道用于暂存第一电路模块传输的信号，旁路通道为直接将第一电路模块的信号传输至第二电路模块。
步骤四，在集成电路芯片布局布线之后，分别检测通过管线通道与通过旁路通道的实际延时，并判断通过旁路通道的延时是否满足集成电路芯片的设计规格后进行信号传输；如果是，则将选择模块设置为选择旁路通道进行信号传输；如果否，则将选择模块设置为选择管线通道进行信号传输。
步骤五，动作结束。
请参阅图2，图2为本发明集成电路芯片的延时控制方法的应用结构示意图。第一电路模块与第二电路模块分别为能够实现某功能的具体电路结构，第一电路模块与第二电路模块之间设置有具有旁路结构的管线系统，具有旁路结构的管线系统包括管线通道、旁路通道及与管线通道和旁路通道相连的可以选择两个通道其中之一进行信号传输的选择模块，管线通道用于暂存第一电路模块传输的信号，旁路通道为直接将第一电路模块的信号传输至第二电路模块。
当设计者预先判断第一电路模块与第二电路模块之间可能在布局布线之后出现较大延时，则会在第一电路模块与第二电路模块之间插入具有旁路结构的管线系统，在集成电路芯片布局布线之后，分别检测通过管线通道与通过旁路通道的实际延时，判断通过旁路通道的延时是否满足集成电路芯片的设计规格。如果判断通过旁路通道的延时满足集成电路芯片的设计规格，则将选择模块设置为选择旁路通道进行信号传输，即直接将第一电路模块的信号传输至第二电路模块；如果判断通过旁路通道的延时不满足集成电路芯片的设计规格，则将选择模块设置为选择管线通道进行信号传输，即将第一电路模块传输的信号通过管线通道进行暂存后再传输至第二电路模块。
本发明集成电路芯片的延时控制方法与现有技术相比，通过在集成电路芯片设计的流程前段RTL设计时，在可能出现大的线延时的地方预先插入具有旁路结构的管线系统，然后根据布局布线的评估结果，决定预插入的具有旁路结构的管线系统是否选择管线通道进行信号传输，由于只需调整选择模块的设置，不需要返回修改RTL设计，从而既不会影响到设计日程，也不会因为增加的管线结构而导致集成电路芯片的性能下降和面积大量增加。
综上所述，本发明集成电路芯片的延时控制方法，使得在集成电路芯片设计中，不会影响到集成电路芯片的设计日程，也不会因为增加的管线结构而导致集成电路芯片的性能下降和面积大量增加。
Claims (4)
1.一种集成电路芯片的延时控制方法，包括以下步骤：
判断第一电路模块与第二电路模块之间是否可能在集成电路芯片的布局布线之后出现较大延时，如果是，则进入下一步；
在所述第一电路模块与所述第二电路模块之间插入具有旁路结构的管线系统，其中，所述具有旁路结构的管线系统包括管线通道、旁路通道及与所述管线通道和所述旁路通道相连的可以选择两个通道其中之一进行信号传输的选择模块；以及
在集成电路芯片布局布线之后，分别检测通过所述管线通道与通过所述旁路通道的实际延时，并判断通过所述旁路通道的延时是否满足集成电路芯片的设计规格后进行信号传输；
如果判断通过所述旁路通道的延时满足集成电路芯片的设计规格，则将所述选择模块设置为选择所述旁路通道进行信号传输。
2.根据权利要求1所述的集成电路芯片的延时控制方法，其特征在于：所述管线通道暂存所述第一电路模块传输的信号，所述旁路通道直接将所述第一电路模块的信号传输至所述第二电路模块。
3.根据权利要求1所述的集成电路芯片的延时控制方法，其特征在于：如果判断第一电路模块与第二电路模块之间不可能在集成电路芯片的布局布线之后出现较大延时，则所述第一电路模块的信号直接传输至所述第二电路模块。
4.根据权利要求1所述的集成电路芯片的延时控制方法，其特征在于：如果判断通过所述旁路通道的延时不满足集成电路芯片的设计规格，则将所述选择模块设置为选择所述管线通道进行信号传输，将一个较大的延时分割成两个较小延时，使延时满足设计规格。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611054787.5A CN108108501B (zh) | 2016-11-25 | 2016-11-25 | 集成电路芯片的延时控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611054787.5A CN108108501B (zh) | 2016-11-25 | 2016-11-25 | 集成电路芯片的延时控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108108501A CN108108501A (zh) | 2018-06-01 |
| CN108108501B true CN108108501B (zh) | 2021-07-02 |
Family
ID=62205172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611054787.5A Active CN108108501B (zh) | 2016-11-25 | 2016-11-25 | 集成电路芯片的延时控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108108501B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111199133B (zh) * | 2019-12-27 | 2023-09-15 | 成都锐成芯微科技股份有限公司 | 一种自动布线绕线的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5760478A (en) * | 1996-08-20 | 1998-06-02 | International Business Machines Corporation | Clock skew minimization system and method for integrated circuits |
| TW400968U (en) * | 1998-12-19 | 2000-08-01 | Zippy Tech Corp | Off-delaying device of cooling fan |
| JP4037116B2 (ja) * | 2002-01-28 | 2008-01-23 | 松下電器産業株式会社 | 遅延調整回路装置、これを用いた半導体集積回路装置および遅延調整方法 |
| US8937512B1 (en) * | 2013-10-24 | 2015-01-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Voltage-controlled oscillator |
-
2016
- 2016-11-25 CN CN201611054787.5A patent/CN108108501B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108108501A (zh) | 2018-06-01 |
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