JPH09510586A - クロック振幅の低減された低損失集積回路 - Google Patents

Abstract

(57)【要約】 本願の対象は、クロックシステムを有する集積回路であり、とくに外部パイプラインを有するＣＭＯＳ回路であって、この回路ではできるだけ小さな全体損失電力が生じるように、クロックドライバ回路に特別に接続されたドライバ段（ＳＰ，ＳＮ）が設けられており、このドライバ段がクロック供給電圧（Ｖ）を形成し、このクロック供給電圧は一般的な供給電圧（ＶＤＤ）のほぼ半分に相応する。本願対象によって達成された利点はまず第１に、損失電力が大きく低減されたのに比較して能力の低下がわずかであることである。

Description

【発明の詳細な説明】 クロック振幅の低減された低損失集積回路 超ＬＳＩ回路の複雑性がますます増大し、またこの種の素子がバッテリー動作 型の移動機器や装置でますます使用されるようになったため、損失電力を低減す ることがますます急務となっている。例えば多数の抵抗を有する集積ＣＭＯＳ回 路では、損失電力のかなりの割合がクロックノードのキャパシタンスの充放電に 食われる。ここでは全電力損失の３０から５０％がしばしばクロックシステムに 発生する。 クロックノードの全体キャパシタンスは、クロックノードに接続されたトラン ジスタの全キャパシタンスと、クロック線路の配線キャパシタンスとの合成キャ パシタンスである。両方の成分とも簡単に任意に低減することはできない。技術 進歩によって構造自体はますます小さくなっているがこの問題は解決されていな い。なぜなら、ゲートおよび線路の横方向寸法は小さくなり、同時に絶縁層も薄 くなっているが、小さくなった横方向寸法は所定のチップ面積にさらに多くの機 能を収容するために使用されるからである。さらに、１μｍのオーダーの幅の金 属路ではキャパシタンスがすでに縁部容量と結合容量によって決められ、線路の 長さによる部分は非常に小さい。線路幅を低減しても 縁部容量はほとんど変化せず、全体キャパシタンスは格段には低減されない。ま た導体路間隔を減少することは結合容量を高め、ひいては全体キャパシタンスを 高める。 装置のデータスループットは一定に留まるべきであるという基本前提の下では 、スイッチング周波数の低減は複雑性の増大（並列化）を要求する。そのため全 体としては損失電力の節減を得ることができない。 損失電力を低減するための別の手段は、回路全体の供給電圧を低下させること である。なるほど供給電圧は損失電力に二乗の比で関係するが、他の回路部分へ の適合には損失が伴い、また場合によってはノイズに対する頑強性が低減する。 本発明の基礎とする課題は、全体損失電力を低減しながら、これに結びついた 性能の低下およびノイズに対する脆弱性をできるだけ回避するようにした集積回 路を提供することである。この課題は本発明により、請求項１に記載された構成 に基づいて解決される。 請求項２から６は本発明の有利な実施例に関するものである。有利な実施例の 利点は以下の説明から明らかとなる。 本発明を以下、図面に基づき詳細に説明する。 図１は、本発明に重要な回路部分の第１実施例、 図２は、本発明に重要な回路部分の第２実施例、 図３は、本発明に重要な回路部分の第３実施例、 図４は、低損失集積回路の本発明に重要な回路部分の別の実施例である。 低損失集積回路と、とりわけＣＭＯＳ回路との関連で理解すべきである。ここ ではとくにＣＭＯＳ回路をパイプラインで拡張することが考えられる。なぜなら 、ＣＭＯＳ回路は一連のレジスタ、したがって通常は大量のクロックシステムを 有しているからである。 基本的アイデアは、振幅の小さなクロック発生器ないしクロックドライバを使 用することである。すなわち、クロックドライバの供給電圧を係数ｒだけ、一般 的な供給電圧よりも低減するのである。クロックドライバの基本的構成では、直 列接続されたインバータ段が設けられており、そのトランジスタの幅はクロック ドライバ出力側に向かって増大する。クロック振幅を低減するためには、クロッ クドライバ出力側にあるインバータ終段を変形するだけでよい。 図１には、クロックドライバ出力側におけるドライバ段の第１実施例が示され ている。ここでは例えば、２つの相補型スイッチングトランジスタＳＰとＳＮが 直列に接続されている。ここでトランジスタＳＰの第１の端子は外部にある低減 されたクロック供給電圧ＶＨＨに、またトランジスタＳＮの第１の端子は基準電 位ＶＳＳに接続されており、トランジスタＳＰとＳＮの第２の端子は相互に接続 されており、トランジスタＳＰとＳＮのゲート端子には先行するインバータ段の 出力信号Ｐｈｉ_inが供給される。２つのトランジスタＳＰとＳＮの接続点と基準 電位ＶＳＳの間には、負荷キャパシタンスＣ_Loadが接続されており、この負荷キ ャパシタンスにはクロック出力信号Ｐｈｉ_outが印加される。外部クロック供給 電圧ＶＨＨは係数ｒだけ、一般的供給電圧ＶＤＤより低減されている。 相補型のクロックフェーズを使用するためには、クロックシステムの振幅がち ょうどＶＤＤ／２でない場合には、２つの外部クロック供給電圧が必要である。 この場合、クロックシステムにおける損失電力は可能な限り低減され、低減率は 係数ｒ²で得られる。さらに、チップ内部損失電力には付加的な外部電圧供給の 制御で生じる損失電力も加わることを考慮しなければならない。 図２には、クロックドライバ出力側のドライバ段の別の実施例が示されている 。このドライバ段は図１のものとは、外部クロック供給ＶＨＨの代わりに、クロ ック供給電圧Ｖが電圧制御器ＶＣによって形成されている点で異なっている。こ こで電圧制御器ＶＣは、例えば従来の直列レギュレータとすることができる。こ の種の制御器は例えば安定化電源網で使用されている。ここでも同じようにクロ ックドライバ回路の損失電力は係数ｒ²だけ低減される。しかし制御回路ＶＣ（ ここでは電圧（１−ｒ）×ＶＤＤが降下する）での付加的損失電力をさらに考慮 しなければならない。その ため全体として係数ｒだけの低減しか得られない。 図３には、クロックドライバ回路の出力側におけるドライバ段の第３実施例が 示されている。この実施例では、図２に示された制御器ＶＣがスイッチングトラ ンジスタＳＰ１により置換されており、トランジスタＳＰ１の第１の端子が供給 電圧ＶＤＤと接続され、第２の端子が補助コンデンサＣ_Dummyを介して基準電位 ＶＳＳと接続され、またトランジスタＳＰ１のゲート端子にはクロック入力信号 Ｐｈｉ_inを反転したクロック信号Ｐｈｉ_Qinが供給される。外部補助コンデンサ Ｃ_Dummyは第１のクロックフェーズの間充電され、これに基づいてスイッチング トランジスタＳＰ１は非道通となる。これに続くクロックフェーズでは、補助コ ンデンサからインバータ段のプルアップトランジスタＳＰを介して、クロックド ライバの負荷キャパシタンスＣ_Loadが充電される。ここで振幅は次式に従って定 められる。 Ｖ_High＝ＶＤＤ×Ｃ_Dummy／（Ｃ_Dummy＋Ｃ_Last） Ｃ_Dummy＝Ｃ_Lastである特別の場合に対しては、クロックシステムでＶＤＤ／ ２の振幅が生じる。損失電力は同じように係数ｒしか低減されない。 したがって、損失電力を低減するという観点からだけでは図２の制御回路ＶＣ に対してなんら利点がない。 所要の外部負荷キャパシタは場合によっては高いコ ストにつながる。さらにこのキャパシタを介してクロック振幅をほとんど任意に 選択することができ、そのためには外部回路を変更すればよいだけである。さら にスイッチングトランジスタＳＰ１を介した補助キャパシタの充電はクロックシ ステムで必要とされるエッジ持続時間よりも大きな時定数で行われる。具体的に は、補助コンデンサの充電のためのスイッチングトランジスタは、クロックドラ イバ終段のプルアップトランジスタよりも小さなトランジスタ幅を有するように 構成することができる。このようにして、電圧ＶＤＤに対する給電系の典型的な 電流ピーク（これは従来のクロックドライバで惹起されるのと同じである）はそ の問題となる副作用と共に減少される。 図４には、クロックドライバ出力側におけるドライバ段の第４の実施例が示さ れている。図４に示された実施例は、図３の実施例と次の点で異なる。すなわち 、補助キャパシタＣ_Dummyの代わりに別の負荷キャパシタＣ_Load-Qが設けられて おり、これの第２の端子が基準電位ＶＳＳではなく、一般的な供給電圧ＶＤＤに 接続されており、スイッチングトランジスタＳＰ１に対して相補型のスイッチン グトランジスタＳＮ１が設けられており、このスイッチングトランジスタの第１ の端子が低減されたクロック供給電圧Ｖに対する線路と接続されており、その第 ２の端子が２つのトランジスタＳＰとＳＮの間に接続されており、そのゲートが トランジスタＳＰ１のゲートと接続されている点で異なる。 ここで有利には、クロック供給電圧Ｖは同時に、終段の出力信号Ｐｈｉ_outに 対して反転された出力信号Ｐｈｉ_Qoutとして使用することができる。 その代わりに充電が、２つの相補型クロックドライバＳＰ，ＳＮとＳＰ１，Ｓ Ｎ１との間で分散されている。回路は相補型クロックシステムに使用することが できる。相補型クロックシステムは損失電力の観点からは簡単なレジスタを使用 できることからとくに魅力的である。係数ｒは図３の実施例と同じようにキャパ シタンス比によって定められる。しかし図４の回路はｒ＝約０．５の特別の場合 に合わせて構成されている。というのはこの場合、電圧を低減するための付加的 素子が使用されず、２つの相補型ドライバが相互に“前置抵抗”の役目を果たし 、従って係数ｒ²の損失電力の低減が得られる。これまでの実施例のうち、この 実施例のみが付加的な外部供給電圧を必要とせず、係数ｒ２、すなわち最大減少 係数での損失電力低減が得られる実施例である。 減少係数ｒは基本的には０＜ｒ＜１の領域で選択することができる。集積回路 で使用するためには、ｒは約０．４から約０．６の領域が最適である。なぜなら 、この場合に損失電力と性能ないしノイズ脆弱性との有利な釣合関係が得られる からである。 スイッチングトランジスタＳＰとＳＰ１はここでは例えばｐチャネル電界効果 トランジスタであり、スイッチングトランジスタＳＮとＳＮ１はｎチャネル電解 効果トランジスタである。しかし他の相応するｎｐｎトランジスタおよびｐｎｐ トランジスタを使用することもできる。 信号振幅の低減は基本的にＳ／Ｎ比の減少という観点から考えなければならな い。チップ内に小さな信号しか存在しない場合に振幅だけを低減すると、ノイズ の大きさが変化しなければ、この信号の印加される回路部分がノイズの影響を受 けやすくなる。したがってこの種の公知の回路では、すべての信号に対してＶＤ ＤとＶＳＳとの間の全振幅が使用される。しかしクロックシステムには、例えば 回路が外部パイプラインを有する場合には例外がある。というのは、クロックノ ードがチップ上の他のすべての信号ノードよりもオーダー単位で大きなキャパシ タンスを有するからである。同時にクロックドライバの終段では、トランジスタ が、いずれかの信号をドライブするゲートの通常の出力側におけるよりもオーダ ー単位だけ広く構成されている。これによりクロックシステムはチップにある他 の信号線路すべてよりもオーダー単位で小さなインピーダンスを有するようにな る。これによって、クロック信号は寄生入力結合によってノイズの影響を簡単に は受けないようになる。これは他の信号線路も同じで ある。さらに、チップ上に広く拡張された信号網が、クロック網に対しても特別 に当てはまるように、多数の別の信号と結合される。これらの信号がすべてが同 時ではなく１つの方向に切り替わることを前提とすれば、この入力結合すべての 和は平均して非常に小さくなり、極値ではゼロに近づく。統計的に均一に分散さ れているというこの前提は、この形式の通常の集積回路では正当なものである。 プリ・チャージ・ストラテジーによる完全なダイナミック論理回路では、この前 提はもちろん当てはまらない。したがってこの形式の通常の集積回路では、クロ ックシステムの線路への信号の入力結合はそれほど重大なものではない。 レジスタを有する集積回路では、信号振幅の減少によって一般的にスイッチン グ時間が上昇する。レジスタを改造しなければ、減少係数ｒ＝０．５の場合、最 大スイッチング周波数は６０％減少し、クロック網の損失電力は７５％減少する 。スイッチング周波数と損失電力とを比較考量することはとくに有利ではないと 思えるが、しかし多くの適用例では、システムの最大クロック周波数がレジスタ のスイッチング速度ではなく、論理ブロックのクリティカルな経路によって定ま ることを考慮すべきである。 レジスタのスイッチング速度が６０％低下することを容認できないと思われる ような場合（例えばデータスループットが低減することとなる）に対し、レジス タを改造することによって、レジスタのスイッチング速度を、クロックにより制 御されるトランジスタの改造によって適合することができる。係数ｒ＝０．５だ け低減されたクロック振幅によって、振幅を低減しない場合と同じ速度を達成す るためには、クロックにより制御されるトランジスタのトランジスタ幅を約係数 ２だけ高めなければならない。これによりクロックシステムの全体キャパシタン スが上昇する。しかし配線キャパシタンスがトランジスタゲートによって生じる キャパシタンスよりも格段に上昇するから、クロックシステムの全体キャパシタ ンスの変化はわずかである。したがって、レジスタの改造の際に得られる、クロ ックシステムでの損失電力の節約は７０％にまで達することができる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年２月２９日 【補正内容】 縁部容量はほとんど変化せず、全体キャパシタンスは格段には低減されない。ま た導体路間隔を減少することは結合容量を高め、ひいては全体キャパシタンスを 高める。 装置のデータスループットは一定に留まるべきであるという基本前提の下では 、スイッチング周波数の低減は複雑性の増大（並列化）を要求する。そのため全 体としては損失電力の節減を得ることができない。 損失電力を低減するための別の手段は、回路全体の供給電圧を低下させること である。なるほど供給電圧は損失電力に二乗の比で関係するが、他の回路部分へ の適合には損失が伴い、また場合によってはノイズに対する頑強性が低減する。 日本特許出願ＪＰ−Ａ−２１１９４２７に対するPATENT ABSTRACTS OF JAPAN ，Band 14，Nr．346［4289］から、出力バッファ回路が公知である。この出力バ ッファ回路では、供給電圧端子（ＶＤＤ，ＶＳＳ）とそれぞれの出力トランジス タとの間に、出力振幅を制限するための別のトランジスタが直列に接続されてお り、このようにして誤機能の発生が回避される。 国際特許出願ＷＯ−Ａ−９２００９１４１から、差動出力バッファ回路が公知 である。この差動出力バッファ回路には差動出力段が設けられており、その２つ の分岐路がそれぞれ全供給電圧（ＶＤＤ，ＶＳＳ）の出力端子と接続されており 、分岐路は出力トランジスタと付加的なＭＯＳ制限トランジスタからなる直列回 路をそれぞれ１つ有している。ここでＭＯＳ制限トランジスタのゲートは供給電 圧発生器で形成された電圧によって制御され、この電圧は全供給電圧よりも低い 。 本発明の基礎とする課題は、全体損失電力を低減しながら、これに結びついた 性能の低下およびノイズに対する脆弱性をできるだけ回避するようにした集積回 路を提供することである。この課題は本発明により、請求項１に記載された構成 に基づいて解決される。 請求項２から６は本発明の有利な実施例に関するものである。有利な実施例の 利点は以下の説明から明らかとなる。 本発明を以下、図面に基づき詳細に説明する。 図１は、本発明に重要な回路部分の第１実施例、 図２は、本発明に重要な回路部分の第２実施例、 図３は、本発明に重要な回路部分の第３実施例、 請求の範囲 １．クロックドライバ回路を有する集積回路であって、 前記クロックドライバ回路（ＳＰ，ＳＮ）の少なくとも１つの終段の第１の端 子にはクロック供給電圧が供給され、 該クロック供給電圧の大きさは集積回路の一般的な供給電圧（ＶＤＤ）よりも 小さく、 前記クロックドライバ回路の少なくとの１つの終段の第２の端子は基準電位（ ＶＳＳ）と接続されており、 前記第１の端子と第２の端子との間に負荷電流が流れる、ことを特徴とする集 積回路。

Claims (1)

1. 【特許請求の範囲】 １．クロックドライバ回路を有する集積回路であって、前記クロックドライバ 回路（ＳＰ，ＳＮ）の少なくとも終段にはクロック供給電圧（Ｖ）が供給され、 該クロック供給電圧は大きさが集積回路の一般的供給電圧（ＶＤＤ）よりも低い 、ことを特徴とする集積回路。 ２．クロックドライバ回路の終段は外部電圧源（ＶＨＨ）により給電される、 請求項１記載の集積回路。 ３．クロック供給電圧（Ｕ）は、一般的供給電圧（ＶＤＤ）から制御器（ＶＣ ）によって形成され、 該制御器の一方の端子はクロックドライバ回路の終段と接続され、他方の端子 は一般的な供給電圧（ＶＤＤ）と接続されている、請求項１記載の集積回路。 ４．スイッチングトランジスタ（ＳＰ１）が設けられており、該トランジスタ の第１の端子は一般的な供給電圧（ＶＤＤ）と接続され、第２の端子はクロック 供給電圧（Ｖ）と接続され、ゲート端子には終段（ＳＰ，ＳＮ）のクロック入力 信号（Ｐｈｉ_in）に対して反転されたクロック信号（Ｐｈｉ_Qin）が供給され、 スイッチングトランジスタ（ＳＰ１）の第２の端子補助キャパシタ（Ｃ_Dummy ）を介して基準電位（ＶＳＳ）と接続されている、請求項１記載の集積回路。 ５．インバータ段（ＳＰ１，ＳＮ１）が設けられて おり、 該インバータ段には終段の出力側と一般的な供給電圧（ＶＤＤ）との差電圧が 給電され、 該インバータ段は、終段のクロック入力信号（Ｐｈｉ_in）に対して反転された クロック入力信号（Ｐｈｉ_Qin）によって制御され、 該インバータ段の出力側はドライバ段の終段（ＳＰ，ＳＮ）に対するクロック 供給電圧（Ｖ）を送出し、 該クロック供給電圧（Ｖ）は同時に、終段のクロック出力信号（Ｐｈｉ_out） に対して反転されたクロック出力信号（Ｐｈｉ_Qout）である、請求項１記載の集 積回路。 ６．クロック供給電圧（Ｖ）の値は、一般的な供給電圧（ＶＤＤ）の値の０． ４から０．６倍に調整されている、請求項１から５までのいずれか１項記載の集 積回路。