DE10133364C1 - Schaltungsanordnung und Verfahren zum Betreiben einer Schaltungsanordnung - Google Patents

Abstract

Bei einer Schaltungsanordnung mit einer Takttreiberstufe weist die Takttreiberstufe einen ersten Schaltungszweig, dem ein erstes Taktsignal zuführbar ist, und einen zweiten Schaltungszweig, dem ein zweites, zum ersten Taktsignal komplementäres Taktsignal zuführbar ist, auf, wobei der zweite Schaltungszweig mit dem ersten Schaltungszweig elektrisch verbunden ist, wobei ein Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig herstellbar und eine Regelungseinrichtung zum Regeln der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung vorgesehen ist.

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einer Takttreiberstufe und ein Verfahren zum Betreiben einer solchen Schaltungsanordnung.

In integrierten Schaltungen kommt den Verlustleistungen im Taktsystem häufig eine herausragende Bedeutung zu, da diese in der Regel einen Anteil von etwa 40% an der gesamten Verlustleistung ausmachen.

Aus [1] ist eine Schaltungsanordnung mit dem in Fig. 1 dargestellten Aufbau bekannt. Dieser bekannte Takttreiber weist zur Reduzierung der Verlustleistung im Taktnetz einen reduzierten Spannungshub auf.

Gemäß Fig. 1 weist die Schaltungsanordnung 100 gemäß [1] zwei komplementäre Schalttransistoren MP1 und MN2 auf. Ein erster Anschluss des Schalttransistors MN2 ist mit einem Bezugspotential Vss verbunden. Ein erster Anschluss des Schalttransistors MP1 ist mit einer allgemeinen Versorgungsspannung Vdd des Taktnetzes verbunden. Den Gateanschlüssen der Schalttransistoren MP1 und MN2 wird jeweils ein Taktsignal Φ_f bzw. Φ_f zugeführt, wobei die beiden Taktsignale Φ_f bzw. Φ_f invers zueinander sind. Die Taktsignale Φ_f bzw. Φ_f können z. B. Ausgangssignale einer vorhergehenden Inverterstufe eines Takttreibers mit mehreren hintereinandergeschalteten Inverterstufen sein.

Außerdem sind zwei parallel geschaltete Schalttransistoren MN1 und MP2 vorgesehen, wobei das Gate des Transistors MN1 mit dem Gate des Transistors MP1 und das Gate des Transistors MP2 mit dem Gate des Transistors MN2 verbunden ist. Ferner ist ein erster Anschluss des Transistors MN1 mit dem zweiten Anschluss des Transistors MN2 und ein zweiter Anschluss des Transistors MN1 mit dem zweiten Anschluss des Transistors MP1 verbunden. Ein erster Anschluss des Transistors MP2 ist mit der Verbindung zwischen den Transistoren MN1 und MN2 und ein zweiter Anschluss des Transistors MP2 ist mit der Verbindung zwischen den Transistoren MN1 und MP1 verbunden.

Ferner sind zwei Lastkapazitäten und C_{Φ h} vorgesehen. Ein erster Anschluss der Lastkapazität ist mit der allgemeinen Versorgungsspannung Vdd verbunden und ein zweiter Anschluss der Lastkapazität ist mit dem zweiten Anschluss des Transistors MP2 und mit der Verbindung zwischen den Transistoren MN1 und MP1 verbunden. Ein erster Anschluss der Lastkapazität C_{Φ h} ist mit der Bezugsspannung Vss verbunden und ein zweiter Anschluss der Lastkapazität C_{Φ h} ist mit dem ersten Anschluss des Transistors MP2 und mit der Verbindung zwischen den Transistoren MN1 und MN2 verbunden.

In Fig. 2 ist das Schaltungsprinzip der Schaltungsanordnung 100 aus Fig. 1 dargestellt. Dabei entsprechen den Transistoren MP1 und MN2 die Schalter und , während der Parallelschaltung von Transistoren MN1 und MP2 der Schalter S_Φ entspricht.

Beim Öffnen der Schalter und und beim Schließen des Schalters S_Φ stellt sich durch Ladungsausgleich auf den Kapazitäten der beiden komplementären Taktphasen die gegenüber der allgemeinen Versorgungsspannung reduzierte Gleichgewichtsspannung

V_eq = (1/r).Vdd

ein, wobei der allgemeine Zusammenhang

gilt.

Im Idealfall beträgt r = 2, so dass der Spannungshub auf dem Taktnetz auf die Hälfte reduziert wird. Dies bewirkt eine Halbierung der Taktverlustleistung.

Eine weitere Halbierung der Taktverlustleistung kommt dadurch zustande, dass nach Kurzschließen der beiden komplementären Taktphasen ein Spannungsausgleich zwischen den parasitären Kapazitäten des Taktnetzes stattfindet, wofür keine Ladung aus der allgemeinen Versorgungsspannung erforderlich ist. Die Verlustleistung wird somit insgesamt um den Faktor vier reduziert.

In der aus [1] bekannten Schaltungsanordnung 100 gemäß Fig. 1 sind jedoch die Lastkapazitäten C_{Φ h} und unterschiedlich groß, was zu einer Abweichung des Faktors r vom Wert zwei führt. Der Unterschied zwischen C_{Φ h} und kommt dadurch zustande, dass von der invertierten Taktphase PMOS- Transistoren angesteuert werden, die aufgrund ihrer geringeren Leitfähigkeit um den Faktor zwei bis drei größer dimensioniert sind als die von der nichtinvertierten Taktphase angesteuerten NMOS-Transistoren.

Aus diesem Grunde ist eine Ausgleichskapazität C_diff = - C_{Φ h} erforderlich, die an die nichtinvertierte Taktphase geschaltet wird, um einen theoretischen Wert r = 2 zu erhalten. Beim Herstellungsprozess unterliegen C_{Φ h}, und C_diff jedoch Schwankungen, so dass nach der Herstellung dennoch der Faktor r von dem Wert zwei abweichen kann.

Des weiteren tritt häufig auch eine zeitliche Verschiebung der die Schalter , und S_Φ, ansteuernden Signale bzw. Signalflanken, ein sogenannter "Skew-Effekt", ein. Dieser Skew-Effekt führt dazu, dass die Signalflanken der Ansteuersignale nicht mehr zum gleichen Zeitpunkt auftreten, so dass beispielsweise und S_Φ beide kurzzeitig geschlossen sind, während bereits geöffnet ist. In diesem Falle fließt eine geringere Ladungsmenge von nach Vss, so dass die Gleichgewichtsspannung V_eq kleiner als Vdd/2 ist.

Die Abweichung der Gleichgewichtsspannung V_eq vom Wert Vdd/2 wiederum führt jedoch zu einer Verlängerung der "in-to-out"- Laufzeit der C²MOS-Latch-Schaltung, die (etwa für eine Abweichung des Wertes der Gleichgewichtsspannung V_eq vom Wert Vdd/2 in der Höhe von 100 mV) im Bereich 20-30% liegen kann.

Aus [2] ist eine Schaltungsanordnung 200 bekannt, die in Fig. 3 dargestellt ist und bei der statt der parallel geschalteten Transistoren MN1 und MP2 zwei in Reihe geschaltete Transistoren MN1 und MP2 vorgesehen sind, die beide so angesteuert werden, dass sie erst dann leiten, wenn die Transistoren MP1 und MN2 gesperrt sind. Auf diese Weise soll ein Ladungsverlust durch den o. g. Skew (d. h. eine zeitliche Verschiebung der Signale) am Eingang verhindert werden.

Zusätzlich sind Kapazitäten C_A und C_B vorgesehen, die jeweils mit einem ersten Anschluss an die Verbindung zwischen den Transistoren MN1 und MP2 angeschlossen sind. Ein zweiter Anschluss der Kapazität C_A ist mit der allgemeinen Versorgungsspannung Vdd verbunden und ein zweiter Anschluss der Kapazität C_B ist mit der Bezugsspannung Vss verbunden.

Mittels der Kapazitäten C_A und C_B sollen die o. g. Schwankungen der Kapazitäten C_{Φ h} und verhindert werden. Für große Werte der Kapazitäten C_A und C_B soll hierdurch erreicht werden, dass die Gleichgewichtsspannung V_eq den Wert Vdd/2 annimmt.

Diese Schaltung besitzt jedoch den Nachteil, dass die Kapazitäten C_A und C_B zwar kurzzeitige Spannungsschwankungen auf dem Taktnetz ausgleichen können, aber nicht zum Ausgleich der o. g. prozessbedingten Schwankungen der Kapazitäten C_{Φ h} und geeignet sind.

Werden die beiden komplementären Taktphasen der in Fig. 3 dargestellten Schaltungsanordnung 200 kurzgeschlossen, so ergibt sich aus dem Gesetz der Ladungserhaltung:

woraus folgt:

Hieraus ergibt sich

V_eq(k) = a.V_dd + b.V_eq(k - 1)

mit

Bei einem Einschalten des Taktes bei k = 0 entspricht dies

V_eq(k) = a.V_dd.σ(k) + b.V_eq(k - 1)

mit σ(k) = 0 für k < 0 und σ(k) = 1 für k ≧ 0.

Mit den Korrespondenzen für die z-Transformation

Hieraus ergibt sich

Mit

ergibt die inverse z-Transformation

Nach dem Einschwingen (k → ∞) stellt sich am mittleren Knoten die Gleichgewichtsspannung

Hieraus folgt bei Einsetzen der Werte für a und b:

so dass V_{eq, ∞} insbesondere unabhängig von C_A und C_B ist.

Auch bei dieser Schaltung kann die Gleichgewichtsspannung V_eq kleiner als Vdd/2 sein, was zu einer (20-30)-prozentigen Verlängerung der "in-to-out"-Laufzeit der C²MOS-Latch- Schaltung führt.

Aus [3] ist ein integrierter Schaltkreis mit einem Clock- System bekannt, wobei eine geringe Energiedissipation bewirkt wird, indem ein Clock-Treiberschaltkreis mit einer speziell verdrahteten Treiber-Ausgangsstufe bereitgestellt wird, die eine Clock-Versorgungsspannung generiert, die ungefähr der Hälfte des Werts einer allgemeinen Versorgungsspannung entspricht.

Somit liegt der Erfindung das Problem zugrunde, eine Schaltungsanordnung und ein Verfahren zum Betreiben einer Schaltungsanordnung zu schaffen, die ein Betreiben eines "Half-Swing"-Takttreibers ermöglicht, ohne dass die Gleichgewichtsspannung V_eq vom Wert Vdd/2 abweicht.

Das Problem wird durch die Schaltungsanordnung und das Verfahren zum Betreiben einer Schaltungsanordnung gemäß den unabhängigen Patentansprüchen gelöst.

Eine Schaltungsanordnung mit einer Takttreiberstufe umfasst einen ersten Schaltungszweig, dem ein erstes Taktsignal zuführbar ist und der ein erstes Schaltelement zum Anschließen an eine Versorgungsspannung und eine erste Lastkapazität aufweist.

Die Schaltungsanordnung umfasst ferner einen zweiten Schaltungszweig, dem ein zweites, zum ersten Taktsignal komplementäres Taktsignal zuführbar ist und der ein zweites Schaltelement zum Anschließen an ein Bezugspotential und eine zweite Lastkapazität aufweist, wobei der zweite Schaltungszweig mit dem ersten Schaltungszweig über ein drittes Schaltelement elektrisch koppelbar ist.

Hierbei ist durch Schließen des dritten Schaltelements und Öffnen des ersten und des zweiten Schaltelements ein Ladungsausgleich zwischen den Lastkapazitäten des ersten und zweiten Schaltungszweiges herstellbar.

Erfindungsgemäß ist eine Regelungseinrichtung zum Regeln der beim Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung vorgesehen.

Die Regelungseinrichtung ist vorzugsweise zum elektrischen Verbinden des ersten oder zweiten Schaltungszweigs mit einer oder mehreren Kapazitäten ausgelegt.

Bevorzugt umfasst die Regelungseinrichtung Mittel zum Erzeugen einer vorbestimmten Referenzspannung.

Bei der erfindungsgemäßen Schaltungsanordnung wird die Abweichung der sich zwischen den beiden Schaltungszweigen des Takttreibers einstellenden Gleichgewichtsspannung von dem Wert der halben Versorgungsspannung dadurch deutlich reduziert, dass die bei Ladungsausgleich zwischen den beiden Schaltungszweigen des Takttreibers sich einstellende Spannung geregelt wird. Hierdurch werden Abweichungen aufgrund einer zeitlichen Verschiebung (Skew) der Eingangssignale und aufgrund prozessbedingter Schwankungen der Phasenkapazitäten verhindert.

Die Mittel zum Erzeugen einer vorbestimmten Referenzspannung weisen bevorzugt einen zum ersten Schaltungszweig identischen dritten Schaltungszweig und einen zum zweiten Schaltungszweig identischen vierten Schaltungszweig auf, wobei der dritte und der vierte Schaltungszweig über ein zum dritten Schaltelement identisches viertes Schaltelement elektrisch miteinander verbunden sind. Von der Referenzschaltung wird ein Referenzsignal in Höhe der halben Versorgungsspannung (Vref = Vdd/2) bereitgestellt, welches frei von den o. g. störenden Einflüssen (Skew, prozessbedingte Schwankungen der Kapazitäten) ist.

Die Regelungseinrichtung umfasst weiter vorzugsweise Mittel zum Abtasten der Referenzspannung und der sich nach dem Ladungsausgleich von erstem und zweiten Schaltungszweig einstellenden Spannung gemäß einem Abtastsignal.

Bevorzugt weisen die Mittel vier identische Lastkapazitäten auf, die auf das Abtastsignal hin mit dem ersten, zweiten, dritten und vierten Schaltungszweig elektrisch koppelbar sind. Hierdurch wird erreicht, dass symmetrische Schwankungen auf den Versorgungsleitungen keinen Einfluss auf das erzeugte Referenzsignal Vref haben.

Außerdem weisen diese Mittel zum Koppeln der Lastkapazitäten mit dem ersten, zweiten, dritten und vierten Schaltungszweig vorzugsweise zwei Paare von jeweils komplementär angesteuerten Schaltelementen auf. Hierdurch wird erreicht, dass Kopplungen des Abtastsignals über die Gatekapazität auf die abgetasteten Signale (d. h. der Referenzspannung und der nach Ladungsausgleich von erstem und zweitem Schaltungszweig sich einstellenden Spannung) eliminiert werden.

Bevorzugt sind diese Mittel so ausgelegt, dass die Referenzspannung und die nach Ladungsausgleich von erstem und zweitem Schaltungszweig sich einstellende Spannung zu einem Zeitpunkt abgetastet werden, zu dem der Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig abgeschlossen ist, da dann die jeweiligen Spannungen stabil sind.

Die Regelungseinrichtung umfasst ferner bevorzugt Mittel zum Vergleichen der Referenzspannung mit der nach Ladungsausgleich von erstem und zweitem Schaltungszweig sich einstellenden Spannung und zum Liefern eines Vergleichssignals.

Die Regelungseinrichtung umfasst außerdem Mittel zum elektrischen Verbinden des ersten oder des zweiten Schaltungszweiges mit einer oder mehreren Kapazitäten gemäß dem Vergleichssignal.

Diese Mittel weisen vorzugsweise eine Mehrzahl von mit dem ersten oder dem zweiten Schaltungszweig elektrisch über je ein Schaltelement koppelbaren Teilkapazitäten auf.

Bevorzugt weisen das erste und das zweite Schaltelement zueinander komplementäre MOS-Transistoren auf.

Bei einem Verfahren zum Betreiben einer Schaltungsanordnung mit einer Takttreiberstufe, die einen ersten Schaltungszweig mit einem ersten Schaltelement zum Anschließen an eine Versorgungsspannung und einer ersten Lastkapazität, und einen zweiten Schaltungszweig mit einem zweiten Schaltelement zum Anschließen an ein Bezugspotential und einer zweiten Lastkapazität, wobei der zweite Schaltungszweig mit dem ersten Schaltungszweig über ein drittes Schaltelement elektrisch verbunden ist, aufweist,

• - wird dem ersten Schaltungszweig ein erstes Taktsignal und dem zweiten Schaltungszweig ein zweites, zu dem ersten komplementäres Taktsignal zugeführt, und
• - durch Schließen des dritten Schaltelements und Öffnen des ersten und des zweiten Schaltelements wird ein Ladungsausgleich zwischen den Lastkapazitäten des ersten und zweiten Schaltungszweiges hergestellt, wobei die bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung geregelt wird.

Bevorzugt wird hierbei eine vorbestimmte Referenzspannung erzeugt, die Referenzspannung und die nach Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung gemäß einem Abtastsignal abgetastet, die Referenzspannung mit der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung verglichen und ein Vergleichssignal erzeugt, und eine oder mehrere Kapazitäten werden mit dem ersten oder dem zweiten Schaltungszweig gemäß dem Vergleichssignal elektrisch verbunden.

Vorzugsweise werden die Referenzspannung und die nach Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung zu einem Zeitpunkt abgetastet, zu dem der Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig abgeschlossen ist.

Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im weiteren näher erläutert.

Es zeigen:

Fig. 1 ein Blockschaltbild einer aus [1] bekannten Schaltungsanordnung mit einer Takttreiberstufe;

Fig. 2 das Schaltungsprinzip der Schaltungsanordnung aus Fig. 1;

Fig. 3 ein Blockschaltbild einer aus [2] bekannten Schaltungsanordnung mit einer Takttreiberstufe;

Fig. 4 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung gemäß einem bevorzugten Ausführungsbeispiel;

Fig. 5 ein Diagramm, welches die relative Verlängerung der In-to-Out-Laufzeit einer C²MOS-Latch-Schaltung bei unterschiedlichen Werten für die Gleichgewichtsspannung darstellt; und

Fig. 6a-c Diagramme zur Veranschaulichung einer Simulation des erfindungsgemäßen Takttreibers.

Gemäß Fig. 4 weist eine Schaltungsanordnung 400 gemäß einem bevorzugten Ausführungsbeispiel eine Treiberstufe 401 auf, die im wesentlichen entsprechend der Schaltungsanordnung 100 aus Fig. 1 aufgebaut ist.

Die Treiberstufe 401 weist zwei komplementäre Schalttransistoren 402 und 403 auf. Ein erster Anschluss des Schalttransistors 403 ist mit einem Bezugspotential Vss verbunden (in Fig. 4 durch offene Pfeilsymbole dargestellt). Ein erster Anschluss des Schalttransistors 402 ist mit einer allgemeinen Versorgungsspannung Vdd des Taktnetzes verbunden (in Fig. 4 durch geschlossene Pfeilsymbole dargestellt).

Den Gateanschlüssen der Schalttransistoren 402 und 403 wird jeweils ein Taktsignal Φ_f1 bzw. Φ_f1 zugeführt, wobei die beiden Taktsignale Φ_f1 bzw. Φ_f1 invers zueinander sind. Die Taktsignale Φ_f1 bzw. Φ_f1 können z. B. Ausgangssignale einer vorhergehenden Inverterstufe eines Takttreibers mit mehreren hintereinandergeschalteten Inverterstufen sein.

Außerdem sind zwei parallel geschaltete Schalttransistoren 404 und 405 vorgesehen, wobei das Gate des Transistors 404 mit dem Gate des Transistors 402 und das Gate des Transistors 405 mit dem Gate des Transistors 403 verbunden ist. Ferner ist ein erster Anschluss des Transistors 404 mit dem zweiten Anschluss des Transistors 403 und ein zweiter Anschluss des Transistors 404 mit dem zweiten Anschluss des Transistors 402 verbunden. Ein erster Anschluss des Transistors 405 ist mit der Verbindung zwischen den Transistoren 404 und 403 und ein zweiter Anschluss des Transistors 405 ist mit der Verbindung zwischen den Transistoren 404 und 402 verbunden.

Sämtliche Transistoren sind bei dem dargestellten Ausführungsbeispiel der Treiberstufe 401 als NMOS- bzw. PMOS- Transistoren ausgestaltet, sie können jedoch alternativ auch als bipolare npn- bzw. pnp-Transistoren ausgebildet sein.

Ferner sind zwei Lastkapazitäten 406 und 407 ( und C_{Φ h1}) vorgesehen, die in der Darstellung in Fig. 4 in die Teilkapazitäten bzw. und C_{Φ h1,Vdd} bzw. C_{Φ h1,Vss} gegenüber dem Bezugspotential Vss bzw. der allgemeinen Versorgungsspannung Vdd aufgeteilt sind.

Ein erster Anschluss der Lastkapazität ist mit der allgemeinen Versorgungsspannung Vdd verbunden und ein zweiter Anschluss der Lastkapazität ist mit dem zweiten Anschluss des Transistors 405 und mit der Verbindung zwischen den Transistoren 402 und 404 verbunden. Ein erster Anschluss der Lastkapazität C_{Φ h1} ist mit der Bezugsspannung Vss verbunden und ein zweiter Anschluss der Lastkapazität C_{Φ h1} ist mit dem ersten Anschluss des Transistors 405 und mit der Verbindung zwischen den Transistoren 403 und 404 verbunden.

Das Schaltungsprinzip der Treiberstufe 401 entspricht somit im wesentlichen dem in Fig. 2 dargestellten Schaltungsprinzip, wobei der Transistor 402 und die Lastkapazität 407 einen ersten Schaltungszweig und der Transistor 403 und die Lastkapazität 406 einen zweiten Schaltungszweig der Treiberstufe 401 bilden.

Die beiden Schaltungszweige der Treiberstufe 401 sind über die Parallelschaltung der Schalttransistoren 404 und 405 elektrisch verbunden, wobei durch Schließen dieses aus den Schalttransistoren 404 und 405 gebildeten Schaltelements und Öffnen des ersten und des zweiten Schaltelements (Transistoren 402 bzw. 403) ein Ladungsausgleich zwischen den beiden Schaltungszweigen der Treiberstufe 401 herstellbar ist.

Die Schaltungsanordnung 400 umfasst ferner eine im folgenden näher erläuterte und im unteren Teil der Schaltungsanordnung 400 in Fig. 4 dargestellte Regelungseinrichtung zum Regeln der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung.

Diese Regelungseinrichtung weist eine Referenzschaltung 408 zum Erzeugen einer vorbestimmten Referenzspannung Vref auf, die identisch zu der Treiberstufe 401 der Schaltungsanordnung 400 aufgebaut ist. Die entsprechenden Schaltungselemente sind daher mit entsprechenden (mit einem Strich versehenen) Bezugszeichen bezeichnet.

Der Referenzschaltung 408 werden zwei Paare von jeweils zueinander inversen Signalen Φ_f1 und Φ_f1 bzw. Φ_f2 und Φ_f2 zugeführt. Hierbei werden die Signale Φ_f2 bzw. Φ_f2 dem ersten bzw. zweiten Schaltungszweig der Referenzschaltung über die Transistoren 402' bzw. 403' zugeführt. Die Signale Φ_f1 bzw. Φ_f1 werden den Transistoren 404' und 405' zugeführt. Hierbei sind die Weiten der Transistoren 402', 403', 404' und 405' gleich groß dimensioniert, so dass sich die Kopplungen der komplementären Eingangssignale über die Gatekapazitäten auf die Referenzspannung gegenseitig kompensieren.

Durch Zuführen zweier nichtüberlappender Signalpaare Φ_f1/Φ_f1 bzw. Φ_f2/Φ_f2 wird verhindert, dass durch den Skew-Effekt oder durch endlich steile Signalflanken Ladung der erzeugten Referenzphasensignale verloren geht. Ein Ladungsausgleich findet jeweils erst statt, wenn die Entladetransistoren abgeschaltet sind.

Wie die Treiberstufe 401 weist die Referenzschaltung Lastkapazitäten 406' und 407' auf, die wiederum in der Darstellung in die Teilkapazitäten gegenüber dem Bezugspotential Vss bzw. der allgemeinen Versorgungsspannung Vdd aufgeteilt sind. Die vier Teilkapazitäten der Lastkapazitäten 406' und 407' sind identisch ausgeführt, so dass symmetrische Schwankungen auf den Versorgungsleitungen die erzeugte Referenzspannung nicht beeinflussen.

Die Regelungseinrichtung weist ferner eine Abtastschaltung 409 zum Abtasten der Referenzspannung und der nach Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung gemäß einem Abtastsignal ("getcharge") auf.

Die Abtastschaltung 409 weist zwei Transistoren 415, 416 auf, die mit einem ersten Anschluss mit dem ersten bzw. zweiten Schaltungszweig der Referenzschaltung 408 verbunden sind und von diesen Schaltungszweigen die von der Referenzschaltung 408 erzeugten inversen Signale Φ_href bzw. Φ_href empfangen.

Über die Gateanschlüsse wird den Transistoren 415, 416 jeweils ein Abtastsignal ("getcharge"-Signal) zugeführt, so dass sie auf das Abtastsignal hin mit einer Lastkapazität 417 (d. h. den zugehörigen Teilkapazitäten gegen Vss bzw. Vdd) verbunden werden und diesen das Signalpaar Φ_href/Φ_href zuführen. Eine weitere Lastkapazität 418 (bzw. die zugehörigen Teilkapazitäten gegen Vss bzw. Vdd) ist mit ersten Anschlüssen von Transistoren 419, 420 verbunden. Über die Gateanschlüsse der Transistoren 419, 420 empfangen diese ebenfalls das Abtastsignal ("getcharge"-Signal), so dass die Teilkapazitäten der Lastkapazität 418 auf das Abtastsignal hin über die Transistoren 419, 420 mit dem ersten bzw. zweiten Schaltungszweig der Treiberstufe 401 verbunden werden und entsprechend das Signalpaar /C_{Φ h1} erhalten.

Der Zeitpunkt der Abtastung gemäß dem Abtastsignal wird geeignet gewählt, wobei vorzugsweise ein Abtasten vorgenommen wird, kurz bevor die nichtinvertierte Taktphase vom Wert Vdd/2 zum Wert Null schaltet, da zu diesem Zeitpunkt der Ladungsausgleich zwischen den komplementären Taktphasen abgeschlossen ist und die jeweiligen Spannungen stabil sind.

Die vier Teilkapazitäten gegen Vss und Vdd der Lastkapazitäten 417 und 418 sind wiederum identisch ausgeführt, um symmetrische Schwankungen auf den Versorgungsleitungen auszugleichen.

Um Kopplungen des Abtastsignals über die jeweilige Gatekapazität auf Vprobe und Vref zu eliminieren, sind die Transistorenpaare 415, 416 bzw. 419, 420 jeweils als Paar aus einem PMOS- und einem NMOS-Transistor ausgebildet, die komplementär angesteuert werden.

Die Abtastschaltung 409 gibt ein der Referenzspannung entsprechendes Signal Vref und ein nach Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig der Treiberstufe 401 sich einstellenden Spannung entsprechendes Signal Vprobe an eine Schaltung 410, die einen Komparator 411 und einen Integrator 412 umfasst.

Der Komparator 411 weist einen Differenzverstärker (nicht dargestellt) auf, vergleicht die beiden Signale Vref und Vprobe und liefert ein entsprechendes Komparatorsignal an den Integrator 412, welcher gemäß dem Komparatorsignal eine oder mehrere Teilkapazitäten 413a bis 413n mit dem zweiten Schaltungszweig der Treiberstufe 401 elektrisch verbindet. Hierzu sind die Teilkapazitäten 413a bis 413n mit dem zweiten Schaltungszweig der Treiberstufe 401 über Schalttransistoren 414a bis 414n elektrisch koppelbar. Die Teilkapazitäten 413a bis 413n sind wiederum symmetrisch gegenüber Vss und Vdd ausgeführt (in Fig. 4 zu Vereinfachung nicht dargestellt).

Der logische Pegel des Komparatorsignals bestimmt, ob die Lastkapazität des zweiten Schaltungszweiges durch Zuschalten der Teilkapazitäten 413a bis 413n vergrößert (bei Vprobe < Vref) oder verkleinert (bei Vprobe < Vref) werden soll.

Vorzugsweise wird die Laufzeit durch den Komparator 411 und den Integrator 412 relativ kurz gewählt, um Schwingungen des Vprobe-Signals zu vermeiden, die daraus resultieren können, dass Komparator 411 und Integrator 412 mehrere Takte zur Auswertung der Signale benötigen (wenn z. B. im vorletzten Takt eine Teilkapazität 413a. . .413n zugeschaltet wurde, obwohl die Spannung Vprobe bereits im letzten Takt unterhalb von Vdd/2 lag. Alternativ oder zusätzlich kann jedoch auch die Taktfrequenz der Regelung halbiert werden, was deshalb möglich ist, weil die Regelungsschaltung statische Abweichungen Vprobe - Vref regelt, die in jedem Takt im wesentlichen gleich groß sind, oder sich nur langsam verändernde Abweichungen, z. B. durch Temperatureffekte, regelt.

Da beide Ausgangspegel des Komparators 411 eine Änderung der Größe der Ausgleichskapazität bewirken, besitzt die Regelungsschaltung ein Zweipunktverhalten. Die verbleibende Abweichung Vprobe - Vref ist abhängig von der Verstärkung des Differenzverstärkers im Komparator 411 sowie von der Größe der Teilkapazitäten 413a. . .413n.

Wie eine Simulation zeigt, liegt der Wert für Vprobe bei der erfindungsgemäßen Schaltungsanordnung 400 infolge der Verwendung der Regelungsvorrichtung im schmalen Intervall von (Vdd/2 - 25 mV) und (Vdd/2 + 25 mV).

In Fig. 5 ist die relative Verlängerung der In-to-Out-Laufzeit einer C²MOS-Latch-Schaltung bei unterschiedlichen Werten für die Gleichgewichtsspannung aufgetragen, wobei Vdd = 2.25 Volt und eine Flankendauer der Signale von etwa 1ns gewählt wurden.

Wie aus Fig. 5 ersichtlich ist, variiert infolgedessen die Laufzeit der C²MOS-Latch-Schaltung nur noch um etwa 5% (gegenüber einer Verlangsamung um 20-30% in einer Schaltungsanordnung ohne Verwendung einer entsprechenden Regelungsvorrichtung, bei der die Werte für Vprobe gemäß Fig. 5 um etwa 100 mV vom Wert Vdd/2 abweichen).

In Fig. 6 ist eine Simulation der erfindungsgemäßen Schaltungsanordnung 400 dargestellt, wobei in Fig. 6a die Zeitabhängigkeit der Taktsignalpaare Φ_h1/Φ_h1 (mit Regelung) bzw. Φ_h2/Φ_h2 (ohne Regelung), in Fig. 6b die Zeitabhängigkeit der Messsignale Vprobe und Vref und in Fig. 6c die Zeitabhängigkeit des Komparatorausgangssignals des Komparators 411 dargestellt ist. Hierbei wurden die Phasenkapazitäten C_{Φ h} und im Verhältnis C_{Φ h} : = 9 : 10 gewählt, und für die zeitliche Verschiebung ("Skew") der Eingangssignale Φ_f und Φ_f wurde ein Wert von 100 ps gewählt.

Hierbei ist gemäß Fig. 6a zu Beginn der Simulation Vprobe < Vref, so dass bei Verwendung der erfindungsgemäßen Regelungseinrichtung Teilkapazitäten 413a. . .413n sukzessive zugeschaltet werden, wodurch Vprobe entsprechend reduziert wird. Während ohne Regelung die Gleichgewichtsspannung V_eq um etwa 100 mV nach oben abweicht (Signalpaar Φ_h2/Φ_h2), bleibt bei Verwendung der erfindungsgemäßen Regelungseinrichtung (Signalpaar Φ_h1/Φ_h1) der Wert für V_eq gemäß dem Zweipunktverhalten der Regelungseinrichtung in einem engen Intervall um Vdd/2, da (nach dem Einschwingen) abwechselnd eine Kapazität zu- oder angeschaltet wird.

Bei der erfindungsgemäßen Schaltungsanordnung wird somit die Abweichung der sich zwischen den beiden Schaltungszweigen des Takttreibers einstellenden Gleichgewichtsspannung von dem Wert der halben Versorgungsspannung dadurch deutlich reduziert, dass die Größe einer Phasenkapazität dynamisch angepasst und damit die bei Ladungsausgleich zwischen den beiden Schaltungszweigen des Takttreibers sich einstellende Spannung geregelt wird. Hierdurch werden Abweichungen aufgrund einer zeitlichen Verschiebung (Skew) der Eingangssignale und aufgrund prozessbedingter Schwankungen der Phasenkapazitäten deutlich reduziert.

In diesem Dokument sind die folgenden Veröffentlichungen zitiert:
[1] E. De Man et al., "Power dissipation in the clock system of highly pipelined ULSI CMOS circuits", Proceedings of the international workshop on low-power design, April 1994.
[2] H. Kojima et al., "Half-Swing clocking scheme for 75% power saving in clocking circuitry", IEEE Journal of Solid-State Circuits, Band 30, April 1995.
[3] US 5,854,567

Bezugszeichenliste

100

Schaltungsanordnung

200

Schaltungsanordnung

400

Schaltungsanordnung

401

Treiberstufe

402

Transistor

403

Transistor

404

Transistor

405

Transistor

406

Kapazität

407

Kapazität

408

Referenzschaltung

409

Abtastschaltung

410

Schaltung

411

Komparator

412

Integrator

413

(a-n) Teilkapazitäten

414

(a-n) Transistoren

415

Transistor

416

Transistor

417

Kapazität

418

Kapazität

419

Transistor

420

Transistor

Claims (13)

1. Schaltungsanordnung mit einer Takttreiberstufe, umfassend:
einen ersten Schaltungszweig, dem ein erstes Taktsignal zuführbar ist und der ein erstes Schaltelement zum Anschließen an eine Versorgungsspannung und eine erste Lastkapazität aufweist;
einen zweiten Schaltungszweig, dem ein zweites, zum ersten Taktsignal komplementäres Taktsignal zuführbar ist und der ein zweites Schaltelement zum Anschließen an ein Bezugspotential und eine zweite Lastkapazität aufweist, wobei der zweite Schaltungszweig mit dem ersten Schaltungszweig über ein drittes Schaltelement elektrisch koppelbar ist;
wobei durch Schließen des dritten Schaltelements und Öffnen des ersten und des zweiten Schaltelements ein Ladungsausgleich zwischen den Lastkapazitäten des ersten und zweiten Schaltungszweiges herstellbar ist; und
wobei eine Regelungseinrichtung zum Regeln der beim Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung vorgesehen ist.

2. Schaltungsanordnung nach Anspruch 1, wobei die Regelungseinrichtung zum elektrischen Verbinden des ersten oder zweiten Schaltungszweigs mit einer oder mehreren Kapazitäten ausgelegt ist.

3. Schaltungsanordnung nach Anspruch 2, wobei die Regelungseinrichtung umfasst:
Mittel zum Erzeugen einer vorbestimmten Referenzspannung;
Mittel zum Abtasten der Referenzspannung und der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung gemäß einem Abtastsignal;
Mittel zum Vergleichen der Referenzspannung mit der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung und zum Liefern eines Vergleichssignals; und
Mittel zum elektrischen Verbinden des ersten oder des zweiten Schaltungszweiges mit einer oder mehreren Kapazitäten gemäß dem Vergleichssignal.

4. Schaltungsanordnung nach Anspruch 3, wobei die Mittel zum Erzeugen einer vorbestimmten Referenzspannung einen zum ersten Schaltungszweig identischen dritten Schaltungszweig und einen zum zweiten Schaltungszweig identischen vierten Schaltungszweig aufweisen, wobei der dritte und der vierte Schaltungszweig über ein zum dritten Schaltelement identisches viertes Schaltelement elektrisch miteinander verbunden sind.

5. Schaltungsanordnung nach Anspruch 3 oder 4, wobei die Mittel zum Abtasten der Referenzspannung und der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung vier identische Lastkapazitäten aufweisen, die auf das Abtastsignal hin mit dem ersten, zweiten, dritten und vierten Schaltungszweig elektrisch koppelbar sind.

6. Schaltungsanordnung nach Anspruch 5, wobei die Mittel zum Abtasten der Referenzspannung und der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung zum Koppeln der Lastkapazitäten mit dem ersten, zweiten, dritten und vierten Schaltungszweig zwei Paare von jeweils komplementär angesteuerten Schaltelementen aufweisen.

7. Schaltungsanordnung nach einem der Ansprüche 3 bis 6, wobei die Mittel zum Abtasten der Referenzspannung und der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung so ausgelegt sind, dass die Referenzspannung und die bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung zu einem Zeitpunkt abgetastet werden, zu dem der Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig abgeschlossen ist.

8. Schaltungsanordnung nach einem der Ansprüche 3 bis 7, wobei die Mittel zum elektrischen Verbinden des ersten oder des zweiten Schaltungszweiges mit einer oder mehreren Kapazitäten gemäß dem Vergleichssignal eine Mehrzahl von mit dem ersten oder dem zweiten Schaltungszweig elektrisch über je ein Schaltelement koppelbaren Teilkapazitäten aufweisen.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei das erste und das zweite Schaltelement zueinander komplementäre MOS- Transistoren aufweisen.

10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, wobei das dritte Schaltelement zwei parallel geschaltete und zueinander komplementäre MOS- Transistoren aufweist.

11. Verfahren zum Betreiben einer Schaltungsanordnung mit einer Takttreiberstufe, die
einen ersten Schaltungszweig mit einem ersten Schaltelement zum Anschließen an eine Versorgungsspannung und einer ersten Lastkapazität, und
einen zweiten Schaltungszweig mit einem zweiten Schaltelement zum Anschließen an ein Bezugspotential und einer zweiten Lastkapazität, wobei der zweite Schaltungszweig mit dem ersten Schaltungszweig über ein drittes Schaltelement elektrisch koppelbar ist, aufweist,
wobei dem ersten Schaltungszweig ein erstes Taktsignal und dem zweiten Schaltungszweig ein zweites, zu dem ersten komplementäres Taktsignal zugeführt wird,
wobei durch Schließen des dritten Schaltelements und Öffnen des ersten und des zweiten Schaltelements ein Ladungsausgleich zwischen den Lastkapazitäten des ersten und zweiten Schaltungszweiges hergestellt wird, und wobei die bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung geregelt wird.

12. Verfahren nach Anspruch 11, wobei
eine vorbestimmte Referenzspannung erzeugt wird;
die Referenzspannung und die bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung gemäß einem Abtastsignal abgetastet werden;
die Referenzspannung mit der bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellenden Spannung verglichen und ein Vergleichssignal erzeugt wird; und
eine oder mehrere Kapazitäten mit dem ersten oder dem zweiten Schaltungszweig gemäß dem Vergleichssignal elektrisch verbunden werden.

13. Verfahren nach Anspruch 12, wobei die Referenzspannung und die bei Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig sich einstellende Spannung zu einem Zeitpunkt abgetastet werden, zu dem der Ladungsausgleich zwischen dem ersten und dem zweiten Schaltungszweig abgeschlossen ist.