JPS62501043A - 高信頼度相補論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高信頼度相補論理回路 酊μ現 １、鼾立戊 本発明は、障害により誘起された電界に対して改善された信頼性を有する相補ト ランジスタ技術で実現された回路に関する。 ツブ上における機能を増大させるためにトランジスタの大きさを減少させること が極めて重要である。しかし、デバイスの幾何学的形状が小となるにつれ、デバ イスの幾何学的形状が大きかった場合には、さほど重要でなかった障害モードが 顕在化してくる。例えば、′ホット・エレクトロン効来が大きな問題となってく る。この効果は、電界効果トランジスタにあっては、チャネル長が減少すると、 動作電圧が以前のレベル（例えば５ボルト）に保持されていると、チャネル中の 電界が増大するという事実と関連している。この増大した電界は、電気的キャリ ア（即ちホールまたは電子）がチャネルを通過するときに十分なエネルギーを与 え、それによってアバランシュを誘起させる。アバランシュが起ると、付加適な キャリアが発生され、これらキャリアの内の一部は、チャネルの上のゲート酸化 物領域でトラップされることがある。これらトラップされた電荷は、以後のデバ イスの動作に有害な影響を与える″高速状態（ｆａｓｔ　５ｔａｔｅ）”と呼ば れる状態を生じさせる。例えば、トラップされた電荷は、デバイスの利得を減少 させると共に、閾値電圧（すなわち、デバイスがチャネルを通して導通を開始す るゲートとソース間の電圧）製度化させることが知られている。 この問題を軽減するために、種々の方法、例えばデバイスの動作電圧を減少させ る方＠（これは一般に望ましくないが）が提案されているが、なお改善要求が存 在する。本発明によりその改善が達成される。 見匪玖１１ 本発明は、保護電界効果トランジスタが相補電界効果論理トランジスタの直列連 鎖中に接続されている技法を考案した。保護トランジスタのゲート電圧は、保護 されているトランジスタのドレイン・ソース電圧が所望の値を越さないように選 択される。保護電圧は、典型例では論理トランジスタに加えられる電力供給電圧 より１閾値電圧未満より負であるか又はより正である。本技法によって有利に保 護される論理デバイスとしては、インバータ、ＮＡＮＤゲートおよびＮＯＲゲー トが含まれる。１実施例にあっては、保護トランジスタのゲートの制御電圧は所 定の電圧に調整されている。本技法は、集積回路のある部分（例えばメモリ・セ ル）は電力供給電圧のフルの値で動作し且つ電力供給電圧のフル出力電圧スイン グを提供することが出来る。 盈匡勿鼠見至■豆 第１図は、本発明にしたがって形成されたインバータ；第２図は、本発明にした がって形成されたＮＡＮＤゲート； 第３図は、本発明にしたがって形成されたＮＯＲゲート； 第４図は、保護用トランジスタのゲート電圧をクランプする一技法； 第５図は、保護用トランジスタのゲートに一定電圧を提供するのに適した回路で ある。 ！星至■更 以下の詳細な記述は、動作電圧に対する改善された保護特性を有する相補トラン ジスタで形成される論理回路に関する。このような保護特性が無いと、電界効果 トランジスタのチャネルの過剰電圧または他の劣化機構により、特性が大幅に劣 化する。本発明をＣＭＯ８電界効果トランジスタの場合について説明するが、本 回路技法は他の相補トランジスタに対しても適用可能である。例えば、ガリウム 砒素（または他の■−■半導体物質）の相補トランジスタが利用可能な場合にも 、本技法によって保護することが可能である。 第１図を参照すると、単純なインバータが示されている（このインバータもここ で言う“論理回路”に含まれている）、　この回路において、保護トランジスタ Ｔ２２は論理トランジスタＴ２１およびＴ２３のドレインの間の信号路中に直列 に挿入されたソース・ドレイン信号路を有している。Ｔ２２が無ければ、相補ト ランジスタＴ２１、Ｔ２３は、それ自身で通常の相補対を成していることに注意 されたい。入力論理信号は、共通入力ノード２４からトランジスタＴ２１および Ｔ２３のゲートに加えられており、出力論理信号はｎチャネル・トランジスタＴ ２１のドレインおよびｎチャネル・トランジスタＴ２２のドレインの共通出力ノ ード２５から取り出されている。典型的なＭＯＳデバイスの場合、ｎチャネル・ トランジスタはｎチャネル・トランジスタに比べ、過剰電界によってより迅速に 劣化する。本技法による保護トランジスタＴ２２は、正の供給電圧（＋Ｖ）がこ の値を越して増加した場合にも、ｎチャネル・トランジスタＴ２３のソース・ド レイン電圧が与えられた値を越さないようにするために設けられている。この目 的を達成するために、保護トランジスタＴ２２のゲート電圧は、地気に関。 してＶＰなる電圧に設定されている。この電圧は、以下で説明するように、一定 の直流値であるかまたは与えられた値を越さないようにクランプされている。Ｔ ２３の（地気に対する）ドレイン電圧は、ｖｐ−ｖｔｈに制限されている。ここ で、ｖｔｈは保護トランジスタＴ２２の閾値電圧降下である。正の電圧（＋Ｖ） および負の電圧（地気）は典型例では、適当な電力供給電圧源と接続されている 電源端子によって供給される。 典型的な動作状態にあっては、正の電源電圧（＋Ｖ）は４．５〜５．５ボルトの 範囲に在り、典型例では約５．０ボルト（これは通常ＶＱＱで表わされる）であ る。保護トランジスタＴ２２のゲート電圧Ｖｐは、典型例では約４．５〜５．５ ボルトである。トランジスタＴ２２は、典型例では１〜２ボルト、この例では約 １．６ボルトの閾値電圧降下を有している。このことは、論理トランジスタＴ２ ３のドレイン電圧を供給する保護トランジスタＴ２２のソース電圧（ノード２７ ）は約３．９ボルトを越さないことを意味する。過剰電圧がトランジスタの特性 を劣化させる度合は、トランジスタの型と形状によって変化する。しかし、印加 電圧の比較的小さい減少（たとえば２０％）でもトランジスタの寿命に比較的大 きな効果（たとえば１００％増）を有している。このようにして、ｎチャネル・ トランジスタＴ２３は、高い動作電圧より誘起される劣化特性に対し改善された 保護特性を有している。 更に、本技法にあっては、出力ノード２５の出力電圧スイングは、なお供給電圧 の全振幅を達成していることに注意されたい。即ち、正の入力電圧が入力ノード ２４に存在する場合、ｎチャネル・トランジスタＴ２１は非導通状態となるのに 対し、ｎチャネル・トランジスタＴ２３は導通する。したがって、ノード２５は 実質的に地気（Ｏボルト）電圧に降下する。これは、保護トラン・ジあるためＴ ２２も導通し、それによって出力ノード２５と地気の間の電流が流れ得ることに よる。逆に、ノード２４の入力電圧が低電圧状態にあると、ｎチャネル・トラン ジスタＴ２１は導通し、ｎチャネル・トランジスタＴ２３はオフとなる。したが って、出力ノード２５の電圧は、正の電源電圧の値にまで上昇する。したがって 、典型例では、０か６５ボルトのフル論理スイングが得られると同時に、ｎチャ ネル・トランジスタＴ２３の両端の電圧は、最も正なる論理スイングより実質的 に低い値に制限される。 本発明の技法は、単純なインバータの場合がら更に複雑な論理回路に拡張するこ とが出来る。第２図を参照すると、２人力ＮＯＲゲートが図示されている。１つ の論理入力信号（ＶｒＮｌ）がＰチャネル・トランジスタＴ３１およびｎチャネ ル・トランジスタＴ３４に加えられており、他の論理入力信号（Ｖ□Ｎ２）がｎ チャネル・トランジスタＴ３２のゲートおよびｎチャネル・トランジスタＴ３５ のゲートに加えられている。ｎチャネル・トランジスタＴ３１およびＴａ２のソ ースおよびドレイン接続は並列に接続されており、正の電圧＋Ｖと出力ノード３ ５の間に接続されている。論理トランジスタＴ３４およびＴ３５のソース・ドレ イン信号路と直列に保護トランジスタＴ３３が設けられている。前述した値を有 する保護電圧ＶＰがトランジスタＴ３３のゲートに加えられている。このように してトランジスタＴ３４およびＴ３５のドレイン・ソース電圧は、供給電圧＋Ｖ 以下に制限されているが、ｖｏｕｔは尚、供給電圧一杯のスイングを達成する。 ＮＡＮＤゲートに対する付加的入力は、類似の仕方でｐチャネル・トランジスタ を並列に、ｎチャネル・トランジスタを直列に付加することにより提供される。 ２人力ＮＯＲゲートが第３図に示されている。図示の如く、１つの論理入力信号 （ｖＩＮ＋）がｐチャネル・トランジスタＴ４２とｎチャネル・トランジスタＴ ４５の共通ゲート接続点であるノード４３に加えられている。 他の入力信号（■ｌＮ２）がトランジスタＴ４１およびＴ２Ｃの共通ゲート・ノ ード４４に加えられている。図の回路においてＴ４３およびＴ４４は、前述の電 圧Ｖｐに接続された共通ゲート・ノードを有する保護トランジスタである。保護 トランジスタＴ４３は、論理トランジスタＴ４５の電圧を制限するのに対し、保 護トランジスタＴ４４は論理トランジスタＴ４６の電圧を制限する。このように 、保護トランジスタを使用することにより、論理トランジスタＴ４５とＴ２Ｃの 間のある程度のデカップリングが行なえる。しかし、望むならば、トランジスタ Ｔ４６のドレインをトランジスタＴ４５のドレインに接続することにより、単一 の保護トランジスタ（例えばＴ４３）を使用することもできる。 保護トランジスタを付加しても論理回路の動作速度にはほとんど影響を与えない ことが知られている。図示の実施例では、５ボルトの電圧源が使用されており、 トランジスタは約１．３マイクロメートルのチャネル長を有している。第１図の 回路において、トランジスタＴ２１が５０マイクロメートルのチャネル幅を有し 、保護トランジスタＴ２２が５０マイクロメートルのチャネル幅を有し、トラン ジスタＴ２３が３０マイクロメートルのチャネル幅を有している場合、１ピコフ アラツドの負荷容量（２６）を駆動するとき、約１．５ナノ秒の伝播遅延が得ら れた。第２図の回路の場合、１ピコフアラツドの負荷を駆動するときにほぼ同じ 伝播遅延（１，５ナノ秒）を得るためにはトランジスタＴ３１．Ｔ３２は各々６ ０マイクロメートルのチャネル幅を有し、トランジスタＴ３３は５０マイクロメ ートルのチャネル幅を有していればよい。第３図の回路の場合、前述の特性を得 るにはトランジスタＴ４１およびＴ４２は、各々１００マイクロメートルのチャ ネル幅を有し、トランジスタＴ４３．Ｔ４４は各々５０マイクロメートルのチャ ネル幅を有し、トランジスタＴ４５．Ｔ４６は各々３０マイクロメートルのチャ ネル幅を有していればよい。 共通の電圧供給源は、すべての保護トランジスタに保護ゲート電圧（Ｖｐ）を供 給することが出来、したがってウェハ・スケール・インテグレーション（ＷＳＩ ）の場合には、集積回路チップ、すなわちウェハ上には、ただ１つの保護バイア ス源が必要とされる。必要な場合には、回路の異なる部分は、保護トランジスタ のゲート電圧として異なるものを使用することも可能である。Ｖｐを発生する回 路は、典型例では、保護される論理回路と同じ集積回路上に設けられる。この場 合には、Ｖｐは論理回路に電力を供給する電源から導出されてよい。しかし、必 要な場合には、ＶＰは外部電源から提供されてもよい。Ｖｐはあるレベルに達す るまで正の供給電圧に追従し、あるレベルに達すると、ＶＰは一定値にクランプ されるようにすることも可能である。たとえば、第４図を参照すると、正の供給 電圧Ｖ＋がノード５０に加えられている。電圧ＶＰは電流制限抵抗（Ｒ）を通し てノード５１に印加される。ノード５１の電圧は、図示の如くダイオード（５２ −５４）によってクランプされる。約０．６ボルトの典型的な電圧降下を有する シリコンｐｎ接合を用いた場合、８つのダイオードを直列接続すると約４．８ボ ルトの最大ＶＰ雷電圧提供されることがわかる。正の供給電圧が４．８ボルトを 越すと、Ｖｐ電圧はこの一定値にクランプされる。しかし、回路がより低い電圧 レベル、例えば４．５ボルトで動作しているとＶｐもまた約４．５ボルトとなる 。これにより規定値以下の電圧における論理回路の高速動作が行なわれ、かつ回 路が規定値以上で動作するときの論理トランジスタの劣化が防止される。現定値 以上の過剰電圧は、集積回路のテ　。 スト時に例えば生じる。他の電圧制限手段も考えられる。 例えば、ツェナー・ダイオード、すなわちアバランシェ・ダイオードをダイオー ドの直列連鎖５２−５４の代わりに用いることが可能である。また、必要な場合 には、温度または処理工程の変動効果を補償し得るより手の込んだ電圧制御手段 （例えばバンド・ギャップ基準電圧）を使用することも可能である。 保護電圧を供給する現状で推奨される手段は、電源電圧の変動とは無関係にＶｐ を実質的に一定レベルに保持する。第５図を参照すると、保護電圧はバイポーラ ・トランジスタＱＩ＋＋、から取り出される（この場合約。、６ボの電圧は、電 圧３倍回路６５（これは従来の型のものであってよい）において３倍される。　 １．８ボルトの出力は比較器６６に加えられ、該比較器は約１．８ボルトの電圧 を第２の電圧３倍回路６８に加え、約５．４ボルトの保護電圧を発生させる。こ の電圧はまた、ｐチャネル・トランジスタＴ６１−Ｔ６３の直列連鎖に加えられ る。 これらトランジスタの各々のソースは、その基板に接続されている。ソースの基 板への接続は当業者においては周知の原理に従って各トランジスタを別個のｎタ ブ中に形成する場合に可能となる。３つのトランジスタＴ６１−Ｔ６３は電圧分 割器として機能し、各トランジスタはＶｐとＶ、（Ｏボルト）の差の電圧に等し い電圧降下を生じさせる。従って、（１／　３）Ｖ　ｐなる電圧がノード６７に 現われ、比較器６６に加えられる。比較器は１／３Ｖｐなる電圧をＱ６ｏから取 り出された１、８ボルトの電圧と比較し、３倍回路６８に供給される電圧を調整 して等しい状態に保持する。その結果得られるＶｐ　（５，４ポル１〜）はテス ト目的のための高電圧状態（例えば＋Ｖ＝７ボルト）を含む予想される動作電圧 レンジにわたって供給電圧源の電圧とは実質的に無関係となる。この回路はまた ＋■が５ボルト以下の値に降下したときにＶＰを一定値に保持し、それによって 論理回路の特性がｖｐの極端な低下によって劣化することは回避されることに注 意されたい。 以上の記述は、ｎチャネル・デバイスの保護に関してであったが、ｐチャネル・ デバイスの保護も本技法によって同様に実行し得る。将来的な信頼性問題を考え るとｎチャネル・デバイスの保護の代わり、またはそれに加えてｐチャネル・デ バイスの保護も望ましいと考えられる。このため、ｐチャネル保護トランジスタ を１つまたはそれ以上のｐチャネル論理トランジスタと直列に接続し、そのゲー ト電圧を所望の保Ｍ電圧値にすることが可能である。この所望の保護電圧値は、 典型例では、論理回路に加えられる負の供給電圧よりも１閾値電圧降下未満の値 だけ低い電圧値である。出力は前述したことの類似性かられかるように、Ｐチャ ネル保護トランジスタと１つまたはそれ以上のｎチャネル論理トランジスタに共 通のノードから取り出される。また、保護トランジスタは典型例では保護された トランジスタにかかる電圧を公称供給電圧値以下（例えば５ボルト以下）に制限 するこ中または動作時に生じ得る高電圧過渡状態期間中のニーり高い値に設定す ることも可能である。 このように、本技法は所望の論理デバイス上の動作電圧を電力供給端子にかかる 電圧以下に制限することにより集積回路中のデバイスの保護を行なう。本技法で は電力供給電圧によって規定される出力電圧スイングを提供し、かつまた必要に 応じて回路の他の部分で使用される電力供給電圧をフル状態に保持したまま保護 を実行することができる。 ＦＩＧ、　１ ＋Ｖ ＦＩＧ、　２ ＋Ｖ ！ｖｌ整損審輯失 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰ ＯＲτ　ＯＮ

Claims (14)

【特許請求の範囲】
1. １．より正なる第１の電圧に接続されるよう作られた第１の電源端子と、より負 なる第２の電圧に接続されるよう作られた第２の電源端子と、第１のチャネルの 電導型の第１の電界効果トランジスタおよび該第１の電導型とは逆の第２のチャ ネルの電導型の第２の電界効果トランジスタより成り、これらトランジスタのゲ ートは入力信号を受信するために共通ノードに接続されており、これらトランジ スタのチャネルは前記第１および第２の電源端子の間に直列に配置されている少 なくとも１つの論理回路より成る集積回路において、 該回路は更に保護電圧に接続されるよう作られたゲートを有する前記第２の電導 型の少なくとも１つの保護トランジスタを含み、該保護トランジスタのドレイン は前記論理回路の出力ノードに接続されており、そのソースは前記第２のトラン ジスタのドレインに接続されており、それによって所望の値を越さないように前 記第２のトランジスタのドレインとソースの間の電圧を制限することを特徴とす る集積回路。
2. ２．請求の範囲第１項に記載の集積回路において、前記トランジスタは絶縁ゲー ト電界効果トランジスタであることを特徴とする集積回路。
3. ３．請求の範囲第２項に記載の集積回路において、前記トランジスタのゲート電 極は二酸化シリコンより成る手段によって前記トランジスタのチャネルから絶縁 されていることを特徴とする集積回路。
4. ４．請求の範囲第３項に記載の集積回路において、前記トランジスタのチャネル はシリコンより成ることを特徴とする集積回路。
5. ５．請求の範囲第１項に記載の集積回路において、前記第２のトランジスタおよ び前記保護トランジスタはｎチャネル電界効果トランジスタであることを特徴と する集積回路。
6. ６．請求の範囲第１項に記載の集積回路において、前記第２のトランジスタおよ び前記保護トランジスタはｐチャネル電界効果トランジスタであることを特徴と する集積回路。
7. ７．請求の範囲第１項に記載の集積回路において、前記保護電圧は前記第１およ び第２の電圧の差の変化に関して実質的に一定であることを特徴とする集積回路 。
8. ８．請求の範囲第１項に記載の集積回路において、更に前記第１のトランジスタ の相応する被制御電極に接続された２つの被制御電極を有する前記第１の電導型 の少なくとも１つの付加的トランジスタを含み、更に前記第２のトランジスタの 被制御電極に直列に接続された２つの被制御電極を有する前記第２の電導型の少 なくとも１つの付加的トランジスタを含み、それによって複数入力ＮＡＮＤ論理 回路が得られることを特徴とする集積回路。
9. ９．請求の範囲第１項に記載の集積回路において、更に前記第１のトランジスタ の２つの被制御電極に直列に接続された２つの被制御電極を有する前記第１の電 導型の少なくとも１つの付加的トランジスタを含み、前記少なくとも１つの保護 トランジスタと前記第２の電源端子の間に接続された２つの被制御電極を有する 前記第２の電導型の少なくとも１つの付加的トランジスタを含み、それによって 複数入力ＮＯＲ回路が得られることを特徴とする集積回路。
10. １０．請求の範囲第１項に記載の集積回路において、更に前記第１および第２の 電圧によって規定される電圧で動作するよう作られた少なくとも１つのメモリ・ セルを含むことを特徴とする集積回路。
11. １１．請求の範囲第１０項に記載の集積回路において、前記メモリ・セルは情報 記憶キャパシタと該記憶キャパシタに接続されたアクセス・トランジスタより成 ることを特徴とする集積回路。
12. １２．請求の範囲第１項に記載の集積回路において、更に前記保護電圧を発生す る回路手段を含むことを特徴とする集積回路。
13. １３．請求の範囲第１２項に記載の集積回路において、前記保護電圧は前記第１ および第２の電圧から導出されることを特徴とする集積回路。
14. １４．請求の範囲第１項に記載の集積回路において、電圧が制限される所望の値 は、前記第１および第２の電圧の公称動作電圧差以下であることを特徴とする集 積回路。