JP2008298621A - 半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法 - Google Patents

Abstract

【課題】タイミング不良チップの発生を要求される所定の市場不良率よりも低くする。
【解決手段】統計的タイミング解析装置３０には回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、変動要因統計情報部４、ＳＳＴＡ実行部５、バラツキ基準仕様作成部６、及び比較判定部７が設けられる。ＳＳＴＡ実行部５は回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行し、予め作成されたバラツキ基準仕様表から半導体集積回路チップの不良確率を算出する。バラツキ基準仕様作成部６は、ＳＳＴＡ実行部５で算出された良品確率情報を入力し、バラツキ基準仕様表を作成する。比較判定部７は、半導体集積回路チップの不良確率を所定の不良率と比較し、所定の不良率よりも低ければ動作タイミング良品と判定し、高ければ動作タイミング不良品と判定する。
【選択図】図１

Description

本発明は、半導体集積回路の統計的タイミング解析に関する。

半導体集積回路に使用されるトランジスタ及び配線の微細化の進展に伴い、その物理パラメータのバラツキが増大している。バラツキの要因として、製造バラツキ、デバイスの経年変化、或いは使用環境条件の変動などがある。物理パラメータのバラツキは、回路の動作タイミングや消費電力のバラツキを発生させる。これまでの静的タイミング解析（ＳＴＡ（static timing analysis）とも呼称される）を使用した信号パスの解析では、考えうる最悪条件を想定するので検証が悲観的になり、設計作業に負担がかかる。そこで、プロセスバラツキを考慮した統計的タイミング解析（ＳＳＴＡ（statistical static timing analysis）とも呼称される）が開発されている（例えば、特許文献１参照。）。

特許文献１などに記載される統計的タイミング解析では、ある設計でのタイミング不良となる確率を算出することができる。算出されるタイミング不良となる確率は、設計コスト、チップ特性、或いはチップサイズなど経済性を考慮し、例えば１％程度に設定する。しかしながら、歩留を考慮した場合、これでは確率的にタイミング不良となったチップは検査によって排除することができず、市場不良となる問題点がある。
米国特許出願公開第２００５／００６５７６５号明細書

本発明は、タイミング不良チップの発生を抑制し、市場不良率を低くすることができる半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法を提供する。

本発明の一態様の半導体集積回路の統計的タイミング解析装置は、パラメータ化した遅延モデルを有する遅延モデル部と、統計的タイミング解析を実行するための情報が入力され、前記遅延モデルにもとづいて、半導体集積回路チップの良品確率を算出するＳＳＴＡ実行部と、前記ＳＳＴＡ実行部から出力される前記半導体集積回路チップの良品確率情報が入力され、前記遅延モデルにもとづいて、前記遅延モデルの統計学的バラツキ要因となる物理パラメータに対するバラツキ基準仕様表を作成するバラツキ基準仕様作成部と、製造された前記半導体集積回路チップにおいて計測された前記遅延モデルの統計学的バラツキ要因となる物理パラメータから、前記物理パラメータの平均からのズレを算出し、予め作成されたバラツキ基準仕様表に当てはめて前記半導体集積回路チップの不良率を求め、所定の不良率と前記半導体集積回路チップの不良率情報を比較し、前記半導体集積回路チップの不良率が前記所定の不良率よりも低い場合、前記半導体集積回路チップを良品と判定し、前記半導体集積回路チップの不良率が前記所定の不良率よりも高い場合、前記半導体集積回路チップを不良品と判定する比較判定部と、を具備することを特徴とする。

更に、本発明の他態様の半導体集積回路の統計的タイミング解析装置を用いた解析方法は、遅延モデルを有する遅延モデル部と、半導体集積回路チップの不良率を求めるＳＳＴＡ実行部と、バラツキ基準仕様表を作成するバラツキ基準仕様作成部と、所定の不良率と前記半導体集積回路チップの不良率情報を比較判定する比較判定部とを有する半導体集積回路の統計的タイミング解析装置を用いた解析方法であって、前記半導体集積回路の設計を行うステップと、前記半導体集積回路の最悪スラックの確率分布を算出し、前記最悪スラックがゼロ未満である確率を求めるステップと、前記最悪スラックがゼロ未満である確率と所定の基準不良率を比較し、前記最悪スラックがゼロ未満である確率が所定の基準不良率よりも低い場合、前記半導体集積回路チップを合格とするよう定義された、バラツキ基準作成表を作成するステップと、タイミング設計が合格となり、製造された前記半導体集積回路チップに対して、統計的バラツキ要因となる物理パラメータを計測するステップと、計測された物理パラメータから、この物理パラメータの平均のズレを算出し、前記バラツキ基準作成表を用いて、前記半導体集積回路チップの不良率を求めるステップと、前記半導体集積回路チップの不良率が前記所定の確率よりも低い場合、前記半導体集積回路チップを動作タイミング良品と判定し、前記半導体集積回路チップの不良率が前記所定の確率よりも高い場合、前記半導体集積回路チップを動作タイミング不良品と判定するステップとを具備することを特徴とする。

本発明によれば、タイミング不良チップの発生を抑制し、市場不良率を低くすることができる半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法ついて、図面を参照して説明する。図１は、統計的タイミング解析装置の構成を示すブロック図、図２は二次元のバラツキ基準仕様表を示す図である。本実施例では、統計的タイミング解析装置を用いて半導体集積回路チップの良否判定を行っている。

図１に示すように、統計的タイミング解析装置３０には、回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、変動要因統計情報部４、ＳＳＴＡ実行部５、バラツキ基準仕様作成部６、及び比較判定部７が設けられる。統計的タイミング解析装置３０は、デジタル動作する半導体集積回路のタイミング不良確率を算出し、予め決められた基準不良率、例えば要求される市場不良率よりも小さなタイミング不良確率を持つ半導体集積回路チップのみ良品と判定出荷することができる。ここで、半導体集積回路はデジタル動作するシステムＬＳＩである。なお、統計的タイミング解析はＳＳＴＡ（statistical static timing analysis）とも呼称される。

回路ネットリスト部１は、タイミング解析する回路の構造を表す種々の情報を格納し、要求に応じてその都度、格納されている情報をＳＳＴＡ実行部５に出力する。

タイミングアサーション部２は、例えばプライマリ入力での到達時間、プライマリ出力での要求到達時間、クロックの位相などの情報、及びプライマリ出力により駆動される外部負荷などの情報を有し、その形式は確定的な数、独立確率分布、或いは相関確率分布などである。

遅延モデル部３は、統計的タイミング解析に使用されるパラメータ化した遅延モデル情報を有する。遅延モデル部３は、例えば、線形遅延モデルなどを備えている。

線形遅延モデルでの回路の各部分の遅延Ａは、
A＝ａ0＋ΣａiΔXi＋{ａ(n+1)}ΔR・・・・・・・・・・・・式（１）
と表される。なお、a0は平均遅延、ai（ｉ＝１、２、・・・、ｎ）とa(n+1)は遅延に対する感度係数、Xi（ｉ＝１、２、・・・、ｎ）は統計的バラツキ要因となる基本的な物理パラメータで、例えばゲート酸化膜厚、ゲート長、ゲート幅、ゲート不純物濃度、配線幅、配線膜厚、配線層間膜厚など、ΔXiはXiの平均からのズレ、ΔRは独立なランダムな変動要因Rの平均からのズレである。そして、ΣａiΔXiはリニアガウス（Linear Gaussian）分布項、ａ(n+1)ΔRはランダム項である。ΔXiとΔRは、ガウス(Gaussian)分布（正規分布とも呼称される）をする量として扱う。このため、回路の各部分の遅延Ａは統計的にばらつく。

ここで、回路の１段当たりの遅延ばかりでなく、回路のパス遅延、遅延余裕であるスラック（クロックとデータの要求到達時間の差）も式（１）から実用的に計算することができる。

回路全体での最悪スラックＢも同様に、
B＝b0＋ΣbiΔXi＋{b(n+1)}ΔR・・・・・・・・・・・・・・・式（２）
と表される。なお、b0は平均最悪スラック、bi（ｉ＝１、２、・・・、ｎ）とb(n+1)は最悪スラックに対する感度係数である。ΣbiΔXiはリニアガウス（Linear Gaussian）分布項、b(n+1)ΔRはランダム項である。このため、回路全体での最悪スラックＢは統計的にばらつく。ここで、最悪スラックが負になる確率を求めれば、半導体集積回路チップが不良になる確率を算出することができる。

変動要因統計情報部４は、変動要因に関する統計についての情報を格納し、この情報は、例えば各変動要因の平均値と標準偏差を含む変動要因リストを有する。変動要因間の相関は、ここで指定することができる。

ＳＳＴＡ実行部５は、回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行する。具体的には、例えば最悪スラックがゼロ未満である確率をΔXiの値に対して計算することにより良品確率を算出し、バラツキ基準仕様作成部６にその情報をバラツキ基準仕様表作成用として出力する。また、計測されたXiからΔXiを算出し、バラツキ基準仕様作成部６に予め格納されたバラツキ基準仕様表に当てはめて不良確率を求める。

バラツキ基準仕様作成部６は、ＳＳＴＡ実行部５で算出された良品確率情報を入力し、バラツキ基準仕様表を作成する。バラツキ基準仕様は、ΔXi（ｉ＝１、２、・・・、ｎ）の値により、不良率が変化するのを記述したものである。

バラツキ基準仕様作成のステップは、ΔXi（ｉ＝１、２、・・・、ｎ）に順次、具体的な値を代入し、最悪スラックを算出する。ただし、ΔRの項が不確定なので、最悪スラックは確率分布となる。最悪スラックがゼロ未満である確率を具体的なΔXiの値に対して計算し、それを良品確率として、バラツキ基準仕様表としてバラツキ基準仕様作成部６に情報を格納する。

ここで、作成されたバラツキ基準仕様表の代表例を図２に示す。半導体集積回路チップの物理パラメータは、多数あるが、図２に示すように、ここでは遅延に大きな影響を与える物理パラメータをゲート長と配線幅の２項目として、ゲート長と配線幅で表される二次元のバラツキ基準仕様表を作成している。

なお、ゲート長と配線幅の２項目だけでなく、配線長、ゲート絶縁膜、層間絶縁膜なども考慮してｎ（ただし、ｎは３以上）次元のバラツキ基準仕様表を作成してもよい。

比較判定部７は、ＳＳＴＡ実行部５で算出された半導体集積回路チップの不良確率情報を入力し、予め定められた半導体集積回路に要求される市場不良率と比較する。要求される市場不良率よりも低ければ半導体集積回路チップを良品と判定し、要求される市場不良率よりも高ければ半導体集積回路チップを不良品と判定する。なお、不良品は廃棄される。

次に、半導体集積回路チップの動作タイミングの良否判定について図３乃至５を参照して説明する。図３は、半導体集積回路チップの動作タイミングの良否判定の動作を示すフローチャート、図４は統計的タイミング解析の概念を示す図、図５は実際に製造され、異なるスラックの確率分布を有する半導体集積回路チップを示す図である。

半導体集積回路チップの動作タイミングの良否判定では、図３に示すように、まず、例えばシステム設計された情報にもとづいて、ソフトウエアプログラムに近い動作記述から、ＲＴＬ（Register Transfer Level）記述が合成され、ＲＴＬ記述を詳細化したゲートレベルの論理回路などが合成される（ステップＳ１）。

次に、ＬＳＩの規模の見積もり、消費電力の見積もり、チップ面積の見積もり、及びパッケージの見積もり等（フロアプラン）が行われ、マクロセルの形成、電源接続、配置配線の形成などを経て半導体集積回路が設計される（ステップＳ２）。

続いて、統計的タイミング解析装置３０を用いて、最悪スラックの確率分布を算出し、最悪スラックがゼロ未満である確率を求める（ステップＳ３）。なお、ステップＳ１乃至Ｓ３では、適宜タイミング仕様情報が用いられる。

そして、最悪スラックがゼロ未満である確率と、所定の基準不良率との比較を行う。最悪スラックがゼロ未満である確率が、所定の基準不良率（例えば１％）よりも低い場合、タイミング設計は合格と判定する。高い場合、不合格と判定し実装設計（ステップＳ２）に戻る。ここで、設計が合格と判定された場合、統計的タイミング解析装置３０を用いて、バラツキ基準仕様表を作成する（ステップＳ４）。

次に、ウエーハ上に設計された半導体集積回路チップを形成するため、半導体集積回路の製造を行う（ステップＳ５）。

続いて、製造された半導体集積回路チップに対して、物理パラメータXi（ｉ＝１，２、・・・、ｎ）を計測する。ここで、半導体チップの計測は、ウエーハ上、樹脂封止前の半導体パッケージ上、或いは露出されたモジュール基板上などで行われる。なお、テスト設計（ステップＳ１）で用いられた情報にもとづいて、検査仕様情報が適宜参照される（ステップＳ６）。

そして、計測されたXiからΔXiを算出し、統計的タイミング解析装置３０のバラツキ基準仕様作成部６で予め作成されたバラツキ基準仕様表を用いて、不良確率を求める。求められた不良確率と、予め設定された半導体集積回路の所定の確率とを比較する（ステップＳ７）。

ここで、不良確率が所定の確率よりも低い場合には、半導体集積回路チップを動作タイミング良品として判定して出荷する。なお、所定の確率の値は、半導体集積回路に対する市場要求に応じて適宜変更するのが好ましい。例えば、保障期間が比較的短く、動作条件が比較的緩やかな製品分野では、この所定の確率を大きくし（例えば、５０ｐｐｍ）、保障期間が長く、動作条件が厳しい製品分野では、この所定の確率を小さくする（例えば、１ｐｐｍ）。

図４に示すように、不良確率が所定の確率よりも高い場合には、半導体集積回路チップを動作タイミング不良品として判定して廃棄する。この検査工程（ステップＳ６）及び検査判定工程（ステップＳ７）は、図５に示すように、製造された、それぞれ異なるスラック分布を有する複数の半導体集積回路チップにおいて実行される。ここでは、ＣｈｉｐＡのみ不良品として判定し、廃棄している。

上述したように、本実施例の半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法では、回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、変動要因統計情報部４、ＳＳＴＡ実行部５、バラツキ基準仕様作成部６、及び比較判定部７が設けられる。遅延モデル部３は、統計的タイミング解析に使用されるパラメータ化した遅延モデル情報を有し、線形遅延モデルなどを備えている。ＳＳＴＡ実行部５は、回路ネットリスト部１、タイミングアサーション部２、遅延モデル部３、及び変動要因統計情報部４から情報を入力し、統計的タイミング解析を実行する。バラツキ基準仕様作成部６は、ＳＳＴＡ実行部５で算出された良品確率情報を入力し、バラツキ基準仕様表を作成する。比較判定部７は、半導体集積回路チップの不良確率情報と、予め定められた半導体集積回路に要求される市場不良率とを比較する。市場不良率よりも低ければ半導体集積回路チップを良品と判定し、市場不良率よりも高ければ半導体集積回路チップを不良品と判定する。

このため、統計的タイミング解析結果から得られる半導体集積回路チップの良否判定よりも、高精度に半導体集積回路チップの良否判定を実行することができる。したがって、市場不良率が非常に少ない半導体集積回路を出荷することができる。

なお、本実施例では、半導体集積回路チップの動作タイミングの良否判定を行っているが、ウエーハダイソータなどと組み合わせて半導体集積回路チップの良否判定を行ってもよい。

次に、本発明の実施例２に係る本実施例の半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法について、図面を参照して説明する。図６は、統計的タイミング解析の遅延算出用に用いられる遅延計測部を示すブロック図である。本実施例では、リングオシレータを用いて遅延計測を行っている。

図６に示すように、遅延計測部１１には、第１のリングオシレータ２１、第２のリングオシレータ２２、第３のリングオシレータ２３、第４のリングオシレータ２４、及び比較計測部２５が設けられる。遅延計測部１１は、統計的タイミング解析に使用される物理パラメータXiによって、遅延に大きな変動を有する回路であるリングオシレータを用いて、その特性（動作周波数、スイッチング速度など）を実測し、間接的に物理パラメータXiを算出する。この算出方法を用いることにより、直接物理パラメータXiを計測することが困難な半導体集積回路の場合、特に有効となる。

第１のリングオシレータ（遅延計測手段）２１は、縦続接続されたｎ段の同一形状のインバータを有し、インバータ間の配線長を長く（設計上でワーストケース）したリングオシレータである。

第２のリングオシレータ（遅延計測手段）２２は、縦続接続されたｎ段の同一形状のインバータ（第１のリングオシレータ２１と同一形状のインバータ）を有し、インバータ間の配線長を短く（設計上で最小、ベストケース）したリングオシレータである。

ここで、第１のリングオシレータ２１と第２のリングオシレータ２２のレイアウト設計では、インバータ間の配線の長さ以外（例えば、配線幅など）は変更しない方が好ましい。

第３のリングオシレータ（遅延計測手段）２３は、縦続接続されたｎ段の同一形状のインバータを有し、インバータを構成するトランジスタのゲート長を長く（設計上でワーストケース）したリングオシレータである。

第４のリングオシレータ（遅延計測手段）２４は、縦続接続されたｎ段の同一形状のインバータ（第３のリングオシレータ２３と同一形状のインバータ）を有し、インバータを構成するトランジスタのゲート長を短く（設計上で最小、ベストケース）したリングオシレータである。

ここで、第３のリングオシレータ２３と第４のリングオシレータ２４のレイアウト設計では、インバータを構成するトランジスタのゲート長以外変更しない方が好ましい。

比較計測部２５は、第１のリングオシレータ２１と第２のリングオシレータ２２の測定結果を比較し、配線長関連の遅延としての物理パラメータXiを間接的に算出する。比較計測部２５は、第３のリングオシレータ２３と第４のリングオシレータ２４の測定結果を比較し、ゲート長関連の遅延としての物理パラメータXiを間接的に算出する。

ここでは、配線長及びゲート長関連の遅延としての物理パラメータXiを算出するためのリングオシレータを設けているが、ゲート幅や配線幅の遅延としての物理パラメータXiを算出するためのリングオシレータを設けてもよい。また、リングオシレータの代わりに、フリップフロップやレジスタなどを用いて、配線関連の遅延、トランジスタのゲート長関連の遅延を測定してもよい。

遅延計測部１１で算出された物理パラメータXiにもとづいて、実施例１と同様な方法でデジタル動作するシステムＬＳＩとしての半導体集積回路チップの動作タイミングの良否判定が行われる。

上述したように、本実施例の本実施例の半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法では、遅延計測部１１に設けられた設計上でワーストケースのインバータと設計上でベストケースのインバータとを比較計測し、比較計測部２５で間接的に物理パラメータXiを算出している。

このため、物理パラメータXiを計測することが困難な場合でも、実施例１と同様に、統計的タイミング解析結果から得られる半導体集積回路チップの良否判定よりも、高精度に半導体集積回路チップの良否判定を実行することができる。したがって、市場不良率が非常に少ない半導体集積回路を出荷することができる。

次に、本発明の実施例３に係る本実施例の半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法について、図面を参照して説明する。図７は、統計的タイミング解析に用いられる物理パラメータの平均からのズレの分布を示す図、図８は統計的タイミング解析に用いられる物理パラメータの平均からのズレに対する遅延の関係を示す図である。本実施例では、遅延が物理パラメータの一次関数でない場合の統計的タイミング解析を行っている。

図７に示すように、物理パラメータXiの平均からのズレΔXiは、左右が対象で正規分布であるガウス分布（図中実線でGaussianと表示）と、平均からのズレΔXiが右側に偏在したもの（図中波線で、Non−Gaussian(1)と表示）や略台形（図中波線で、Non−Gaussian(2)と表示）などの非ガウス分布との２種類ある。

図８に示すように、遅延と物理パラメータXiの平均からのズレΔXiの関係は、一次関数（Linear）となる場合もあるが、平均からのズレΔXiに対して遅延が非直線的に変化する任意の関数（ｎ次関数）、例えば図中波線で表示するNon−Linear(1)、Non−Linear(2)などとなる場合もある。

遅延と物理パラメータの関係が一次関数（Linear）であり、かつ、物理パラメータの平均からのズレΔXiがガウス分布である場合、遅延の分布はガウス分布となるが、そうでない場合、遅延の分布は非ガウス分布となる。

ここで、本実施例では、遅延及び最悪スラックがXiの任意の関数（ｎ次関数）の場合について説明する。

任意の関数（ｎ次関数）である非線形遅延モデルでの回路の各部分の遅延Ａは、
A＝ａ0＋ΣａiΔXi＋fA(ΔXN)＋{ａ(n+1)}ΔR・・・・・・・・・・・・式（３）
と表される。なお、XNは非線形の物理パラメータのベクトル、ΔXNは（ΔXN1、ΔXN2、・・・）である。fA(ΔXN)は、非線形の物理パラメータが遅延に与える影響を記述する関数で、
fA(ΔXN)=fA(ΔXN1,ΔXN2,・・)=fA(ΔXN1)+fA(ΔXN2)+・・fA(ΔXNn)・・・式（４）
と表される。

ここで、回路の１段当たりの遅延ばかりでなく、回路のパス遅延、遅延余裕であるスラック（クロックとデータの要求到達時間の差）も式（３）から実用的に計算することができる。

回路全体での最悪スラックＢも同様に、
B＝b0＋ΣbiΔXi＋fb(ΔXN)＋{b(n+1)}ΔR・・・・・・・・式（５）
と表される。なお、b0は平均最悪スラック、bi（ｉ＝１、２、・・・、ｎ）とb(n+1)は最悪スラックに対する感度係数である。ΣbiΔXiはリニアガウス（Linear Gaussian）分布項、fb(ΔXN)はノンリニア非ガウス分布項、b(n+1)ΔRはランダム項である。このため、回路全体での最悪スラックＢは統計的にばらつく。任意の関数（ｎ次関数）遅延モデルは線形遅延モデルと同様に、遅延モデル部に備えられている。

ここで、最悪スラックが負になる確率を求めれば、半導体集積回路チップが不良になる確率を算出することができる。

上述したように、本実施例の半導体集積回路の統計的タイミング解析装置及びそれを用いた解析方法では、遅延モデル部に線形遅延モデル及び任意の関数（ｎ次関数）遅延モデルが備えられる。

このため、遅延及び最悪スラックが物理パラメータXiの一次関数ではなく、任意の関数（ｎ次関数）の場合でも、実施例１と同様に、統計的タイミング解析結果から得られる半導体集積回路チップの良否判定よりも、高精度に半導体集積回路チップの良否判定を実行することができる。したがって、市場不良率が非常に少ない半導体集積回路を出荷することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、システムＬＳＩに適用したがメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System on a Chip）などにも適用できる。また、複数の半導体集積回路が搭載されたモジュールでの動作タイミング解析などに適用できる。

本発明の実施例１に係る統計的タイミング解析装置の構成を示すブロック図。 本発明の実施例１に係る二次元のバラツキ基準仕様表を示す図。 本発明の実施例１に係る半導体集積回路チップの動作タイミングの良否判定の動作を示すフローチャート。 本発明の実施例１に係る統計的タイミング解析の概念を示す図。 本発明の実施例１に係る実際に製造され、異なるスラックの確率分布を有する半導体集積回路チップを示す図。 本発明の実施例２に係る統計的タイミング解析の遅延算出用に用いられる遅延計測部を示すブロック図。 本発明の実施例３に係る統計的タイミング解析に用いられる物理パラメータの平均からのズレの分布を示す図。 本発明の実施例３に係る統計的タイミング解析に用いられる物理パラメータの平均からのズレに対する遅延の関係を示す図。

符号の説明

１ 回路ネットリスト部
２ タイミングアサーション部
３ 遅延モデル部
４ 変動要因統計情報部
５ ＳＳＴＡ実行部
６ バラツキ基準仕様作成部
７ 比較判定部
１１ 遅延計測部
２１ 第１のリングオシレータ
２２ 第２のリングオシレータ
２３ 第３のリングオシレータ
２４ 第４のリングオシレータ
２５ 比較計測部
３０ 統計的タイミング解析装置

Claims (5)

1. パラメータ化した遅延モデルを有する遅延モデル部と、
   統計的タイミング解析を実行するための情報が入力され、前記遅延モデルにもとづいて、半導体集積回路チップの良品確率を算出するＳＳＴＡ実行部と、
   前記ＳＳＴＡ実行部から出力される前記半導体集積回路チップの良品確率情報が入力され、前記遅延モデルにもとづいて、前記遅延モデルの統計学的バラツキ要因となる物理パラメータに対するバラツキ基準仕様表を作成するバラツキ基準仕様作成部と、
   製造された前記半導体集積回路チップにおいて計測された前記遅延モデルの統計学的バラツキ要因となる物理パラメータから、前記物理パラメータの平均からのズレを算出し、予め作成されたバラツキ基準仕様表に当てはめて前記半導体集積回路チップの不良率を求め、所定の不良率と前記半導体集積回路チップの不良率情報を比較し、前記半導体集積回路チップの不良率が前記所定の不良率よりも低い場合、前記半導体集積回路チップを良品と判定し、前記半導体集積回路チップの不良率が前記所定の不良率よりも高い場合、前記半導体集積回路チップを不良品と判定する比較判定部と、
   を具備することを特徴とする半導体集積回路の統計的タイミング解析装置。
2. タイミング解析する回路の構造を表す情報が格納され、前記統計的タイミング解析を実行するときに、前記情報を前記ＳＳＴＡ実行部に出力する回路ネットリスト部と、
   タイミングアサーション情報が格納され、前記統計的タイミング解析を実行するときに、前記タイミングアサーション情報を前記ＳＳＴＡ実行部に出力するタイミングアサーション部と、
   変動要因に関する統計情報が格納され、前記統計的タイミング解析を実行するときに、前記統計情報を前記ＳＳＴＡ実行部に出力する変動要因統計情報部と、
   を具備することを特徴とする請求項１に記載の半導体集積回路の統計的タイミング解析装置。
3. 前記遅延モデルが一次線形の場合、前記半導体集積回路チップの良品確率を算出するために用いられる最悪スラック(B)を求めるために、
   B＝b0＋ΣbiΔXi＋b(n+1)ΔRを用いて、前記統計的タイミング解析を実行し、
   前記遅延モデルが一次線形ではない場合、前記半導体集積回路チップの最悪スラック(B)を求めるために、
   B＝b0＋ΣbiΔXi＋fb(ΔXN)＋b(n+1)ΔRを用いて、前記統計的タイミング解析を実行する、ただし、b0は平均最悪スラック、bi（ｉ＝１、２、・・・、ｎ）とb(n+1)は最悪スラックに対する感度係数、Xi（ｉ＝１、２、・・・、ｎ）は統計的バラツキ要因となる基本的な物理パラメータ、ΔXiはXiの平均からのズレ、Rは独立なランダムな変動要因、ΔRはRの平均からのズレ、ΣbiΔXiはリニアガウス分布項、b(n+1)ΔRはランダム項、fb(ΔXN)はノンリニア非ガウス分布項であることを特徴とする請求項１又は２に記載の統計的タイミング解析装置。
4. 前記物理パラメータから遅延に大きな変動を与える１つが選択され、選択された物理パラメータを設計上のワーストケースで設計した第１の遅延計測手段と、
   前記選択された物理パラメータを設計上のベストケースで設計した第２の遅延計測手段と、
   前記第１の遅延計測手段の測定結果と前記第２の遅延計測手段の測定結果から間接的に前記物理パラメータを算出する比較計測部と、
   を具備することを特徴とする請求項１乃至３にいずれか１項に記載の半導体集積回路の統計的タイミング解析装置。
5. 遅延モデルを有する遅延モデル部と、半導体集積回路チップの不良率を求めるＳＳＴＡ実行部と、バラツキ基準仕様表を作成するバラツキ基準仕様作成部と、所定の不良率と前記半導体集積回路チップの不良率情報を比較判定する比較判定部とを有する半導体集積回路の統計的タイミング解析装置を用いた解析方法であって、
   前記半導体集積回路の設計を行うステップと、
   前記半導体集積回路の最悪スラックの確率分布を算出し、前記最悪スラックがゼロ未満である確率を求めるステップと、
   前記最悪スラックがゼロ未満である確率と所定の基準不良率を比較し、前記最悪スラックがゼロ未満である確率が所定の基準不良率よりも低い場合、前記半導体集積回路チップを合格とするよう定義された、バラツキ基準作成表を作成するステップと、
   タイミング設計が合格となり、製造された前記半導体集積回路チップに対して、統計的バラツキ要因となる物理パラメータを計測するステップと、
   計測された物理パラメータから、この物理パラメータの平均のズレを算出し、前記バラツキ基準作成表を用いて、前記半導体集積回路チップの不良率を求めるステップと、
   前記半導体集積回路チップの不良率が前記所定の確率よりも低い場合、前記半導体集積回路チップを動作タイミング良品と判定し、前記半導体集積回路チップの不良率が前記所定の確率よりも高い場合、前記半導体集積回路チップを動作タイミング不良品と判定するステップと、
   を具備することを特徴とする半導体集積回路の統計的タイミング解析装置を用いた解析方法。

Images