JPH1126574A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 マスク・アライメントのずれにより、配線と
ゲート電極等との間に発生するリーク電流及び短絡を防
止する。 【解決手段】 ゲート電極１１１を覆う酸化シリコン膜
キャップ１１２及び酸化シリコン膜スペーサ１１４に隣
接してＰ型シリコン基板１０１上に単結晶シリコン層１
１７ａが形成され、酸化シリコン膜キャップ１１２及び
酸化シリコン膜スペーサ１１４上に第１の層間絶縁膜１
１９形成され、第１の層間絶縁膜１１９及び単結晶シリ
コン層１１７ａ上に第１の層間絶縁膜１１９と異なるエ
ッチャントを有する材質からなる第２の層間絶縁膜１２
１が形成されている。第２の層間絶縁膜１２１をエッチ
ングして単結晶シリコン層１１７ａの上面に達するノー
ド・コンタクト孔１３２を形成する際に、第１の層間絶
縁膜１１９をエッチングストッパとして利用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に拡散層の表面に設けられた単結
晶シリコン層を介して拡散層と配線との接続が行なわれ
るＭＯＳトランジスタ等の半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】半導体素子の微細化による半導体装置の
高集積化により、例えばＤＲＡＭでは３年に４倍の記憶
容量の増加が実現されている。半導体装置の高集積化
は、単に半導体素子の微細化のみにより実現されるもの
ではなく、半導体素子を相互接続するための配線、さら
には配線と半導体素子との接続に介在するコントタクト
孔の微細化が必須である。半導体素子及びコンタクト孔
をその時点でのデザイン・ルールにより規定される最小
加工寸法（＝Ｆ）により形成するという要求から、自己
整合型コンタント孔と呼ばれるコンタクト孔に関わる種
々の構造が各種提示されている。

【０００３】本発明者は、１９９５年の１２月に開催さ
れたインターナショナル・エレクトロン・デバイシス・
ミーティングにおいて、予稿集ＩＥＤＭ−９５の６６５
ページ〜６６８ページ（講演番号２７．４．１）に記載
したように、自己整合型コンタント孔に係わる新たな提
案を行なった。この提案は、主表面が｛１００｝からな
るシリコン基板の表面に設けられた拡散層の露出面に自
己整合的に、（等方性ではなく）異方性の選択エピタキ
シャル成長により、単結晶シリコン層を形成するもので
ある。例えばＮ型の拡散層に対する単結晶シリコン層の
異方性選択エピタキシャル成長は、１０^-7Ｐａ台の超高
真空化学気相成長（ｕｌｔｒａ−ｈｉｇｈ・ｖａｃｕｕ
ｍ・ｃｈｅｍｉｃａ１・ｖａｐｏｒ・ｄｅｐｏｓｉｔｉ
ｏｎ；ＵＨＶ−ＣＶＤ）装置を用い、例えば７００℃の
温度で主原科ガス及びドーピング・ガスとしてジ・シラ
ン（Ｓｉ₂ Ｈ₆ ）及びホスフィン（ＰＨ₃ ）を用いて行
なわれる。このときの単結晶シリコン層は、（〈１１
０〉方向に比べて）シリコン基板の主表面に対して垂直
な〈１００〉方向に主として成長する。

【０００４】また、本発明者は、上記報告を土台にして
異方性選択エピタキシャル成長の適正な条件の検討を行
ない、さらにこれらに基づいて０．２５μｍデザイン・
ルール（最小加工寸法；Ｆ＝０．２５μｍ（２５０ｎ
ｍ））によるＤＲＡＭの試作を行った。ＤＲＡＭの平面
模式図及び断面模式図である図２０乃至図２４を参照し
て説明すると、この異方性選択エピタキシャル成長法を
利用したＤＲＡＭは、キャパシタがビット線より上の位
置に設けられたＣＯＢ構造のＤＲＡＭであり、以下のよ
うになっている。このときのフォト・リソグラフィ工程
におけるマスク・アライメント・マージン（＝α）は５
０ｎｍ程度である。ここで、図２０及び図２１は階層化
した平面模式図であり、図２０は活性領域とワード線を
兼ねるゲート電極と上記単結晶シリコン層との位置関係
を示す図であり、図２１はゲート電極及び単結晶シリコ
ン層とビット線とストレージ・ノード電極との位置関係
を示す図である。また、図２２乃至図２４は、図２０及
び図２１のＡＡ線、ＢＢ線及びＣＣ線での断面模式図で
ある。なお、図２０及び図２１では、これらの位置関係
の理解を容易にするために、ゲート電極及びビット線の
幅をそれぞれ実際より細めに表示してある。

【０００５】Ｐ型シリコン基板３０１の主表面は｛１０
０｝であり、Ｐ型シリコン基板３０１の比抵抗は５Ω・
ｃｍ程度である。Ｐ型シリコン基板３０１が構成される
シリコン・ウエハのオリエンテーション・フラットは
〈１１０〉方向の辺からなる。Ｐ型シリコン基板３０１
の表面の活性領域３０２は素子分離領域により囲われて
おり、素子分離領域は膜厚３００ｎｍ程度のＬＯＣＯＳ
型のフィールド酸化膜３０５とフィールド酸化膜３０５
の底面に設けられた（チャネル・ストッパ，パンチスル
ー・ストッパとして機能する）Ｐ^- 型拡散層３０４とか
ら構成されている。活性領域３０２はＰ型シリコン基板
３０１の主表面に規則的に配置されており、活性領域３
０２の周辺は〈１１０〉方向の辺からなる（換言すれ
ば、活性領域３０２は〈１１０〉方向の辺により区画さ
れていることになる）。活性領域３０２の最小幅（≒チ
ャネル幅）及び最小間隔はともにＦ（＝０．２５μｍ
（２５０ｎｍ））程度である。膜厚１５０ｎｍ程度のワ
ード線を兼ねるゲート電極３１１は、活性領域３０２の
表面に熱酸化により設けられた８．５ｎｍ程度の膜厚の
ゲート酸化膜３０６を介して、活性領域３０２の表面上
を横断している。少なくとも活性領域３０２直上におい
ては、ゲート電極３１１は活性領域３０２に直交してい
る。ゲート電極３１１の幅（ゲート長）、間隔及び配線
ピッチは、それぞれＦ、Ｆ及び２Ｆ（＝０．５μｍ（５
００ｎｍ））程度である。ゲート電極３１１は膜厚５０
ｎｍ程度のＮ⁺ 型多結晶シリコン膜に膜厚１００ｎｍ程
度のタングステン・シリサイド膜が積層されてなる。Ｎ
⁺ 型多結晶シリコン膜は、ジ・クロル・シラン（ＳｉＨ
₂ Ｃｌ₂ ）及びホスフィン（ＰＨ₃ ）をそれぞれ原料ガ
ス及びドーピング・ガスに用いた７００℃程度でのＣＶ
Ｄ法により形成される。タングステン・シリサイド膜は
スパッタリングにより形成される。

【０００６】ゲート電極３１１の上面は膜厚７０ｎｍ程
度の酸化シリコン膜キャップ３１２により直接に覆われ
ている。活性領域３０２の表面には、ゲート電極３１１
及びフィールド酸化膜３０５に自己整合的に、１００ｎ
ｍ程度の接合の深さを有したＮ^- 型拡散層３１３ａ，３
１３ｂが設けられている。Ｎ^- 型拡散層３１３ａ，３１
３ｂは３０ｋｅＶでの２×１０¹³ｍ^-2程度の燐又は砒素
のイオン注入等により形成されている。ゲート電極３１
１及び酸化シリコン膜キャップ３１２の側面は、膜厚５
０ｎｍ（＝ｄ）程度の酸化シリコン膜スペーサ３１４に
より直接に覆われている。活性領域３０２の表面に設け
られたゲート酸化膜３０６はフィールド酸化膜３０５及
び酸化シリコン膜スペーサ３１４に自己整合的に除去さ
れ、これらの領域でのＮ^- 型拡散層３１３ａ，３１３ｂ
の表面は露出されている。２つのゲート電極３１１に狭
まれた方向でのこれら露出面の幅は１５０ｎｍ（＝Ｆ−
２ｄ）程度であり、フィールド酸化膜３０５に挟まれた
部分でのこれら露出面の幅は２５０ｎｍ（＝Ｆ）程度で
ある。酸化シリコン膜キャップ３１２を構成する酸化シ
リコン膜は当初膜厚１００ｎｍ程度のＣＶＤ法により形
成された酸化シリコン膜からなるが、酸化シリコン膜ス
ペーサ３１４を形成する段階でこの酸化シリコン膜の膜
厚が薄くなる。活性領域３０２直上での酸化シリコン膜
キャップ３１２の上面の高さ（Ｐ型シリコン基板３０１
の主表面から２３０ｎｍ程度）は、フィールド酸化膜３
０５直上での酸化シリコン膜キャップ３１２の上面の高
さ（Ｐ型シリコン基板３０１の主表面から３７０ｎｍ程
度）より、１４０ｎｍ程度低くなっている。

【０００７】前述したＮ^- 型拡散層３１３ａ，３１３ｂ
の露出面は、５００ｎｍ程度の膜厚（高）と１×１０¹⁹
ｍ^-3程度の不純物濃度とを有したＮ^- 型の単結晶シリコ
ン層３１６ａ，３１６ｂにより、直接に覆われている。
Ｎ^- 型拡散層３１３ａ，３１３ｂの露出面には、７０ｎ
ｍ程度の（接合の）深さを有したＮ⁺ 型拡散層３１５
ａ，３１５ｂが設けられている。Ｎ⁺ 型拡散層３１５
ａ，３１５ｂは、それぞれ単結晶シリコン層３１６ａ，
３１６ｂからの燐の固相拡散により形成されている。ソ
ース・ドレイン領域３１８ａはＮ^- 型拡散層３１３ａ、
Ｎ⁺ 型拡散層３１５ａ及び単結晶シリコン層３１６ａか
ら構成され、ソース・ドレイン領域３１８ｂはＮ^- 型拡
散層３１３ｂ、Ｎ⁺ 型拡散層３１５ｂ及び単結晶シリコ
ン層３１６ｂから構成されている。単結晶シリコン層３
１６ａ，３１６ｂは、それぞれ後述するノード・コンタ
クト孔、ビット・コンタクト孔に対するコンタクト・パ
ッドとして機能することになる。単結晶シリコン層３１
６ａ，３１６ｂの主たる上面はＰ型シリコン基板３０１
の主表面に平行な｛１００｝面からなり、単結晶シリコ
ン層３１６ａ，３１６ｂの側面はＰ型シリコン基板３０
１の主表面に垂直な｛１１０｝面からなる。さらに単結
晶シリコン層３１６ａ，３１６ｂはフィールド酸化膜３
０５のバーズ・ビーク近傍上及び酸化シリコン膜スペー
サ３１４上端近傍上に多少延在している。単結晶シリコ
ン層３１６ａ，３１６ｂの上面と側面とは、厳密には直
接に交叉せずに、（Ｐ型シリコン基板３０１の主表面に
平行な｛１００｝面をなすシリコン単原子層のテラスが
ステップ上に積層してなる）ファセットを介して交叉し
ている。なお以降の記述においては、特に断わらない限
り、ファセットが上面の一部に含まれているものと見な
して記載する。

【０００８】単結晶シリコン層３１６ａ，３１６ｂは、
ＵＨＶ−ＣＶＤ装置を用いて、６２５℃の温度、１×１
０^-2Ｐａ程度の圧力のもとで２．０ｓｃｃｍ程度の流量
のジ・シランと０．２ｓｃｃｍ程度の流量の（水素（Ｈ
₂ ）により１％に希釈されたホスフィンからなる）ドー
ピング・ガスとにより行なわれる。このとき、Ｐ型シリ
コン基板３０１の主表面に平行（及び垂直）な単結晶シ
リコン層３１６ａ，３１６ｂの｛１００｝面の〈１０
０〉方向への成長速度は、１０ｎｍ／ｍｉｎ程度であ
る。下地が酸化シリコン膜の場合、単結晶シリコン層３
１６ａ，３１６ｂの｛１１０｝面の〈１１０〉方向への
成長速度は｛１００｝面の〈１００〉方向への成長速度
の１／２０程度である。単結晶シリコン層３１６ａ等の
フィールド酸化膜３０５上への延在幅は（マスク・アラ
イメント・マージン（α＝５０ｎｍ）より狭く）２５ｎ
ｍ程度であり、単結晶シリコン層３１６ａ等の酸化シリ
コン膜スペーサ３１４上端近傍上への延在幅は（αより
さらに狭く）１０ｎｍ〜１５ｎｍ程度になる。ここで
は、活性領域３０２の周辺が〈１１０〉方向の辺からな
り、活性領域３０２をゲート電極３１１が〈１１０〉方
向に横断することから、単結晶シリコン層３１６ａ，３
１６ｂは主としてＰ型シリコン基板３０１の主表面に垂
直な〈１００〉方向に成長することになる。仮に、活性
領域３０２の周辺をなす辺又は活性領域３０２を横断す
る部分でのゲート電極３１１の方向に〈１００〉方向が
含まれている場合、これらの方向に平行な｛１００｝面
からなる単結晶シリコン層の側面もこれらの方向に直交
する方向に選択的に成長することになり、好ましくな
い。

【０００９】ＮチャネルＭＯＳトランジスタを含めてＰ
型シリコン基板３０１は第１の層間絶縁膜３２１により
覆われている。層間絶縁膜３２１は、例えばＣＶＤ法に
よる酸化シリコン膜とＢＰＳＧ膜との積層膜等のような
酸化シリコン系絶縁膜からなり、化学機械研磨（ＣＭ
Ｐ）等により平坦化された上面を有している。単結晶シ
リコン層３１６ａ等の上面上での層間絶縁膜３２１の膜
厚は例えば３００ｎｍ程度である。層間絶縁膜３２１に
は、層間絶縁膜３２１を貫通して単結晶シリコン層３１
６ｂに達するＦ程度の口径を有したビット・コンタクト
孔３２２が設けられている。ビット・コンタクト孔３２
２は、例えばＮ⁺ 型多結晶シリコン膜からなるコンタク
ト・プラグ３２３により充填されている。層間絶縁膜３
２１の上面上に設けられたビット線３２４は、コンタク
ト・プラグ３２３に直接に接続されソース・ドレイン領
域３１８ｂに接続されている。ビット線３２４は例えば
膜厚１２０ｎｍ程度のタングステン・シリサイド膜から
なり、ビット線３２４の最小線幅及び最小間隔はともに
Ｆ程度であり、ビット・コンタクト孔３２２の部分での
ビット線３２４の線幅は０．３５μｍ（＝Ｆ＋２α）程
度であり、ビット線３２４の配線ピッチは０．６μｍ
（＝２Ｆ＋２α）程度である。

【００１０】ビット線３２４を含めて、層間絶縁膜３２
１は第２の層間絶縁膜３３１により覆われている。層間
絶縁膜３３１も酸化シリコン系絶縁膜からなり、ビット
線３２４の上面での層間絶縁膜３３１の膜厚は３００ｎ
ｍ程度であり、層間絶縁膜３３１の上面も平坦化されて
いる。Ｆ程度の口径を有して層間絶縁膜３３１，３２１
を貫通して設けられたノード・コンタクト孔３３２は、
単結晶シリコン層３１６ａに達し、例えばＮ⁺ 型多結晶
シリコン膜からなるコンタクト・プラ１１グ３３３によ
り充填されている。層間絶縁膜３３１の上面上に設けら
れたストレージ・ノード電極３３４は、例えば膜厚８０
０ｎｍ程度のＮ⁺ 型多結晶シリコン膜からなり、コンタ
クト・プラグ３３３に直接に接続され、ソース・ドレイ
ン領域３１８ａに接続されている。ストレージ・ノード
電極３３４の間隔及び最小幅はＦ及びＦ＋２α程度であ
る。ストレージ・ノード電極３３４の上面及び側面と層
間絶縁膜３３１の上面との少なくとも一部は、酸化シリ
コン膜、窒化シリコン膜及び酸化シリコン膜からなる積
層膜（通称、ＯＮＯ膜）により構成された容量絶縁膜３
３５により直接に覆われている。容量絶縁膜３３５の酸
化シリコン膜換算膜厚は５ｎｍ程度である。容量絶縁膜
３３５の表面は、例えば膜厚１５０ｎｍ程度のＮ⁺ 型多
結晶シリコン膜からなるセル・プレート電極３３６によ
り直接に覆われている。セル・プレート電極３３６の表
面は酸化シリコン系絶縁膜からなる表面保護膜３４１に
より直接に覆われている。ストレージ・ノード電極３３
４直上での表面保護膜３４１の膜厚は３００ｎｍ程度で
ある。

【００１１】

【発明が解決しようとする課題】前述したＤＲＡＭの単
結晶シリコン層３１６ａ，３１６ｂを公知の等方性選択
エピタキシャル成長法により形成するならば、Ｎ^- 型拡
散層３１３ａの間の間隔が３５０ｎｍ程度であることか
ら、特にノード・コンタクト孔に対するコンタクト・パ
ッドとして機能する単結晶シリコン層の間隔が狭くな
り、コンタクト・パッドとして機能させるために必要な
高さ（少なくとも酸化シリコン膜キャップ３１２の上面
より高いことが好ましい）を確保することが困難にな
る。これに対して前述した異方性選択エピタキシャル成
長による単結晶シリコン層は、〈１１０〉方向への｛１
１０｝面の成長速度に比べて〈１００〉方向への｛１０
０｝面の成長速度が高いことから、図２０及び図２１等
に示したように、単結晶シリコン層３１６ａと単結晶シ
リコン層３１６ｂとの間、及び隣接する２つの単結晶シ
リコン層３１６ａの間に短絡が生じないようにそれぞれ
所要の間隔を設けることが容易である。

【００１２】しかしながら、上記異方性選択エピタキシ
ャル成長におけるこの「〈１１０〉方向への｛１１０｝
面の成長速度に比べて〈１００〉方向への｛１００｝面
の成長速度が高い」ことに纏わる新たな問題点が生じ
る。模式図である図２５を参照してこの問題点を説明す
る。

【００１３】この異方性選択エピタキシャル成長では、
〈１１０〉方向への｛１１０｝面の成長速度が〈１０
０〉方向への｛１００｝面の成長速度の１／２０程度で
あり、単結晶シリコン層３１６ａ，３１６ｂの上面が酸
化シリコン膜スペーサ３１４の上端部近傍に達した後、
酸化シリコン膜スペーサ３１４の上端部近傍上へ延在す
る単結晶シリコン層３１６ａ，３１６ｂの〈１１０〉方
向への｛１１０｝面の成長が開始される。その結果、酸
化シリコン膜スペーサ３１４の上端部近傍上（さらには
酸化シリコン膜キャップ３１２の上面上）ヘの単結晶シ
リコン層３１６ａ，３１６ｂのオーバー・ラップ幅は、
フィールド酸化膜３０５の上面上での単結晶シリコン層
３１６ａ，３１６ｂのオーバー・ラップ幅より狭くな
る。このような状況で例えばノード・コンタクト孔３２
２を開口するとき、マスク・アライメントのずれδ（た
だし、０≦δ≦α）が０でないならば、特に酸化シリコ
ン膜スペーサ３１４の上端部及び酸化シリコン膜キャッ
プ３１２の一部もエッチング除去されて、ゲート電極３
１１を覆う酸化シリコン膜キャップ３１２、酸化シリコ
ン膜スペーサ３１４の膜厚が局所的に薄くなり、さらに
はゲート電極３１１の一部がノード・コンタクト孔３２
２の底部に露出することになる。単結晶シリコン層３１
６ａ等がコンタクト・パッドとして充分に機能するため
には、ノード・コンタクト孔３２２等の底部に露出する
のが単結晶シリコン層３１６ａ等の上面のみであること
が必要である。したがって、この場合の単結晶シリコン
層３１６ａ等はコンタクト・パッドとして機能するには
不十分である。そのため、ソース・ドレイン領域（この
場合にはキャパシタのストレージ・ノード電極）とゲー
ト電極３１１との間のリーク電流が増大し、さらにはこ
れらの間の短絡が生じやすくなる。

【００１４】なおこの場合、この異方性選択エピタキシ
ャル成長により例えば２μｍ程度の高さの単結晶シリコ
ン層を設けるならば、酸化シリコン膜キャップ３１２上
においてマスク・アライメント・マージン（α）に見合
うだけ単結晶シリコン層のオーバー・ラップ幅を確保す
ることが可能になる。しかしながら、このような高さの
単結晶シリコン層は、後工程の加工性等に支障をきたす
ことになるので非現実的である。

【００１５】また、ゲート電極の短絡問題と同様に、半
導体基板との短絡も問題となる。図２５を参照してこの
問題点を説明する。活性領域の最小幅と最小間隔は、設
計寸法ではＦ及びＦ＋２α（＝０．３５μｍ）程度であ
るが、ＬＯＣＯＳ法により形成されるフィールド酸化膜
３０５は、バーズビークの広がりによりでき上がり活性
領域幅は片側βだけ狭くなってＦ−２βとなり、フィー
ルド酸化膜の幅は逆にＦ＋２α＋２βと広くなる。βの
大きさはフィールド酸化膜の形成条件によって異なる
が、ここではβ＝２０ｎｍである。前述のように単結晶
シリコン層３１６ａ等のフィールド酸化膜３０５上への
延在幅は２５ｎｍ程度である。その結果、単結晶シリコ
ン層３１６の幅は０．２６μｍ程度となる。このような
状況で例えばノード・コンタクト孔３２２を開口すると
き、マスク・アライメントのずれδ（ただし、０≦δ≦
α）が０でないならば、特に層間絶縁膜３２１及びフィ
ールド酸化膜３０５の一部もエッチング除去されて、フ
ィールド酸化膜３０５の膜厚が局所的に薄くなり、さら
にはＰ型シリコン基板３０１の一部がノード・コンタク
ト孔３２２の底部に露出することになる。

【００１６】

【発明の目的】そこで、本発明の目的は、拡散層とこれ
ら拡散層の表面上に自己整合的に設けられたコンタクト
・パッドとして機能する単結晶半導体層とを含んでなる
ソース・ドレイン領域を有する半導体装置において、コ
ンタクト孔を介してこれらのソース・ドレイン領域に接
続される配線とゲート電極及び半導体基板との間のリー
ク電流及び短絡が抑制しやすく、後工程に支障を来たさ
ない現実的な単結晶半導体層を有してなる半導体装置及
びその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されるとともに上面及び側面を絶縁
膜で覆われたゲート電極と、このゲート電極を覆う絶縁
膜に隣接して前記半導体基板上に形成された単結晶半導
体層と、前記ゲート電極を覆う絶縁膜上に形成された第
１の層間絶縁膜と、この第１の層間絶縁膜及び前記単結
晶半導体層上に形成されるとともに当該第１の層間絶縁
膜と異なるエッチャントを有する材質からなる第２の層
間絶縁膜と、この第２の層間絶縁膜に穿設されるととも
に前記単結晶半導体層の上面に達するコンタクト孔と、
このコンタクト孔を介して前記単結晶半導体層に接続さ
れる配線とを備えたものである。ここでいう「エッチャ
ント」とは、エッチング液、エッチングガス等の総称で
ある。例えば、本発明に係る半導体装置は、シリコン基
板上に形成されたゲート酸化シリコン膜と、このゲート
酸化シリコン膜上に形成されるとともに上面及び側面を
酸化シリコン膜で覆われたゲート電極と、このゲート電
極を覆う酸化シリコン膜に隣接して前記シリコン基板上
に形成された単結晶シリコン層と、前記ゲート電極を覆
う酸化シリコン膜上に形成されたシリコン窒化膜と、こ
のシリコン窒化膜及び前記単結晶シリコン層上に形成さ
れたシリコン酸化膜と、このシリコン酸化膜に穿設され
るとともに前記単結晶シリコン層の上面に達するコンタ
クト孔と、このコンタクト孔を介して前記単結晶シリコ
ン層に接続される配線とを備えたものである。

【００１８】より具体的には、本発明に係る半導体装置
は、シリコン基板の表面に設けられた〈１１０〉方向の
辺により区画された活性領域と、この活性領域を囲んで
前記シリコン基板の表面の素子分離領域に設けられた溝
と、この溝を充填するフィールド絶縁膜と、前記活性領
域の表面に設けられたゲート酸化膜を介して当該活性領
域の表面上を〈１１０〉方向に横断するゲート電極と、
このゲート電極の上面を直接に覆う酸化シリコン膜キャ
ップと、この酸化シリコン膜キャップ及び前記ゲート電
極の側面を直接に覆う酸化シリコン膜スペーサと、前記
ゲート電極及び前記フィールド酸化膜に自己整合的に前
記活性領域の表面に設けられた逆導電型拡散層と、前記
酸化シリコン膜スペーサ及び前記フィールド酸化膜に自
己整合的な前記逆導電型拡散層の表面を直接に覆うとと
もに｛１１０｝面からなる側面及び主たる面が｛１０
０｝面からなる上面を有した逆導電型の単結晶シリコン
層からなる逆導電型のソース・ドレイン領域と、前記フ
ィールド酸化膜、前記酸化シリコン膜キャップ及び前記
酸化シリコン膜スペーサを覆い前記単結晶シリコン層の
上面が露出するように堆積された第１の層間絶縁膜と、
この第１の層間絶縁膜及び前記単結晶シリコン層を覆う
とともに当該第１の層間絶縁膜と材質の異なる第２の層
間絶縁膜と、この第２の層間絶縁膜に設けられるととも
に前記単結晶シリコン層の上面に達するコンタクト孔
と、このコンタクト孔を介して前記ソース・ドレイン領
域に接続される配線とを備えたものである。

【００１９】又は、本発明に係る半導体装置は、主表面
が｛１００｝からなる一導電型のシリコン基板の表面に
設けられた〈１１０〉方向の辺により区画された活性領
域と、この活性領域を囲んで前記シリコン基板の表面の
素子分離領域に設けられたＬＯＣＯＳ型のフィールド酸
化膜と、前記活性領域の表面に設けられたゲート酸化膜
を介して当該活性領域の表面上を〈１１０〉方向に横断
するゲート電極と、このゲート電極の上面を直接に覆う
酸化シリコン膜キャップと、この酸化シリコン膜キャッ
プ及び前記ゲート電極の側面を直接に覆う酸化シリコン
膜スペーサと、前記ゲート電極及び前記フィールド酸化
膜に自己整合的に前記活性領域の表面に設けられた逆導
電型拡散層と、前記酸化シリコン膜スペーサ及び前記フ
ィールド酸化膜に自己整合的な前記逆導電型拡散層の表
面を直接に覆うとともに｛１１０｝面からなる側面及び
主たる面が｛１００｝面からなる上面を有した逆導電型
の単結晶シリコン層からなる逆導電型のソース・ドレイ
ン領域と前記フィールド酸化膜、前記酸化シリコン膜キ
ャップ及び前記酸化シリコン膜スペーサを覆い前記単結
晶シリコン層の表面及び側面の上部が露出するように堆
積された第１の層間絶縁膜と、この第１の層間絶縁膜及
び前記単結晶シリコン層を覆うとともに当該第１の層間
絶縁膜と材質の異なる第２の層間絶縁膜と、この第２の
層間絶縁膜に設けられるとともに前記単結晶シリコン層
の上面に達するコンタクト孔と、このコンタクト孔を介
して前記ソース・ドレイン領域に接続される配線とを備
えたものてある。

【００２０】好ましくは、前記第１の層間絶縁膜が窒化
シリコン膜あるい窒化酸化シリコン膜からなり、前記第
２の層間絶縁膜が酸化シリコン膜又はリン若しくはホウ
素を含む酸化シリコン膜からなる。さらに好ましくは、
前記ゲート電極の最小間隔と前記コンタクト孔の最小口
径とが等しい。さらに好ましくは、前記フィールド絶縁
膜によって区画された前記活性領域の最小幅と前記コン
タクト孔の最小口径とが等しい。

【００２１】本発明に係る半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜
上にゲート電極を形成し、このゲート電極の上面及び側
面を絶縁膜で被覆し、このゲート電極を覆う絶縁膜に隣
接して前記半導体基板上に単結晶半導体層を形成し、前
記ゲート電極を覆う絶縁膜上に第１の層間絶縁膜を形成
し、この第１の層間絶縁膜及び前記単結晶半導体層上に
当該第１の層間絶縁膜と異なるエッチャントを有する材
質からなる第２の層間絶縁膜を形成し、この第２の層間
絶縁膜に前記単結晶半導体層の上面に達するコンタクト
孔を穿設し、このコンタクト孔を介して前記単結晶半導
体層に配線を接続するものである。例えば、本発明に係
る半導体装置の製造方法は、シリコン基板上にゲートシ
リコン酸化膜を形成し、このゲートシリコン酸化膜上に
ゲート電極を形成し、このゲート電極の上面及び側面を
シリコン酸化膜で被覆し、このゲート電極を覆うシリコ
ン酸化膜に隣接して前記シリコン基板上に単結晶シリコ
ン層を形成し、前記ゲート電極を覆うシリコン酸化膜上
にシリコン窒化膜を形成し、このシリコン窒化膜及び前
記単結晶シリコン層上にシリコン酸化膜を形成し、この
シリコン酸化膜に前記単結晶シリコン層の上面に達する
コンタクト孔を穿設し、このコンタクト孔を介して前記
単結晶シリコン層に配線を接続するものである。

【００２２】より具体的には、本発明に係る半導体装置
の製造方法は、主表面が｛１００｝からなる一導電型の
シリコン基板の表面における〈１１０〉方向の辺により
区画された活性領域を囲む素子分離領域に溝を形成し、
全面に絶縁膜を形成し、この絶縁膜を前記溝内にのみ残
置してフィールド絶縁膜を形成する工程と、熱酸化によ
り前記活性領域の表面にゲート酸化膜を形成し、全面に
導電体膜を形成し、この導電体膜の表面を覆う酸化シリ
コン膜を形成し、この酸化シリコン膜及び前記導電体膜
をパターニングして前記ゲート酸化膜を介して前記活性
領域の表面上を〈１１０〉方向に横断するゲート電極と
このゲート電極の上面を直接に覆う酸化シリコン膜キャ
ップとを形成し、前記ゲート電極及び前記フィールド酸
化膜をマスクにして前記活性領域の表面に逆導電型拡散
層を形成する工程と、全面に酸化シリコン膜を形成し、
異方性エッチングにより当該酸化シリコン膜に対するエ
ッチ・バックを行なって前記酸化シリコン膜キャップ及
び前記ゲート電極の側面を直接に覆う酸化シリコン膜ス
ペーサを形成するとともに当該酸化シリコン膜スペーサ
及び前記フィールド酸化膜に自己整合的に前記ゲート酸
化膜を除去する工程と、単結晶シリコンの異方性選択エ
ピタキシャル成長法により、前記逆導電型拡散層の表面
に前記酸化シリコン膜キャップの高さより高い逆導電型
の単結晶シリコン層を形成する工程と、全面に第１の層
間絶縁膜を形成し、化学的機械的研磨によって当該第１
の層間絶縁膜及び前記単結晶シリコン層を研磨して前記
酸化シリコン膜キャップを露出することなく該単結晶シ
リコン層の表面を露出させる工程と、全面に前記第１の
層間絶縁膜と材質の異なる第２の層間絶縁膜を形成し、
この第２の層間絶縁膜の表面を平坦化する工程と、この
第２の層間絶縁膜に前記単結晶シリコン層に達するコン
タクト孔を形成し、当該第２の層間絶縁膜の表面に前記
コンタクト孔を介して前記単結晶シリコン層に接続され
る配線を形成する工程とを備えたものである。

【００２３】又は、本発明に係る半導体装置の製造方法
は、主表面が｛１００｝からなる一導電型のシリコン基
板の表面における〈１１０〉方向の辺により区画された
活性領域を囲む素子分離領域にＬＯＣＯＳ型のフィール
ド酸化膜を形成する工程と、熱酸化により前記活性領域
の表面にゲート酸化膜を形成し、全面に導電体膜を形成
し、この導電体膜の表面を覆う酸化シリコン膜を形成
し、この酸化シリコン膜及び前記導電体膜をパターニン
グして前記ゲート酸化膜を介して前記活性領域の表面上
を〈１１０〉方向に横断するゲート電極とこのゲート電
極の上面を直接に覆う酸化シリコン膜キャップとを形成
し、前記ゲート電極及び前記フィールド酸化膜をマスク
にして前記活性領域の表面に逆導電型拡散層を形成する
工程と、全面に酸化シリコン膜を形成し、異方性エッチ
ングにより当該酸化シリコン膜に対するエッチ・バック
を行なって前記酸化シリコン膜キャップ及び前記ゲート
電極の側面を直接に覆う酸化シリコン膜スペーサを形成
するとともに当該酸化シリコン膜スペーサ及び前記フィ
ールド酸化膜に自己整合的に前記ゲート酸化膜を除去す
る工程と、単結晶シリコンの異方性選択エピタキシャル
成長法により、前記逆導電型拡散層の表面に前記酸化シ
リコン膜キャップの高さより高い逆導電型の単結晶シリ
コン層を形成する工程と、全面に第１の層間絶縁膜を形
成し、この第１の層間絶縁膜をエッチバックして前記酸
化シリコン膜キャップを露出することなく前記単結晶シ
リコン層の表面及び側面の上部を露出させる工程と、全
面に前記第１の層間絶縁膜と材料の異なる第２の層間絶
縁膜を形成し、この第２の層間絶縁膜の表面を平坦化す
る工程と、この第２の層間絶縁膜に前記単結晶シリコン
層に達するコンタクト孔を形成し、当該第２の層間絶縁
膜の表面に前記コンタクト孔を介して前記単結晶シリコ
ン層に接続される配線を形成する工程とを備えたもので
ある。

【００２４】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２５】ＤＲＡＭの断面模式図及び平面模式図であ
る図１乃至図６を参照すると、本発明の第１実施形態
は、本発明をＣＯＢ構造のＤＲＡＭに適用したものであ
る。このＤＲＡＭは０．２５μｍデザイン・ルール（最
小加工寸法；Ｆ＝０．２５μｍ（２５０ｎｍ））で５０
ｎｍ程度のマスク・アライメント・マージンαのもとに
形成されたものであり、以下のとおりになっている。こ
こで、図５及び図６は階層化された平面模式図であり、
図５は活性領域とワード線を兼ねるゲート電極とＮ⁺ 型
の単結晶シリコン層との位置関係を示す図であり、図６
はゲート電極及び単結晶シリコン層とビット線とストレ
ージ・ノード電極との位置関係を示す図である。また、
図１乃至図４は、図５及び図６のＡＡ線、ＢＢ線、ＣＣ
線及びＤＤ線での断面模式図である。なお図５及び図６
では、これらの位置関係の理解を容易にするために、ゲ
ート電極及びビット線の幅をそれぞれ実際より細めに表
示してある。

【００２６】Ｐ型シリコン基板１０１の主表面は｛１０
０｝であり、このＰ型シリコン基板１０１の比抵抗は５
Ω・ｃｍ程度である。Ｐ型シリコン基板１０１が構成さ
れるシリコン・ウエハのオリエンテーション・フラット
は〈１１０〉方向の辺からなる。Ｐ型シリコン基板１０
１の表面の活性領域１０２は素子分離領域により囲まれ
ており、素子分離領域は深さが３００ｎｍ程度の溝１０
３と、溝１０３の側面及び底面に設けられた（チャネル
・ストッパ、パンチスルー・ストッパとして機能する）
Ｐ^- 型拡散層１０４とから構成されている。活性領域１
０２はＰ型シリコン基板１０１の主表面に規則的に配置
されており、活性領域１０２の周辺は〈１１０〉方向の
辺からなる（すなわち、活性領域１０２は〈１１０〉方
向の辺により区画されていることになる）。活性領域１
０２の最小幅（≒チャネル幅）及び最小間隔はともにＦ
（＝０．２５μｍ（２５０ｎｍ））程度である。膜厚１
５０ｎｍ程度のワード線を兼ねるゲート電極１１１は、
活性領域１０２の表面に設けられた８．５ｎｍ程度の膜
厚のゲート酸化膜１０６を介して、活性領域１０２の表
面上を横断している。少なくとも活性領域１０２直上に
おいては、ゲート電極１１１は活性領域１０２に直交し
ている。ゲート電極１１１の幅（ゲート長）、間隔及び
配線ピッチは、それぞれＦ、Ｆ及び２Ｆ（＝０．５μｍ
（５００ｎｍ））程度である。ゲート電極１１１は膜厚
５０ｎｍ程度のＮ⁺ 型多結晶シリコン膜に膜厚１００ｎ
ｍ程度のタングステン・シリサイド膜が積層されてな
る。ゲート電極１１１の上面は膜厚７０ｎｍ程度の酸化
シリコン膜キャップ１１２により直接に覆われている。
活性領域１０２の表面には、ゲート電極１１１及びフィ
ールド酸化膜１０５に自己整合的に、１００ｎｍ程度の
接合の深さを有したＮ^- 型拡散層１１３ａ，１１３ｂが
設けられている。ゲート電極１１１及び酸化シリコン膜
キャップ１１２の側面は、膜厚５０ｎｍ（＝ｄ）程度の
酸化シリコン膜スペーサ１１４により直接に覆われてい
る。活性領域１０２の表面に設けられたゲート酸化膜１
０６はフィールド酸化膜１０５及びこれらの酸化シリコ
ン膜スペーサ１１４に自己整合的に除去されてＮ^- 型拡
散層１１３ａ，１１３ｂの表面は露出されている。２つ
のゲート電極１１１に挟まれた方向でのこれら露出面の
幅は１５０ｎｍ（＝Ｆ−２ｄ）程度であり、フィールド
酸化膜１０５に挟まれた部分でのこれら露出面の幅は２
５０ｎｍ（＝Ｆ）程度である。

【００２７】上記Ｎ^- 型拡散層１１３ａ，１１３ｂの露
出面は、４００ｎｍ程度の高さ（膜厚）と１×１０¹⁹ｃ
ｍ^-3程度の不純物濃度とを有したＮ⁺ 型の単結晶シリコ
ン層１１６ａ，１１６ｂにより、直接に覆われている。
Ｎ⁺ 型の単結晶シリコン層１１６ａ，１１６ｂは（詳細
は後述するが）異方性選択エピタキシャル成長法により
形成されている。単結晶シリコン層１１７ａ，１１７ｂ
の高さ（膜厚）は、ゲート電極１１１を覆う酸化シリコ
ン膜キャップ１１２の高さ（２３０ｎｍ程度）より高く
なければならない。Ｎ^- 型拡散層１１３ａ，１１３ｂの
露出面には、７０ｎｍ程度の（接合の）深さを有したＮ
⁺ 型拡散層１１５ａ，１１５ｂが設けられている。Ｎ⁺
型拡散層１１５ａ，１１５ｂは、それぞれ単結晶シリコ
ン層１１７ａ，１１７ｂからの燐の固相拡散により形成
されている。単結晶シリコン層１１７ａは、フィールド
酸化膜１０５上に２０ｎｍ程度の幅で（フィールド酸化
膜１０５の上面を直接に覆う姿態を有して）延在し、酸
化シリコン膜キャップ１１４上端近傍上に１０ｎｍ弱〜
２０ｎｍ強の幅で（酸化シリコン膜キャップ１１４上端
部を直接に覆う姿態を有して）延在している。単結晶シ
リコン層１１７ｂも、フィールド酸化膜１０５上に２０
ｎｍ程度の幅で延在し、酸化シリコン膜キャップ１１４
上端近傍上に１０ｎｍ弱〜２０ｎｍ強の幅で延在してい
る。単結晶シリコン層１１７ａ，１１７ｂの上面は主と
してＰ型シリコン基板１０１の主表面に平行な｛１０
０｝面からなり、単結晶シリコン層１１７ａ，１１７ｂ
の側面はＰ型シリコン基板１０１の主表面に垂直な｛１
１０｝面からなる。本実施形態では、単結晶シリコン層
１１７ａ，１１７ｂの側面と上面との交差部近傍の上面
を構成するファセットは、概ねフィールド酸化膜１０５
側の側面との交叉部近傍にのみに存在する。

【００２８】本実施形態では、ソース・ドレイン領域１
１８ａは、Ｎ^- 型拡散層１１３ａ、Ｎ⁺ 型拡散層１１５
ａ、単結晶シリコン層１１７ａから構成されている。ソ
ース・ドレイン領域１１８ｂは、Ｎ^- 型拡散層１１３
ｂ、Ｎ⁺ 型拡散層１１５ｂ、単結晶シリコン層１１７ｂ
から構成されている。Ｐ型シリコン基板１０１の主表面
に形成されたＮチャネルＭＯＳトランジスタはゲート酸
化膜１０６、ゲート電極１１１及びソース・ドレイン領
域１１８ａから構成されている。隣接する単結晶シリコ
ン層１１７ａの間隔、単結晶シリコン層１１７ａと単結
晶シリコン層１１７ｂとの間隔がともに２１０ｎｍ程度
であることから、隣接するソース・ドレイン領域１１８
ａの間、ソース・ドレイン領域１１８ａとソース・ドレ
イン領域１１８ｂとの間の絶縁分離は充分に確保されて
いる。

【００２９】ＮチャネルＭＯＳトランジスタを含めてＰ
型シリコン基板１０１は第１の層間絶縁膜１１９によっ
て覆われている。第１の層間絶縁膜１１９は、例えばＣ
ＶＤ法による窒化シリコン膜又は窒化酸化シリコン膜か
らなり、化学機械研磨（ＣＭＰ）等により平坦化され
て、単結晶シリコン層１１７ａ、１１７ｂの表面のみ露
出されている。

【００３０】第１の層間絶縁膜１１９及び単結晶シリコ
ン層１１７ａ，１１７ｂの表面は第２の層間絶縁膜１２
１により覆われている。第２の層間絶縁膜１２１は、例
えばＣＶＤ法による酸化シリコン膜とＢＰＳＧ腹との積
層膜等のような酸化シリコン系絶縁膜からなる。単結晶
シリコン層１１７ａ，１１７ｂの上面上での第２の層間
絶縁膜１２１の膜厚は例えば３００ｎｍ程度である。第
２の層間絶縁膜１２１には、層間絶縁膜１２１を貫通し
て単結晶シリコン層１１７ｂに達するＦ程度の口径を有
したビット・コンタクト孔１２２が設けられている。ビ
ット・コンタクト孔１２２は、例えばＮ⁺ 型多結晶シリ
コン膜からなるコンタクト・プラグ１２３により充填さ
れている。第２の層間絶縁膜１２１の上面上に設けられ
たビット線１２４は、コンタクト・プラグ１２３に直接
に接続され、ソース・ドレイン領域１１８ｂに接続され
ている。ビット線１２４は例えば膜厚１２０ｎｍ程度の
タングステン・シリサイド膜からなり、ビット線１２４
の最小線幅及び最小間隔はともにＦ程度であり、ビット
・コンタクト孔１２２の部分でのビット線１２４の線幅
は３５０ｎｍ（＝Ｆ＋２α）程度であり、ビット線１２
４の配線ピッチは６００ｎｍ（＝２Ｆ＋２α）程度であ
る。

【００３１】本実施形態では、ビット・コンタクト孔１
２２が達する部分での単結晶シリコン層１１７ｂの幅は
２９０ｎｍ程度であるため、ビットコンタクト孔１２２
が単結晶シリコン層１１７ｂからはみ出して開口される
場合がある。その際は、第１の層間絶縁膜１１９がビッ
ト・コンタクト孔を開口するときのエッチング・ストッ
パとしての機能することになる。すなわち、ビット・コ
ンタクト孔１２２の底部が酸化シリコン膜キャップ１１
２、酸化シリコン膜スペーサ１１４又はフィールド酸化
膜１０５に直接に達することはなく、さらにはビット・
コンタクト孔１２２の底部にゲート電極１１１の上面又
はＰ型シリコン基板１０１の表面が露出することは回避
される。このため、ビット線１２４（及びソース・ドレ
イン領域１１８ｂ）とゲート電極１１１及びＰ型シリコ
ン基板１０１とのリーク電流及び短絡の抑制が容易にな
る。

【００３２】ビット線１２４を含めて、第２の層間絶縁
膜１２１は第３の層間絶縁膜１３１により覆われてい
る。第３の層間絶縁膜１３１も酸化シリコン系絶縁膜か
らなり、ビット線１２４の上面での第３の層間絶縁膜１
３１の膜厚は３００ｎｍ程度であり、第３の層間絶縁膜
１３１の上面も平坦化されている。Ｆ程度の口径を有し
て第３の層間絶縁膜１３１及び第２の層間絶縁膜１２１
を貫通して設けられたノード・コンタクト孔１３２は、
単結晶シリコン層１１７ａに達し、例えばＮ⁺ 型多結晶
シリコン膜からなるコンタクト・プラグ１３３により充
填されている。第３の層間絶縁膜１３１の上面に設けら
れたストレージ・ノード電極１３４は、例えば膜厚８０
０ｎｍ程度のＮ⁺ 型多結晶シリコン膜からなり、コンタ
クト・プラグ１３３に直接に接続され、ソース・ドレイ
ン領域１１８ａに接続されている。ストレージ・ノード
電極１３４の間隔及び最小幅はＦ及びＦ＋２α程度であ
る。ストレージ・ノード電極１３４の上面及び側面と層
間絶縁膜１３１の上面の少なくとも一部は、ＯＮＯ膜か
らなる容量絶縁膜１３５により直接に覆われている。容
量絶縁膜１３５の酸化シリコン膜換算膜厚は５ｎｍ程度
である。容量絶縁膜１３５の表面は、例えば膜厚１５０
ｎｍ程度のＮ⁺ 型多結晶シリコン膜からなるセル・プレ
ート電極１３６により直接に覆われている。セル・プレ
ート電極１３６の表面は例えば酸化シリコン系絶縁膜か
らなる表面保護膜１４１により直接に覆われている。ス
トレージ・ノード電極１３４直上での表面保護膜１４１
の膜厚は３００ｎｍ程度である。

【００３３】図５及び図６のＡＡ線及びＣＣ線での製造
工程の断面模式図である図７乃至図１０と、図１乃至図
６とを参照すると、本実施形態によるＤＲＡＭは、以下
のように形成される。

【００３４】まず、｛１００｝からなる主表面を有し、
５Ω・ｃｍ程度の比抵抗からなり、〈１１０〉方向の辺
からなるオリエンテーション・フラットを有するシリコ
ン・ウエハからなるＰ型シリコン基板１０１の主表面の
活性領域２０２直上のみを覆う領域に、フォト・レジス
ト膜（図示せず）が形成される。活性領域１０２はＰ型
シリコン基板１０１の主表面において（オリエンテーシ
ョン・フラットに平行及び垂直な）〈１１０〉方向の辺
により区画されてなり、それぞれの活性領域１０２はＴ
型の姿態を有してＰ型シリコン基板１０１の主表面に規
則的に配列されている。このフォト・レジスト膜をマス
クにしてＰ型シリコン基板１０１がエッチングされて溝
１０３が形成される。その後、フォト・レジスト膜をマ
スクにして２０ｋｅＶ、５×１０¹²ｃｍ^-2程度のボロン
の回転イオン注入が行われ、溝１０３の側面及び底面に
Ｐ^- 型拡散層１０４が形成される。このフォト・レジス
ト膜が除去された後、ＣＶＤ法により全面に酸化シリコ
ン膜が形成され、ＣＭＰによりこの酸化シリコン膜から
なり、溝１０３を充填し、平坦な上面を有するフィール
ド絶縁膜１０５が形成される。活性領域１０２の表面に
は熱酸化により膜圧８．５ｎｍ程度のゲート酸化膜１０
６が形成される。

【００３５】次に、例えばジ・クロル・シラン、ホスフ
ィンをそれぞれ原料ガス、ドーピング・ガスに用いた７
００℃程度のＣＶＤ法により、全面に膜厚５０ｎｍ程度
のＮ⁺ 型多結晶シリコン膜（図に明示せず）が形成され
る。さらに、スパッタリングにより全面に膜厚１００ｎ
ｍ程度のタングステン・シリサイド膜（図に明示せず）
が形成される。さらにまた、ＣＶＤ法により、全面に膜
厚１００ｎｍ程度の酸化シリコン膜が形成される。これ
らの酸化シリコン膜、タングステン・シリサイド膜及び
Ｎ⁺ 型多結晶シリコン膜が順次異方性エッチングにより
パターニングされ、タングステン・ポリサイド膜（Ｎ⁺
型多結晶シリコン膜とタングステン・シリサイド膜との
積層膜）からなる膜厚１５０ｎｍ程度のゲート電極１１
１とこのゲート電極１１１の上面を選択的に覆う（膜厚
１００ｎｍ程度の）酸化シリコン膜キャップ１１２とが
形成される。

【００３６】例えば３０ｋｅＶで２×１０¹³ｃｍ^-2程度
の燐のイオン注入等により、フィールド酸化膜１０５及
びゲート電極１１１に自己整合的に、活性領域１０２の
表面にＮ^- 型拡散層１１３ａ，１１３ｂが形成される。
Ｎ^- 型拡散層１１３ａ，１１３ｂの接合の深さは１００
ｎｍ程度である。隣接するＮ^- 型拡散層１１３ａの間隔
はＦ程度であり、Ｎ^- 型拡散層１１３ａとＮ^- 型拡散層
１１３ｂとの間隔は０．２５μｍ（２５０ｎｍ）（＝
Ｆ）程度である。膜厚５０ｎｍ程度の酸化シリコン膜が
ＣＶＤにより全面に形成される。フルオロ・カーボン系
のエッチング・ガスを用いた異方性エッチングによるエ
ッチ・バックが行なわれ、酸化シリコン膜スペーサ１１
４が形成される。このエッチ・バックにおいて、酸化シ
リコン膜キャップ１１２もエッチングに曝されることに
なり、酸化シリコン膜キャップ１１２の膜厚は７０ｎｍ
程度になる。また、酸化シリコン膜スペーサ１１４及び
フィールド酸化膜１０５に自己整合的に、Ｎ^- 型拡散層
１１３ａ，１１３ｂの表面のゲート酸化膜１０６が除去
されて、これらの部分のＮ^- 型拡散層１１３ａ，１１３
ｂの表面が露出される。〔図１乃至図６、図７（ａ）、
図９（ａ）〕。

【００３７】次に、ＵＨＶ−ＣＶＤを用いて、まずＮ^-
型拡散層１１３ａ，１１３ｂの露出面に形成された自然
酸化膜を除去した後、例えば６２５℃の温度、１×１０
^-2Ｐａ程度の圧力、２．０ｓｃｃｍ程度の流量のジ・シ
ランと０．２ｓｃｃｍ程度の流量の（１％のホスフィン
が水素により希釈されてなる）ドーピング・ガスとによ
る異方性選択エピタキシャル成長により、Ｎ^- 型拡散層
１１３ａ，１１３ｂの上記露出面に自己整合的に高さ
（膜厚）が３００ｎｍ程度のＮ⁺ 型の（第１のシリコン
層である）単結晶シリコン層１１６ａ，１１６ｂが形成
され、Ｎ^- 型拡散層１１３ａ，１１３ｂの露出した表面
には（接合の）深さ７０ｎｍ程度のＮ⁺ 型拡散層１１５
ａ，１１５ｂが形成される。この条件のもとでは、（単
結晶シリコン層の）｛１００｝面の〈１００〉方向への
成長速度は１０ｎｍ／ｍｉｎ程度である。このとき、フ
ィールド酸化膜１０５等の酸化シリコン膜表面に交叉す
る（単結晶シリコン層の）｛１１０｝面の〈１１０〉方
向への成長速度は｛１００｝面の〈１００〉方向への成
長速度の１／２０程度である。本実施形態において、フ
ィールド酸化膜１０５及び酸化シリコン膜スペーサ１１
４に自己整合的に形成されたＮ^- 型拡散層１１３ａ，１
１３ｂの上記露出面が〈１１０〉方向の辺に囲まれてな
ることから、これら単結晶シリコン層１１６ａ，１１６
ｂは主としてＰ型シリコン基板１０１の主表面に垂直な
〈１００〉方向に選択的に成長する。〔図１乃至図６、
図７（ｂ）、図９（ｂ）〕。

【００３８】単結晶シリコン層の上記異方性選択エピタ
キシャル成長法は、５００℃〜８００℃の範囲の成長温
度、１０^-3Ｐａ〜５×１０^-2Ｐａの範囲の圧力で行なう
のが好ましい。成長温度が５００℃より低いと単結晶シ
リコンが得られなくなり、成長温度が８００℃より高い
と燐等の導電性不純物のドーピングが困難になる。ま
た、圧力がこの範囲からずれると「異方性」成長が困難
になる。この「異方性」の選択性は成長温度の上昇、ジ
・シランの流量の減少に伴なって高くなる。原料ガスと
してジ・シランの代りにモノ・シラン（ＳｉＨ₄ ）を用
いても単結晶シリコン層の異方性選択エピタキシャル成
長は可能であるが、このときの成長温度はジ・シランを
用いる場合より８０℃〜１００℃程度高温側にシフトす
る。なお、原料ガスとしてジ・クロル・シランを用いて
も単結晶シリコン層の異方性選択工ピタギャル成長は可
能であるが、この場合にはファセットが多発するという
不具合がある。

【００３９】次に、ＣＶＤ法により表面に膜厚２５０ｎ
ｍの窒化シリコン膜１２０を堆積する。〔図１乃至図
６、図７（ｃ）、図９（ｃ）〕。

【００４０】その後、ＣＭＰにより窒化シリコン膜１２
０を研磨し、単結晶シリコン層１１６ａ、１１６ｂの上
面を露出させて、さらに窒化シリコン膜１２０と単結晶
シリコン層１１６ａ、１１６ｂを合わせて研磨して平坦
な表面とする。その結果、窒化シリコン膜１２０の膜厚
は、酸化シリコン膜キャップ１１２上において１５０ｎ
ｍ程度となり、単結晶シリコン層１１７ａ，１１７ｂの
上面は窒化シリコン膜１２０の表面の高さと等しくな
る。〔図１乃至図６、図８（ｄ），図１０（ｄ）〕。

【００４１】その後、例えば酸化シリコン膜の形成、Ｂ
ＰＳＧ膜の形成、ＢＰＳＧ膜のリフロー、ＣＭＰ等が行
なわれ、平坦な上面を有する酸化シリコン系絶縁膜から
なる第２の層間絶縁膜１２１が形成される。次に、第２
の層間絶縁膜１２１を貫通して単結晶シリコン層１１７
ｂの上面に達するビット・コンタクト孔１２２が形成さ
れる。ビット・コンタクト孔１２２の口径は０．２５μ
ｍ（＝Ｆ）程度であり、フォト・リソグラフィ工程にお
いてアライメントずれが大きくなった場合、ビット・コ
ンタクト孔１２２の底部は単結晶シリコン層１１７ｂの
上面からはみ出す場合もあるが、ビット・コンタクト孔
１３２の開口する際のエッチングに、酸化シリコン膜は
エッチングされるが、窒化シリコン膜又は酸化窒化シリ
コン膜はほとんどエッチングされないＣＦ₄ ＋ＣＨ₂ Ｆ
₂ 混合ガスを用いるために、窒化シリコン膜からなる第
１の層間絶縁膜１２０がエッチングストッパとなり、ビ
ット・コンタクト孔１３１がゲート電極１１１及びフィ
ールド絶縁膜１０５に達することはない。〔図１乃至図
６、図８（ｅ）、図１０（ｅ）〕。

【００４２】次に、例えばＮ⁺ 型多結晶シリコン膜等の
導電体膜からなるコンタクト・プラグ１２３により、ビ
ット・コンタクト孔１２２が充填される。例えばスパッ
タリングにより膜厚１２０ｎｍ程度のタングステン・シ
リサイド膜等からなる導電体膜が形成され、この導電体
膜がパターニングされてビット線１２４が形成される。
続いて、平坦な上面を有する酸化シリコン系絶縁膜から
なる第３の層間絶縁膜１３１が形成される。第３の層間
絶縁膜１３１及び第３の層間絶縁膜１２１を貫通して単
結晶シリコン層１１７ａの上面に達するノード・コンタ
クト孔１３２が形成される。ノード・コンタクト孔１３
２の口径も０．２５μｍ（＝Ｆ）程度であり、フォト・
リソグラフィ工程においてアライメントずれが大きくて
ノード・コンタクト孔１３２の底部は単結晶シリコン層
１１７ａの上面からはみ出だした場合でも、ビット・コ
ンタクト孔と同様に、第１の層間絶縁膜がエッチングス
トッパとなるために、ノード・コンタクト孔１３２がゲ
ート電極１１１及びフィールド絶縁膜１０５に達するこ
とはない。〔図１乃至図６、図８（ｆ）、図１０
（ｆ）〕。

【００４３】次に、例えばＮ⁺ 型多結晶シリコン膜等の
導電体膜からなるコンタクト・プラグ１３３により、ノ
ード・コンタクト孔１３２が充填される。全面に膜厚８
００ｎｍ程度のＮ⁺ 型多結晶シリコンが形成され、これ
がパターニングされてストレージ・ノード電極１３４が
形成される。なお、ストレージ・ノード電極１３４とコ
ンタクト・プラグ１３３とは同一のＮ⁺ 型多結晶シリコ
ン膜により構成し、一回のパターニングにより形成して
もよい。例えばＯＮＯ膜からなる容量絶縁膜１３５が形
成され、例えば膜厚１５０ｎｍのＮ⁺ 型多結晶シリコン
膜からなるセル・プレート電極１３６が形成される。さ
らに表面保護膜１４１が形成され、本実施形態のＤＲＡ
Ｍが完成する〔図１乃至図６〕。

【００４４】ＤＲＡＭの断面模式図及び平面模式図であ
る図１１乃至図１５を参照すると、本発明の第２実施形
態は、本発明を０．２５μｍデザイン・ルールのもとに
形成された（ビット線がキャパシタより高い位置にある
通常のスタック構造の）ＤＲＡＭに適用したものであ
る。本実施形態と上記第１実施形態との相違点はビット
線及びキャパシタの上下関係と素子分離領域の構造とに
あり、このＤＲＡＭは以下に述べるようになっている。
ここで、図１４及び図１５も階層化された平面模式図で
あり、図１４は活性領域とワード線を兼ねるゲート電極
とＮ⁺ 型の単結晶シリコン層との位置関係を示す図であ
り、図１５はゲート電極及び単結晶シリコン層とストレ
ージ・ノード電極とビット線との位置関係を示す図であ
る。また、図１１乃至図１３は、図１４及び図１５のＡ
Ａ線、ＢＢ線及びＣＣ線での断面模式図である。なお、
図１４及び図１５でもこれらの位置関係の理解を容易に
するために、ゲート電極及びビット線の幅をそれぞれ実
際より細めに表示してある。

【００４５】Ｐ型シリコン基板２０１の主表面は｛１０
０｝であり、このＰ型シリコン基板２０１の比抵抗は５
Ω・ｃｍ程度である。このＰ型シリコン基板２０１が構
成されるシリコン・ウエハのオリエンテーション・フラ
ットは〈１１０〉方向の辺からなる。Ｐ型シリコン基板
２０１の表面の活性領域２０２は素子分離領域により囲
まれており、素子分離領域は膜厚３００ｎｍ程度のＬＯ
ＣＯＳ型のフィールド酸化膜２０５とこのフィールド酸
化膜２０５の底面に設けられた（チャネル・ストッパ、
パンチスルー・ストッパとして機能する）Ｐ^- 型拡散層
２０４から構成されている。活性領域２０２はＰ型シリ
コン基板２０１の主表面に規則的に配列されており、活
性領域２０２の周辺は〈１１０〉方向の辺からなる（す
なわち、活性領域２０２は〈１１０〉方向の辺により区
画されていることになる）。

【００４６】活性領域２０２の最小幅（≒チャネル幅）
及び最小間隔はそれぞれＦ（＝２５０ｎｍ）程度であ
る。膜厚１５０ｎｍ程度のワード線を兼ねるゲート電極
２１１は、活性領域２０２の表面に設けられた８．５ｎ
ｍ程度の膜厚のゲート酸化膜２０６を介して、活性領域
２０２の表面上を横断している。少なくとも活性領域２
０２直上においては、これらゲート電極２１１は活性領
域２０２に直交している。ゲート電極２１１の幅（ゲー
ト長）、間隔及び配線ピッチは、それぞれＦ，Ｆ及び２
Ｆ（５００ｎｍ）程度である。ゲート電極２１１は膜厚
５０ｎｍ程度のＮ⁺ 型多結晶シリコン膜に膜厚１００ｎ
ｍ程度のタングステン・シリサイド膜が積層されてな
る。

【００４７】ゲート電極２１１の上面は膜厚７０ｎｍ程
度の酸化シリコン膜キャップ２１２により直接に覆われ
ている。活性領域２０２の表面には、ゲート電極２１１
及びフィールド酸化膜２０５に自己整合的に、１００ｎ
ｍ程度の接合の深さを有したＮ^- 型拡散層２１３ａ，２
１３ｂが設けられている。ゲート電極２１１及び酸化シ
リコン膜キャップ２１２の側面は、膜厚５０ｎｍ（＝
ｄ）程度の酸化シリコン膜スペーサ２１４により直接に
覆われている。活性領域２０２の表面に設けられたゲー
ト酸化膜２０６はフィールド酸化膜２０５及び酸化シリ
コン膜スペーサ２１４に自己整合的に除去されてＮ^- 型
拡散層２１３ａ，２１３ｂの表面は露出されている。２
つのゲート電極２１１に挟まれた方向でのこれら露出面
の幅はＦ−２ｄ程度であり、フィールド酸化膜２０５に
挟まれた部分でのこれら露出面の幅はＦ−２β（β＝２
０ｎｍ（βはバーズビークの長さ））程度である。Ｐ型
シリコン基板２０１の主表面から活性領域２０２上の酸
化シリコン膜キャップ２１２の上面までの高さは２３０
ｎｍ程度であり、フィールド酸化膜２０５上の酸化シリ
コン膜キャップ２１２の上面までの高和は３７０ｎｍ程
度である。

【００４８】上記Ｎ^- 型拡散層２１３ａ，２１３ｂの露
出面は、５００ｎｍ程度の高さ（膜厚）と１×１０¹⁹ｃ
ｍ^-3程度の不純物濃度とを有したＮ⁺ 型の（単結晶シリ
コン層２１７ａ，２１７ｂにより、直接に覆われてい
る。単結晶シリコン層２１７ａ，２１７ｂの高さ（膜
厚）も、少なくともゲート電極２１１を覆う酸化シリコ
ン膜キャップ２１２の高さ（３７０ｎｍ程度）より厚く
なければならない。Ｎ^- 型拡散層２１３ａ，２１３ｂの
露出面には、７０ｎｍ程度の（接合の）深さを有したＮ
⁺ 型拡散層２１５ａ，２１５ｂが設けられている。Ｎ⁺
型拡散層２１５ａ，２１５ｂは、それぞれ単結晶シリコ
ン層２１７ａ，２１７ｂからの燐の固相拡散により形成
されている。単結晶シリコン層２１７ａ，２１７ｂは、
フィールド絶縁膜２０５の上面上に２０ｎｍ程度の幅で
（フィールド絶縁膜２０５の上面を直接に覆う姿態を有
して）延在し、酸化シリコン膜キャップ２１４上端近傍
上に１０ｎｍ強の幅で（酸化シリコン膜キャップ２１４
上端部を直接に覆う姿態を有して）延在している。単結
晶シリコン層２１７ａ，２１７ｂの上面は主としてＰ型
シリコン基板２０１の主表面に平行な｛１００｝面から
なり、単結晶シリコン層２１７ａ，２１７ｂの側面はＰ
型シリコン基板２０１の主表面に垂直な｛１１０｝面か
らなる。本実施形態でも、単結晶シリコン層２１７ａ，
２１７ｂの側面と上面との交差部近傍の上面を構成する
ファセットは、概ねフィールド絶縁膜２０５側の側面と
の交叉部近傍にのみに存在する。

【００４９】本実施形態では、ソース・ドレイン領域２
１８ａは、Ｎ^- 型拡散層２１３ａ、Ｎ⁺ 型拡散層２１５
ａ、単結晶シリコン層２１７ａ、２１７ｂから構成され
ている。ソース・ドレイン領域２１８ｂは、Ｎ^- 型拡散
層２１３ｂ、Ｎ⁺ 型拡散層２１５ｂ、及び単結晶シリコ
ン層２１７ｂから構成されている。Ｐ型シリコン基板２
０１の主表面に形成されたＮチャネルＭＯＳトランジス
タはゲート酸化膜２０６、ゲート電極２１１及びソース
・ドレイン領域２１８ａ，２１８ｂから構成されてい
る。隣接する単結晶シリコン層２１７ａの間隔、単結晶
シリコン層２１７ａと単結晶シリコン層２１７ｂとの間
隔がそれぞれ２８０ｎｍ程度、２１０ｎｍ弱であること
から、隣接するソース・ドレイン領域２１８ａの間、ソ
ース・ドレイン領域２１８ａとソース・ドレイン領域２
１８ｂとの間の絶縁分離は充分に確保されている。

【００５０】ＮチャネルＭＯＳトランジスタを含めてＰ
型シリコン基板２０１は第１の層間絶縁膜２１９によっ
て覆われている。第１の層間絶縁膜２１９は、例えばＣ
ＶＤ法による窒化シリコン膜又は窒化酸化シリコン膜か
らなり、エッチバックにより、単結晶シリコン層２１７
ａ，２１７ｂの上面及び側面上部のみ露出されている。
第１の層間絶縁膜２１９及び単結晶シリコン層２１７
ａ、２１７ｂの表面は、第２の層間絶縁膜２２１により
覆われている。第２の層間絶縁膜２２１は、例えばＣＶ
Ｄ法による酸化シリコン膜とＢＰＳＧ腹との積層膜等の
ような酸化シリコン系絶縁膜からなり、ＣＭＰ等により
平坦化された上面を有している。単結晶シリコン層２１
７ａ，２１７ｂの上面上での第２の層間絶縁膜２２１の
膜厚は例えば３００ｎｍ程度である。第２の層間絶縁膜
２２１上には、第２の層間絶縁膜２２１を貫通して単結
晶シリコン層２１７ａに達するＦ程度の口径を有したノ
ード・コンタクト孔２２２が設けられている。ノード・
コンタクト孔２２２は、例えばＮ⁺ 型多結晶シリコン膜
からなるコンタクト・プラグ２２３により充填されてい
る。第２の層間絶縁膜２２１の上面上に設けられたスト
レージ・ノード電極２２４は、例えば膜厚８００ｎｍ程
度のＮ⁺ 型多結晶シリコン膜からなり、コンタクト・フ
ラグ２２３に直接に接続され、ソース・ドレイン領域２
１８ａに接続されている。ストレージ・ノード電極２３
４の最小間隔及び最小幅はＦ及びＦ＋２α程度である。
ストレージ・ノード電極２２４の上面及び側面と第２の
層間絶縁膜２２１の上面の少なくとも一部は、ＯＮＯ膜
からなる容量絶縁膜２２５により直接に覆われている。
容量絶縁膜２２５の酸化シリコン膜換算膜厚は５ｎｍ程
度である。容量絶縁膜２２５の表面は、例えば膜厚１５
０ｎｍ程度のＮ⁺ 型多結晶シリコン膜からなるセル・プ
レート電極２２６により直接に覆われている。

【００５１】単結晶シリコン層２１７ｂの直上のセル・
プレート電極２２６には口径４００ｎｍ程度の開口部２
２７が設けられている。セル・プレート電極２２６を含
めて、第２の層間絶縁膜２２１は第３の層間絶縁膜２３
１により覆われている。第３の層間絶縁膜２３１も酸化
シリコン系絶縁膜からなり、ストレージ・ノード電極２
２４を覆う部分のセル・プレート電極２２６の上面での
第３の層間絶縁膜２３１の膜厚は３００ｎｍ程度であ
り、第３の層間絶縁膜２３１の上面も平坦化されてい
る。Ｆ程度の口径を有するビット・コンタクト孔２３２
は、開口部２２７の部分において第３の層間絶縁膜２３
１、容量絶縁膜２２５及び第２の層間絶縁膜２２１を貫
通して単結晶シリコン層２１７ａに達し、例えばＮ⁺ 型
多結晶シリコン膜からなるコンタクト・プラグ２３３に
より充填されている。第３の層間絶縁膜２３１の上面上
に設けられたビット線２３４は、コンタクト・プラグ２
３３に直接に接続され、ソース・ドレイン領域２１８ｂ
に接続されている。ビット線２３４は例えば膜厚１２０
ｎｍ程度のタングステン・シリサイド膜からなり、ビッ
ト線２３４の最小線幅及び最小間隔はともにＦ程度であ
る。ビット線２３４の表面は例えば酸化シリコン系絶縁
膜からなる表面保護膜２４１により直接に覆われてい
る。ビット線２３４直上での表面保護膜２４１の膜厚は
３００ｎｍ程度である。

【００５２】図１４及び図１５のＡＡ線及びＣＣ線での
製造工程の断面模式図である図１６乃至図１９と図１１
乃至図１５を参照すると、本実施形態によるＤＲＡＭ
は、以下のように形成される。

【００５３】まず、｛１００｝からなる主表面を有し、
５０Ω・ｃｍ程度の比抵抗からなり、〈１１０〉方向の
辺からなるオリエンテーション・フラットを有するシリ
コン・ウエハからなるＰ型シリコン基板２０１の主表面
には、例えば膜厚１５ｎｍ程度のパッド酸化膜（図示せ
ず）が形成され、このパッド酸化膜を覆う窒化シリコン
膜（図示せず）が形成される。この窒化シリコン膜の表
面上には、Ｐ型シリコン基板２０１の主表面の活性領域
２０２直上のみを覆う領域に、フォト・レジスト膜（図
示せず）が形成される。活性領域２０２はＰ型シリコン
基板２０１の主面において（オリエンテーション・フラ
ットに平行及び垂直な）〈１１０〉方向の辺より区画さ
れてなり、それぞれの活性領域は矩形の姿態を有してＰ
型シリコン基板２０１の主表面に規則的に配置されてい
る。このフォト・レジスト膜をマスクにして窒化シリコ
ン膜がパターニングされた後、このフォト・レジスト膜
をマスクにして５０ｋｅＶ，５×１０¹²ｃｍ^-2程度のボ
ロンのイオン注入が行われる。このフォト・レジスト膜
が除去された後、公知の選択酸化が行われる。これによ
り、膜厚３００ｎｍ程度のＬＯＣＯＳ型のフィールド酸
化膜２０５と、フィールド酸化膜２０５の底面に直接接
続されるＰ^- 型拡散層２０４とが形成される。上記窒化
シリコン膜及びパッド酸化膜が除去された後、活性領域
２０２の表面には熱酸化により膜厚８．５ｎｍ程度のゲ
ート酸化膜２０６が形成される。

【００５４】次に、全面に膜厚５０ｎｍ程度のＮ⁺ 型多
結晶シリコン膜（図に明示せず）が形成され、さらに全
面に膜厚１００ｎｍ程度のタングステン・シリサイド膜
（図に明示せず）が形成される。さらにまたＣＶＤ法に
より、全面に膜厚１００ｎｍ程度の酸化シリコン膜が形
成される。これらの酸化シリコン膜、タングステン・シ
リサイド膜及びＮ⁺ 型多結晶シリコン膜が順次異方性エ
ッチングによりパターニングされ、タングステン・ポリ
サイド膜からなる膜厚１５０ｎｍ程度のゲート電極２１
１とゲート電極２１１の上面を選択的に覆う（膜厚１０
０ｎｍ程度の）酸化シリコン膜キャップ２１２とが形成
される。フィールド酸化膜２０５及びゲート電極２１１
に自己整合的に、活性領域２０２の表面にＮ^- 型拡散層
２１３ａ，２１３ｂが形成される。Ｎ^- 型拡散層２１３
ａ，２１３ｂの接合の深さは１００ｎｍ程度である。隣
接するＮ^- 型拡散層２１３ａの間隔はＦ程度であり、Ｎ
^-型拡散層２１３ａとＮ^- 型拡散層２１３ｂとの間隔は
Ｆ程度である。膜厚５０ｎｍ程度の酸化シリコン膜がＣ
ＶＤにより全面に形成され、異方性エッチングによるエ
ッチ・バックが行なわれ、酸化シリコン膜スペーサ２１
５が形成される。このエッチ・バックにおいて、酸化シ
リコン膜キャップ２１２もエッチングに曝されることに
なり、酸化シリコン膜キャップ２１２の膜厚は７０ｎｍ
程度になる。また、酸化シリコン膜スペーサ２１５及び
フィールド酸化膜２０５に自己整合的に、Ｎ^- 型拡散層
２１３ａ，２１３ｂの表面のゲート酸化膜２０６が除去
されて（同時にフィールド絶縁膜２０５を膜厚のこれら
ゲート電極２１１，酸化シリコン膜スペーサ２１４に覆
われていない部分が３０ｎｍ程度薄くなり）、これらの
部分のＮ^- 型拡散層２１３ａ，２１３ｂの表面が露出さ
れる〔図１１乃至図１５、図１６（ａ）、図１８
（ａ）〕。

【００５５】次に、上記第１実施形態と同様の方法によ
り、ＵＨＶ−ＣＶＤを用いてまずＮ^- 型拡散層２１３
ａ，２１３ｂの露出面に形成された自然酸化膜が除去さ
れた後、例えば６２５℃の温度，１×１０^-2Ｐａ程度の
圧力、２．０ｓｃｃｍ程度の流量のジ・シランと０．２
ｓｃｃｍ程度の流量の（１％のホスフィンが水素により
希釈されてなる）ドーピング・ガスとによる異方性選択
エピタキシャル成長によって、Ｎ^- 型拡散層２１３ａ，
２１３ｂの上記露出面に自己整合的に高さ（膜厚）が４
００ｎｍ程度のＮ⁺ 型の（第１のシリコン層である）単
結晶シリコン層２１６ａ，２１６ｂが形成され、Ｎ^- 型
拡散層２１３ａ，２１３ｂの露出した表面には（接合
の）深さ７０ｎｍ程度のＮ⁺ 型拡散層２１５ａ，２１５
ｂが形成される。〔図１１乃至図１５、図１６（ｂ）、
図１８（ｂ）〕。

【００５６】本実施形態においても上記第１実施形態と
同様に、単結晶シリコン層の上記異方性選択エピタキシ
ャル成長法は、５００℃〜８００℃の範囲の成長温度、
１０^-3Ｐａ、５×１０^-2Ｐａの範囲の圧力で行なうこと
が好ましい。また、原料ガスとしてジ・シランの代りに
モノ・シランを用いても単結晶シリコン層の異方性選択
エピタキシャル成長は可能であるが、このときの成長温
度はジ・シランを用いる場合より８０℃〜１００℃程度
高温側にシフトする。

【００５７】次に、膜厚３００ｎｍの酸化窒化シリコン
膜２１９をＣＶＤ法で堆積する。〔図１１乃至図１５、
図１６（ｃ）、図１８（ｃ）〕。

【００５８】エッチバックにより酸化窒化シリコン膜２
１９のみをエッチングして、前記単結晶シリコン層２１
６ａ、２１６ｂの少なくとも上面を露出させ、酸化シリ
コン膜キャップ２１２が露出しない程度までエッチバッ
クを行う。〔図１１乃至図１５、図１７（ｄ）、図１９
（ｄ）〕。

【００５９】その後、例えば酸化シリコン膜の形成、Ｂ
ＰＳＧ膜の形成、ＢＰＳＧ膜のリフロー、ＣＭＰ等が行
なわれ、平坦な上面を有する酸化シリコン系絶縁膜から
なる第２の層間絶縁膜２２１が形成される。第２の層間
絶縁膜２２１を貫通して単結晶シリコン層２１７ａの上
面に達するノード・コンタクト孔２２２が形成される。
ノード・コンタクト孔２２２の口径は０．２５μｍ（＝
Ｆ）程度であり、フォト・リソグラフィ工程においてア
ライメントずれが大きくてノード・コンタクト孔２２２
の底部は単結晶シリコン層２１７ａの上面からはみ出し
ても、第１実施形態と同様、第１の層間絶縁膜２２０が
エッチストッパとなる。〔図１１乃至図１５、図１７
（ｅ）、図１９（ｅ）〕。

【００６０】次に、例えばＮ⁺ 型多結晶シリコン膜等の
導電体膜からなるコンタクト・プラグ２２３により、ノ
ード・コンタクト孔２２２が充填される。全面に膜厚８
００ｎｍ程度のＮ⁺ 型多結晶シリコンが形成され、これ
がパターニングされてストレージ・ノード電極２２４が
形成される。なお、ストレージ・ノード電極２２４とコ
ンタクト・プラグ２２３とは同一のＮ⁺ 型多結晶シリコ
ン膜により構成し、一回のパターニングにより形成して
もよい。例えばＯＮＯ膜からなる容量絶縁膜１３５が形
成され、例えば膜厚１５０ｎｍのＮ⁺ 型多結晶シリコン
膜からなるセル・プレート電極２２６が形成される。異
方性エッチングにより、単結晶シリコン層２１７ｂの直
上のセル・プレート電極２２６には口径４００ｎｍ程度
の開口部２２７が形成される。続いて、平坦な上面を有
する酸化シリコン系絶縁膜からなる第３の層間絶縁膜２
３１が形成される。開口部２２７が形成された部分にお
いて第３の層間絶縁膜２３１、容量絶縁膜２２５及び第
２の層間絶縁膜２２１を貫通し、単結晶シリコン層２１
７ｂの上面に達するビット・コンタクト孔２３２が形成
される。ビット・コンタクト孔２３２の口径もＦ程度で
あり、フォト・リソグラフィ工程においてアライメント
ずれが大きくなって、ビット・コンタクト孔２３２の底
部は単結晶シリコン層２１７ｂの上面からはみ出して
も、第１の層間絶縁膜２２０がエッチストッパとしての
役割を果たす。〔図１１乃至図１５、図１７（ｆ）、図
１９（ｆ）〕。

【００６１】その後、例えばＮ⁺ 型多結晶シリコン膜等
の導電体膜からなるコンタクト・プラグ２２３により、
ビット・コンタクト孔２３２が充填される。例えばスパ
ッタリングにより膜厚１２０ｎｍ程度のタングステン・
シリサイド膜等からなる導電体膜が形成され、この導電
体膜がパターニングされてビット線２３４が形成され
る。さらに表面保護膜２４１が形成され、本実施形態に
よるＤＲＡＭが完成する。〔図１１乃至図１５〕。

【００６２】なお、ＣＯＢ構造のＤＲＡＭに上記第２実
施形態を適用することは容易である。また、（（効果の
減少は別として）上記第２実施形態を適用した）通常の
スタック構造のＤＲＡＭに対して、（トレンチ構造を含
んでなる素子分離構造を採用する）上記第１実施形態を
適用することも可能である。また、上記第１及び第２実
施形態はそれぞれＮチャネルＭＯＳトランジスタに関す
るものであるが、第１及び第２実施形態をＰチャネルＭ
ＯＳトランジスタに適用することも可能である。

【００６３】

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極を覆う絶縁膜に隣接して半導体基板上に単結晶
半導体層が形成され、ゲート電極を覆う絶縁膜上に第１
の層間絶縁膜が形成され、第１の層間絶縁膜及び単結晶
半導体層上に第１の層間絶縁膜と異なるエッチャントを
有する材質からなる第２の層間絶縁膜が形成されている
ことにより、第２の層間絶縁膜をエッチングして単結晶
半導体層の上面に達するコンタクト孔を形成する際に、
第１の層間絶縁膜をエッチングストッパとして利用でき
る。したがって、コンタクト孔を形成する際に、マスク
・アライメントのずれがあっても第１の層間絶縁膜の下
に存在する絶縁膜等を損傷することがないので、コンタ
クト孔を介して設けられた配線とゲート電極等との間の
リーク電流及び短絡を防止できる。また、単結晶半導体
層を厚くする必要がないので、後工程に支障を来たすこ
ともない。

【００６４】より具体的に言えば、逆導電型拡散層とこ
れら逆導電型拡散層の表面上に自己整合的に設けられた
コンタクト・パッドとして機能する逆導電型の単結晶シ
リコン層とを含んでなるソース・ドレイン領域を有し、
主表面が｛１００｝からなる一導電型シリコン基板に設
けられた逆導電型チャネルのＭＯＳトランジスタにおい
て、ゲート電極の上面を選択的に直接に覆う酸化シリコ
ン膜キャップが設けられ、ゲート電極及び酸化シリコン
膜スペーサの側面を直接に覆う酸化シリコン膜スペーサ
を設けられている。さらに、酸化シリコン膜スペーサに
自己整合的な逆導電型拡散層の表面に直接に接続される
逆導電型の単結晶シリコン層が設けられ、単結晶シリコ
ン層と逆導電型拡散層とからソース・ドレイン領域が構
成され、単結晶シリコン層がコンタクト・パッドとして
機能している。単結晶シリコン層は異方性選択エピタキ
シャル成長法により形成される。酸化シリコン膜キャッ
プより高さの高い単結晶シリコン層を除いて窒化シリコ
ン膜又は酸化窒化シリコン膜からなる第１の層間絶縁膜
が表面を被覆している。その結果、本発明の採用により
コンタクト孔を介してこれらのソース・ドレイン領域に
接続される配線とゲート電極又は基板との間のリーク電
流及び短絡が抑制しやすく、後工程に支障をきたさない
現実的な高さの単結晶シリコン層を有してなることが可
能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す図５及び図６にお
けるＡＡ線での断面模式図である。

【図２】本発明の第１実施形態を示す図５及び図６にお
けるＢＢ線での断面模式図である。

【図３】本発明の第１実施形態を示す図５及び図６にお
けるＣＣ線での断面模式図である。

【図４】本発明の第１実施形態を示す図５及び図６にお
けるＤＤ線での断面模式図である。

【図５】本発明の第１実施形態を示す平面模式図であ
り、活性領域とワード線を兼ねるゲート電極と単結晶シ
リコン層との位置関係を示す。

【図６】本発明の第１実施形態を示す平面模式図であ
り、ゲート電極及び単結晶シリコン層とビット線とスト
レージ・ノード電極との位置関係を示す。

【図７】本発明の第１実施形態を示す図５及び図６にお
けるＡＡ線での製造工程の断面模式図であり、図７
（ａ）、図７（ｂ）、図７（ｃ）の順に工程が進行す
る。

【図８】本発明の第１実施形態を示す図５及び図６にお
けるＡＡ線での製造工程の断面模式図であり、図８
（ｄ）、図８（ｅ）、図８（ｆ）の順に工程が進行す
る。

【図９】本発明の第１実施形態を示す図５及び図６にお
けるＣＣ線での製造工程の断面模式図であり、図９
（ａ）、図９（ｂ）、図９（ｃ）の順に工程が進行す
る。

【図１０】本発明の第１実施形態を示す図５及び図６に
おけるＣＣ線での製造工程の断面模式図であり、図１０
（ｄ）、図１０（ｅ）、図１０（ｆ）の順に工程が進行
する。

【図１１】本発明の第２実施形態を示す図１４及び図１
５におけるＡＡ線での断面模式図である。

【図１２】本発明の第２実施形態を示す図１４及び図１
５におけるＢＢ線での断面模式図である。

【図１３】本発明の第２実施形態を示す図１４及び図１
５におけるＣＣ線での断面模式図である。

【図１４】本発明の第２実施形態を示す平面模式図であ
り、活性領域とワード線を兼ねるゲート電極と単結晶シ
リコン層との位置関係を示す。

【図１５】本発明の第２実施形態を示す平面模式図であ
り、ゲート電極及び単結晶シリコン層とビット線とスト
レージ・ノード電極との位置関係を示す。

【図１６】本発明の第２実施形態を示す図１４及び図１
５におけるＡＡ線での製造工程の断面模式図であり、図
１６（ａ）、図１６（ｂ）、図１６（ｃ）の順に工程が
進行する。

【図１７】本発明の第２実施形態を示す図１４及び図１
５におけるＡＡ線での製造工程の断面模式図であり、図
１７（ｄ）、図１７（ｅ）、図１７（ｆ）の順に工程が
進行する。

【図１８】本発明の第２実施形態を示す図１４及び図１
５におけるＣＣ線での製造工程の断面模式図であり、図
１８（ａ）、図１８（ｂ）、図１８（ｃ）の順に工程が
進行する。

【図１９】本発明の第２実施形態を示す図１４及び図１
５におけるＣＣ線での製造工程の断面模式図であり、図
１９（ｄ）、図１９（ｅ）、図１９（ｆ）の順に工程が
進行する。

【図２０】従来技術を示す平面模式図であり、活性領域
とワード線を兼ねるゲート電極と単結晶シリコン層との
位置関係を示す。

【図２１】従来技術を示す平面模式図であり、ゲート電
極及び単結晶シリコン層とビット線とストレージ・ノー
ド電極との位置関係を示す。

【図２２】従来技術を示す図２０及び図２１におけるＡ
Ａ線での断面模式図である。

【図２３】従来技術を示す図２０及び図２１におけるＢ
Ｂ線での断面模式図である。

【図２４】従来技術を示す図２０及び図２１におけるＣ
Ｃ線での断面模式図である。

【図２５】従来技術のゲート電極に対する問題点を説明
するための断面模式図である。

【図２６】従来技術の基板に対する問題点を説明するた
めの断面模式図である。

【符号の説明】

１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ 活性領域 １０４，２０４，３０４ Ｐ^- 型拡散層 １０５ フィールド絶縁膜 １０６，２０６，３０６ ゲート酸化膜 １１１，２１１，３１１ ゲート電極 １１２，２１２，３１２ 酸化シリコン膜キャップ １１３ａ，１１３ｂ，２１３ａ，２１３ｂ，３１３ａ，
３１３ｂ Ｎ^- 型拡散層 １１４，２１４，３１４ 酸化シリコン膜スペーサ １１５ａ，１１５ｂ，２１５ａ，２１５ｂ，３１５ａ，
３１５ｂ Ｎ⁺ 型拡散層 １１６ａ，１１６ｂ，１１７ａ，１１７ｂ，２１６ａ，
２１６ｂ，２１７ａ， ２１７ｂ，３１６ａ１，３１６ｂ 単結晶シリコン層 １１８ａ，１１８ｂ，２１８ａ，２１８ｂ，３１８ａ，
３１８ｂ ソース・ドレイン領域 １１９、１２０，２１９，２２０ 第１の層間絶縁膜 １２１，２２１，３２１ 第２の層間絶縁膜 １３１，２３１，３３１ 第３の層間絶縁膜 １２２，２３２，３２２ ビット・コンタクト孔 １２３，１３３，２２３，２３３，３２３，３３３ コ
ンタクト・プラグ １２４，２３４，３２４ ビット線 １３２，２２２，３３２ ノード・コンタクト孔 １３４，２２４，３３４ ストレージ・ノード電極 １３５，２２５，３３５ 容量絶縁膜 １３６，２２６，３３６ セル・プレート電極 １４１，２４１，３４１ 表面保護膜 ２０３ 溝 ２０５、３０５ フィールド酸化膜 ２２７ 開口部

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたゲート絶縁膜
   と、このゲート絶縁膜上に形成されるとともに上面及び
   側面を絶縁膜で覆われたゲート電極と、このゲート電極
   を覆う絶縁膜に隣接して前記半導体基板上に形成された
   単結晶半導体層と、前記ゲート電極を覆う絶縁膜上に形
   成された第１の層間絶縁膜と、この第１の層間絶縁膜及
   び前記単結晶半導体層上に形成されるとともに当該第１
   の層間絶縁膜と異なるエッチャントを有する材質からな
   る第２の層間絶縁膜と、この第２の層間絶縁膜に穿設さ
   れるとともに前記単結晶半導体層の上面に達するコンタ
   クト孔と、このコンタクト孔を介して前記単結晶半導体
   層に接続される配線とを備えた半導体装置。
2. 【請求項２】 シリコン基板上に形成されたゲート酸化
   シリコン膜と、このゲート酸化シリコン膜上に形成され
   るとともに上面及び側面を酸化シリコン膜で覆われたゲ
   ート電極と、このゲート電極を覆う酸化シリコン膜に隣
   接して前記シリコン基板上に形成された単結晶シリコン
   層と、前記ゲート電極を覆う酸化シリコン膜上に形成さ
   れたシリコン窒化膜と、このシリコン窒化膜及び前記単
   結晶シリコン層上に形成されたシリコン酸化膜と、この
   シリコン酸化膜に穿設されるとともに前記単結晶シリコ
   ン層の上面に達するコンタクト孔と、このコンタクト孔
   を介して前記単結晶シリコン層に接続される配線とを備
   えた半導体装置。
3. 【請求項３】 シリコン基板の表面に設けられた〈１１
   ０〉方向の辺により区画された活性領域と、この活性領
   域を囲んで前記シリコン基板の表面の素子分離領域に設
   けられた溝と、この溝を充填するフィールド絶縁膜と、
   前記活性領域の表面に設けられたゲート酸化膜を介して
   当該活性領域の表面上を〈１１０〉方向に横断するゲー
   ト電極と、このゲート電極の上面を直接に覆う酸化シリ
   コン膜キャップと、この酸化シリコン膜キャップ及び前
   記ゲート電極の側面を直接に覆う酸化シリコン膜スペー
   サと、前記ゲート電極及び前記フィールド酸化膜に自己
   整合的に前記活性領域の表面に設けられた逆導電型拡散
   層と、前記酸化シリコン膜スペーサ及び前記フィールド
   酸化膜に自己整合的な前記逆導電型拡散層の表面を直接
   に覆うとともに｛１１０｝面からなる側面及び主たる面
   が｛１００｝面からなる上面を有した逆導電型の単結晶
   シリコン層からなる逆導電型のソース・ドレイン領域
   と、前記フィールド酸化膜、前記酸化シリコン膜キャッ
   プ及び前記酸化シリコン膜スペーサを覆い前記単結晶シ
   リコン層の上面が露出するように堆積された第１の層間
   絶縁膜と、この第１の層間絶縁膜及び前記単結晶シリコ
   ン層を覆うとともに当該第１の層間絶縁膜と材質の異な
   る第２の層間絶縁膜と、この第２の層間絶縁膜に設けら
   れるとともに前記単結晶シリコン層の上面に達するコン
   タクト孔と、このコンタクト孔を介して前記ソース・ド
   レイン領域に接続される配線とを備えた半導体装置。
4. 【請求項４】 主表面が｛１００｝からなる一導電型の
   シリコン基板の表面に設けられた〈１１０〉方向の辺に
   より区画された活性領域と、この活性領域を囲んで前記
   シリコン基板の表面の素子分離領域に設けられたＬＯＣ
   ＯＳ型のフィールド酸化膜と、前記活性領域の表面に設
   けられたゲート酸化膜を介して当該活性領域の表面上を
   〈１１０〉方向に横断するゲート電極と、このゲート電
   極の上面を直接に覆う酸化シリコン膜キャップと、この
   酸化シリコン膜キャップ及び前記ゲート電極の側面を直
   接に覆う酸化シリコン膜スペーサと、前記ゲート電極及
   び前記フィールド酸化膜に自己整合的に前記活性領域の
   表面に設けられた逆導電型拡散層と、前記酸化シリコン
   膜スペーサ及び前記フィールド酸化膜に自己整合的な前
   記逆導電型拡散層の表面を直接に覆うとともに｛１１
   ０｝面からなる側面及び主たる面が｛１００｝面からな
   る上面を有した逆導電型の単結晶シリコン層からなる逆
   導電型のソース・ドレイン領域と前記フィールド酸化
   膜、前記酸化シリコン膜キャップ及び前記酸化シリコン
   膜スペーサを覆い前記単結晶シリコン層の表面及び側面
   の上部が露出するように堆積された第１の層間絶縁膜
   と、この第１の層間絶縁膜及び前記単結晶シリコン層を
   覆うとともに当該第１の層間絶縁膜と材質の異なる第２
   の層間絶縁膜と、この第２の層間絶縁膜に設けられると
   ともに前記単結晶シリコン層の上面に達するコンタクト
   孔と、このコンタクト孔を介して前記ソース・ドレイン
   領域に接続される配線とを備えた半導体装置。
5. 【請求項５】 前記第１の層間絶縁膜が窒化シリコン膜
   又は窒化酸化シリコン膜からなり、前記第２の層間絶縁
   膜が酸化シリコン膜又はリン若しくはホウ素を含む酸化
   シリコン膜からなる、請求項１，３又は４記載の半導体
   装置。
6. 【請求項６】 前記ゲート電極の最小間隔と前記コンタ
   クト孔の最小口径とが等しい、請求項１，２，３又は４
   記載の半導体装置。
7. 【請求項７】 前記フィールド絶縁膜によって区画され
   た前記活性領域の最小幅と前記コンタクト孔の最小口径
   とが等しい、請求項１，２，３又は４記載の半導体装
   置。
8. 【請求項８】 半導体基板上にゲート絶縁膜を形成し、
   このゲート絶縁膜上にゲート電極を形成し、このゲート
   電極の上面及び側面を絶縁膜で被覆し、このゲート電極
   を覆う絶縁膜に隣接して前記半導体基板上に単結晶半導
   体層を形成し、前記ゲート電極を覆う絶縁膜上に第１の
   層間絶縁膜を形成し、この第１の層間絶縁膜及び前記単
   結晶半導体層上に当該第１の層間絶縁膜と異なるエッチ
   ャントを有する材質からなる第２の層間絶縁膜を形成
   し、この第２の層間絶縁膜に前記単結晶半導体層の上面
   に達するコンタクト孔を穿設し、このコンタクト孔を介
   して前記単結晶半導体層に配線を接続する、半導体装置
   の製造方法。
9. 【請求項９】 シリコン基板上にゲートシリコン酸化膜
   を形成し、このゲートシリコン酸化膜上にゲート電極を
   形成し、このゲート電極の上面及び側面をシリコン酸化
   膜で被覆し、このゲート電極を覆うシリコン酸化膜に隣
   接して前記シリコン基板上に単結晶シリコン層を形成
   し、前記ゲート電極を覆うシリコン酸化膜上にシリコン
   窒化膜を形成し、このシリコン窒化膜及び前記単結晶シ
   リコン層上にシリコン酸化膜を形成し、このシリコン酸
   化膜に前記単結晶シリコン層の上面に達するコンタクト
   孔を穿設し、このコンタクト孔を介して前記単結晶シリ
   コン層に配線を接続する、半導体装置の製造方法。
10. 【請求項１０】 主表面が｛１００｝からなる一導電型
    のシリコン基板の表面における〈１１０〉方向の辺によ
    り区画された活性領域を囲む素子分離領域に溝を形成
    し、全面に絶縁膜を形成し、この絶縁膜を前記溝内にの
    み残置してフィールド絶縁膜を形成する工程と、 熱酸化により前記活性領域の表面にゲート酸化膜を形成
    し、全面に導電体膜を形成し、この導電体膜の表面を覆
    う酸化シリコン膜を形成し、この酸化シリコン膜及び前
    記導電体膜をパターニングして前記ゲート酸化膜を介し
    て前記活性領域の表面上を〈１１０〉方向に横断するゲ
    ート電極とこのゲート電極の上面を直接に覆う酸化シリ
    コン膜キャップとを形成し、前記ゲート電極及び前記フ
    ィールド酸化膜をマスクにして前記活性領域の表面に逆
    導電型拡散層を形成する工程と、 全面に酸化シリコン膜を形成し、異方性エッチングによ
    り当該酸化シリコン膜に対するエッチ・バックを行なっ
    て前記酸化シリコン膜キャップ及び前記ゲート電極の側
    面を直接に覆う酸化シリコン膜スペーサを形成するとと
    もに当該酸化シリコン膜スペーサ及び前記フィールド酸
    化膜に自己整合的に前記ゲート酸化膜を除去する工程
    と、 単結晶シリコンの異方性選択エピタキシャル成長法によ
    り、前記逆導電型拡散層の表面に前記酸化シリコン膜キ
    ャップの高さより高い逆導電型の単結晶シリコン層を形
    成する工程と、 全面に第１の層間絶縁膜を形成し、化学的機械的研磨に
    よって当該第１の層間絶縁膜及び前記単結晶シリコン層
    を研磨して前記酸化シリコン膜キャップを露出すること
    なく当該単結晶シリコン層の表面を露出させる工程と、 全面に前記第１の層間絶縁膜と材質の異なる第２の層間
    絶縁膜を形成し、この第２の層間絶縁膜の表面を平坦化
    する工程と、 この第２の層間絶縁膜に前記単結晶シリコン層に達する
    コンタクト孔を形成し、当該第２の層間絶縁膜の表面に
    前記コンタクト孔を介して前記単結晶シリコン層に接続
    される配線を形成する工程と、 を備えた半導体装置の製造方法。
11. 【請求項１１】 主表面が｛１００｝からなる一導電型
    のシリコン基板の表面における〈１１０〉方向の辺によ
    り区画された活性領域を囲む素子分離領域にＬＯＣＯＳ
    型のフィールド酸化膜を形成する工程と、 熱酸化により前記活性領域の表面にゲート酸化膜を形成
    し、全面に導電体膜を形成し、この導電体膜の表面を覆
    う酸化シリコン膜を形成し、この酸化シリコン膜及び前
    記導電体膜をパターニングして前記ゲート酸化膜を介し
    て前記活性領域の表面上を〈１１０〉方向に横断するゲ
    ート電極とこのゲート電極の上面を直接に覆う酸化シリ
    コン膜キャップとを形成し、前記ゲート電極及び前記フ
    ィールド酸化膜をマスクにして前記活性領域の表面に逆
    導電型拡散層を形成する工程と、 全面に酸化シリコン膜を形成し、異方性エッチングによ
    り当該酸化シリコン膜に対するエッチ・バックを行なっ
    て前記酸化シリコン膜キャップ及び前記ゲート電極の側
    面を直接に覆う酸化シリコン膜スペーサを形成するとと
    もに当該酸化シリコン膜スペーサ及び前記フィールド酸
    化膜に自己整合的に前記ゲート酸化膜を除去する工程
    と、 単結晶シリコンの異方性選択エピタキシャル成長法によ
    り、前記逆導電型拡散層の表面に前記酸化シリコン膜キ
    ャップの高さより高い逆導電型の単結晶シリコン層を形
    成する工程と、 全面に第１の層間絶縁膜を形成し、この第１の層間絶縁
    膜をエッチバックして前記酸化シリコン膜キャップを露
    出することなく前記単結晶シリコン層の表面及び側面の
    上部を露出させる工程と、 全面に前記第１の層間絶縁膜と材質の異なる第２の層間
    絶縁膜を形成し、この第２の層間絶縁膜の表面を平坦化
    する工程と、 この第２の層間絶縁膜に前記単結晶シリコン層に達する
    コンタクト孔を形成し、当該第２の層間絶縁膜の表面に
    前記コンタクト孔を介して前記単結晶シリコン層に接続
    される配線を形成する工程と、 を備えた半導体装置の製造方法。