CN1431711A - 互补金属氧化物半导体薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种CMOS薄膜晶体管，其具有：在一绝缘衬底上形成为Z形的半导体层，半导体层具有一PMOS晶体管区和一NMOS晶体管区；一栅电极，该栅电极具有至少一条横过半导体层的缝，其中，半导体层具有一MILC表面，其位于PMOS晶体管区以及NMOS晶体管区上，本发明还公开了制造这种薄膜晶体管的方法，通过这种方法可使CMOS TFT的制造过程简化，并能减小漏电流。

Description

互补金属氧化物半导体薄膜晶体管及其制造方法
技术领域
本发明涉及一种CMOS(互补金属氧化物半导体)薄膜晶体管(TFT)及其制造方法。更具体地，本发明涉及一种CMOS薄膜晶体管及用金属诱导横向结晶(MILC)方法制造该CMOS薄膜晶体管的方法。
背景技术
通常这样来形成多晶硅层：在衬底上沉积一非晶硅层，并在一设定的温度使其结晶。使非晶硅层结晶的方法包括：固相结晶(SPC)、准分子激光退火(ELA)以及金属诱导横向结晶(MILC)。
在这些方法中，相比于其它的技术，MILC的优点在于：加工温度低、且处理时间短。美国专利第5773327公开了一种利用MILC技术使非晶硅层结晶来制造薄膜晶体管(TFT)的方法。美国专利5773327的缺点在于：需要额外的掩模来限定一个MILC区，且作为缺陷的MILC表面存在于沟道区中。MILC表面是相对方向上通过MILC方法生长的晶化多晶硅的两个表面相遇的部分。
与此同时，要采用一多重栅极来防止漏电流。在此情况下，TFT区域的尺寸加大，且执行MILC工艺的金属层之间的距离也增大，从而延长了结晶时间。
发明内容
因而，本发明的一个目的是提供一种具有一多重栅极的CMOS薄膜晶体管，且其尺寸不增大。
本发明的另一个目的是提供一种电特性优异的CMOS薄膜晶体管。
本发明的又一个目的是提供一种只需要很短加工时间的CMOS薄膜晶体管。
本发明的其它目的和优点将在下文的描述中部分提及；将由该描述而清晰；或可通过对本发明的实施而领会到。
通过提供一种CMOS薄膜晶体管实现本发明上述及其它的目的，该薄膜晶体管包括：在绝缘衬底上形成为Z字形的、且具有一PMOS晶体管区和一NMOS晶体管区的半导体层；以及一栅电极，该栅电极具有至少一条横过半导体层的缝，其中，半导体层具有一MILC表面，其位于PMOS晶体管区和NMOS晶体管区上，其中，MILC表面是在相对方向上通过MILC方法生长的晶化多晶硅的两表面相遇的部分。
此外，半导体层包括多个本体部分和多个连接部分，其中本体部分横过栅电极的缝，连接部分连接相邻的本体部分。
半导体层的一个部分作为PMOS晶体管的沟道区，在该部分处，PMOS晶体管区与栅电极重叠；且半导体层的一个部分作为NMOS晶体管的沟道区，在该部分处，NMOS晶体管区与栅电极重叠。
栅电极上与PMOS晶体管区重叠的部分作为PMOS晶体管的一个多重栅极，栅电极上与NMOS晶体管区相重叠的部分作为NMOS晶体管的一个多重栅极。
还可通过提供一种CMOS薄膜晶体管来实现本发明上述及其它目的，其包括：一形成为Z字形的半导体层；以及一栅电极，其具有至少一个横过该半导体层的栅极，其中，半导体层具有位于一PMOS晶体管区与栅电极的一相邻栅极之间的MILC表面、以及位于一NMOS晶体管区与栅电极的一相邻栅极之间的MILC表面。
半导体层包括：多个本体部分，它们横过栅电极的栅极；多个连接部分，它们连接相邻的本体部分。
半导体层本体部分中与PMOS晶体管区中栅电极的各栅极重叠的部分作为PMOS晶体管的沟道区，半导体层本体部分中与NMOS晶体管区中栅电极的各栅极重叠的部分作为NMOS晶体管的沟道区。
还可通过提供一种制造CMOS薄膜晶体管的方法来实现本发明的上述及其它目的，该方法包括：在一绝缘衬底上形成具有Z字形形状的非晶硅层，该非晶硅层具有一PMOS晶体管区和一NMOS晶体管区；在衬底的整个表面上形成一栅极绝缘层；在栅极绝缘层上形成一栅电极，其具有至少一个横过该非晶硅层的缝；在衬底的整个表面上形成一层间绝缘层，其具有露出PMOS晶体管区和NMOS晶体管区两者的边缘的接触孔；形成一金属层，其经由接触孔而与非晶硅层的暴露部分相接触；用MILC使非晶硅层结晶，以形成一多晶层，由此形成一半导体层；以及形成经接触孔与半导体层相接触的源电极和漏电极。
源电极和漏电极的形成包括：除去该金属层；沉积一种源电极/漏电极材料；以及对源电极/漏电极材料构图。
源电极和漏电极的形成依次包括：在金属层上沉积源电极/漏电极材料；以及对源电极/漏电极材料和金属层构图，从而源电极和漏电极具有双层结构。
附图说明
本发明的这些和其它的目的和优点将因以下结合附图对实施例进行的描述而变得清晰并易于理解，图中：
图1A到1D为沿图2D中的“II-II”线截取的剖视图，示出了根据本发明一实施例利用MILC方法制造具有双重栅极的CMOS薄膜晶体管的过程；
图2A到2D为平面图，示出了根据本发明该实施例利用MILC方法制造具有双重栅极的CMOS薄膜晶体管的过程；
图3是一曲线图，示出了根据本发明一实施例的CMOS薄膜晶体管的漏电流特性；以及
图4A到4C为平面图，示出了根据本发明另一实施例利用MILC方法制造具有一多重栅极的CMOS薄膜晶体管的方法。
具体实施方式
下面将详细参见本发明的实施例，附图中示出了本发明的几个示例，所有图中相同的附图标记指代相同的元件。以下参照附图对这些实施例进行描述，以阐述本发明。
现在将详细参照本发明的实施例，其一示例形式表示在附图中。
以下，MILC表面是一个部分，在相对的方向上通过MILC方法生长的晶化多晶硅的两个表面在该部分相遇。
图2A到2D是平面图，示出了根据本发明一实施例利用MILC方法制造具有一双重栅极的CMOS薄膜晶体管的过程。图1A到1D是沿图2D中的“II-II”线截取的剖面图。
参见图1A和图2A，在一绝缘衬底10上形成一缓冲层11，衬底10例如用玻璃制成。在缓冲层11上沉积一非晶硅层，并对其进行构图以形成半导体层12a。半导体层12a优选地具有矩形形状，该矩形的一边是敞开的，其该层包括第一和第二本体部分12L1和12L2、以及一个连接本体部分12L1和12L2的连接部分12B。半导体层12a的形状并不限于此，其形状可以是Z字形，从而布置多个本体部分，且多个本体部分连接到连接部分上。
第一本体部分12L1与一部分连接部分12B定义了一个PMOS晶体管区，第二本体部分12L2与连接部分12B的剩余部分定义了一个NMOS晶体管区。
参见图1B和2B，在衬底10的整个表面上形成一栅极绝缘层14。在该栅极绝缘层14上沉积一金属层，并对其进行构图以形成具有至少一条缝16S的一栅电极16。
此处，栅电极16的缝16S横过半导体层12a的本体部分12L1和12L2。栅电极16上与半导体层12a的第一本体部分12L1重叠的部分16-1和16-2分别作为PMOS晶体管的第一栅极和第二栅极。栅电极16上与半导体层12a的第二本体部分12L2重叠的部分16-3和16-4分别作为NMOS晶体管的第一栅极和第二栅极。这样，就得到了一个双重栅极。
在半导体层12a具有一开口的形状、且栅极具有一条缝的情况下，CMOS薄膜晶体管的栅电极16具有双重栅极结构。在半导体层12a具有其中多个本体部分由多个连接部分进行连接的Z字形形状时，或栅电极16具有多个缝时，可获得一个多重栅极。
尽管没有示出，但在NMOS晶体管区上形成有一光致抗蚀剂膜，从而使PMOS晶体管区裸露。利用光致抗蚀剂膜和栅电极16作为掩模将p型杂质离子掺杂(ion-dope)到PMOS晶体管区中，以形成用于源极区和漏极区的掺杂区12-11至12-13。半导体层12a的与第一栅极16-1对应的部分，即半导体层12a在掺杂区12-11和12-12之间的部分，用作PMOS晶体管的第一沟道区12-21。半导体层12a的与第二栅极16-2对应的部分，即半导体层12a的位于掺杂区12-12和12-13之间的部分，作为PMOS晶体管的第二沟道区12-22。
在除去NMOS晶体管上的光致抗蚀剂膜之后，在半导体层12a的与PMOS晶体管区相对应的部分上形成一光致抗蚀剂膜(图中未示出)，从而使半导体层12a的与NMOS晶体管区相对应的部分外露。
利用此光致抗蚀剂膜和栅电极16作为掩模将n型杂质离子掺杂到半导体层12a的裸露部分中，以形成用于源极区和漏极区的掺杂区12-14至12-16。之后，再将剩余的光致抗蚀剂膜除去。
半导体层12a的位于掺杂区12-14和12-15之间的部分作为NMOS晶体管的第一沟道区12-23，半导体层12a的位于掺杂区12-15和12-16之间的部分作为NMOS晶体管的第二沟道区12-24。
在本发明的一实施例中，NMOS晶体管的源极区和漏极区的形成是在PMOS晶体管的源极区和漏极区形成之后。但是，也可以先于PMOS晶体管的源极区和漏极区的形成而形成NMOS晶体管的源极区和漏极区。
参见图1C和图2C，在衬底10的整个表面上形成一层间绝缘层18。对栅极绝缘层14和层间绝缘层18进行蚀刻，形成接触孔19-1和19-2，这两个孔分别外露了一部分掺杂区12-11和一部分掺杂区12-16，同时还形成了接触孔19-3，其外露出部分掺杂区12-13和12-14。
随后，在衬底10的整个表面上形成一厚度为几十到几百埃的金属层20，以形成金属硅化物，该金属例如为Ni和Pd。金属层20经接触孔19-1和19-2分别与掺杂区12-11和12-16直接接触，且通过接触孔19-3而与掺杂区12-13和12-14直接接触。在MILC过程中，金属层20作为催化剂层，且仅通过接触孔19-1至19-3而与半导体层12a接触，从而不需要用于构图金属层20的单独的掩模。
参见图1D和图2D，利用MILC方法使非晶硅层12a结晶而形成多晶硅层12。此处，MILC表面12-31和12-32并不位于PMOS晶体管的第一和第二沟道区12-21和12-22、以及NMOS晶体管的第一和第二沟道区12-23和12-24中，而是位于栅电极16的缝16S中。换言之，当栅电极16具有多个缝时，MILC表面位于掺杂区12-12和12-15中。
然后，在金属层20上沉积一金属层21，并对其构图以形成PMOS晶体管的源电极22-1、NMOS晶体管的源电极22-2、以及PMOS和NMOS晶体管的漏电极22-3。
PMOS晶体管的源电极22-1用以接受电源电压Vdd，NMOS晶体管的源电极22-2用以接受接地电压GND，漏电极22-3作为公共连接至PMOS晶体管的漏极区12-13和NMOS晶体管的漏极区12-14的输出端。尽管没有示出，但具有双重栅极结构的栅电极16作为一输入端。
此时，金属层20没有被除去，从而可用作源电极22-1和22-2、以及漏电极22-3。但是，也可以通过在MILC过程之后清除掉金属层20，而由金属层21形成源电极和漏电极22-1至22-3，而不是由金属层20来形成。
通过利用MILC制造CMOS薄膜晶体管的方法，就不再需要形成用于MILC的金属层的额外掩蔽工序、以及MILC之后除去金属层的工序，这样就能使制造过程简化。另外，由于MILC表面不在沟道区中，所以可避免出现缺陷，由此减小了漏电流。
此外，由于在两个方向上执行MILC方法，所以缝的数目优选地为奇数，使得MILC表面位于缝中，而不是位于沟道区中。也就是说，PMOS和NMOS晶体管的多重栅极的数目优选地为偶数。这是因为，当缝的数目为奇数时，MILC表面只位于缝中，而当缝的数目为偶数时，MILC表面将位于沟道区中。
图3是一曲线图，示出了根据本发明一实施例的CMOS薄膜晶体管的漏电流特性。从图3可看出，相比于单栅极，双重栅极或四重栅极中漏电电流降低。
图4A到4C为平面图，示出了根据本发明另一实施例用MILC方法制造具有多重栅极的CMOS薄膜晶体管的方法。通过利用MILC方法使非晶硅层结晶以形成多晶硅层，然后对该多晶硅层构图，半导体层得以形成。
参见图4A，在一绝缘衬底上沉积一非晶硅层42a。在非晶硅层42a的两个边上形成一金属层43，以此作为MILC催化剂层。
参见图4B，进行非晶硅层42a的MILC，以形成多晶硅层42b。然后，再除去金属层43。
参见图4C，对多晶硅层42b(见图4B)进行构图，以形成一半导体层42，其形状为一边开口的矩形，或者为Z字形。
而后，执行后序过程，从而与本发明的前述实施例相同，MILC表面可位于栅电极的缝中，以最终完成根据本发明另一实施例的CMOS薄膜晶体管。
通过利用MILC制造CMOS薄膜晶体管的方法，不再需要形成用于MILC的金属层的额外掩蔽工序、和MILC之后除去金属层的工序，这样就使制造过程简化。由于MILC表面并不位于沟道区中，所以能减小漏电流。
另外，由于无需额外的掩模就可以形成具有多重栅极的CMOS薄膜晶体管，所以可减小制造成本和处理时间。
此外，由于半导体层为Z字形，且栅电极具有至少一条横过半导体层的缝，所以无需增加尺寸就能减小漏电流。因此，可提高可靠性，而不太影响孔径比(aperture ratio)。
尽管已经参照本发明的优选实施例对本发明作了具体的表示和描述，但本领域普通技术人员可以理解：在不悖离本发明精髓和范围的情况下，可在形式和细节上作出前述和其它的改动。
尽管已经表示和描述了本发明的几个实施例，但本领域技术人员可以理解：在不背离本发明的原理和精髓的情况下，可对这些实施例作多种改动，本发明的保护范围由所附权利要求及其等效物限定。

Claims (14)

1.一种CMOS薄膜晶体管，其包括：
一半导体层，其在绝缘衬底上形成为一边开口的矩形形状、或形成为Z字形形状，其具有一PMOS晶体管区和一NMOS晶体管区；以及
一栅电极，该栅电极具有至少一条横过半导体层的缝，
其中，半导体层具有一MILC表面，其位于PMOS晶体管区以及NMOS晶体管区上，所述MILC表面是在相对方向上生长的晶化多晶硅的两表面相遇的部分。
2.根据权利要求1所述的晶体管，其中，半导体层包括多个本体部分和多个连接部分，所述本体部分横过栅电极的缝，连接部分连接相邻的本体部分。
3.根据权利要求1所述的晶体管，其中，半导体层的一个部分作为PMOS晶体管的沟道区，PMOS晶体管区在该部分与栅电极重叠；且半导体层的一个部分作为NMOS晶体管的沟道区，NMOS晶体管区在该部分与栅电极重叠。
4.根据权利要求3所述的晶体管，其中，栅电极与PMOS晶体管区重叠的部分作为PMOS晶体管的一个多重栅极，栅电极与NMOS晶体管区相重叠的部分作为NMOS晶体管的一个多重栅极。
5.一种CMOS薄膜晶体管，其包括：
一半导体层，其被制成一边开口的矩形形状，或被形成为Z字形形状；以及
一栅电极，其具有至少一个横过半导体层的栅极，
其中，半导体层在PMOS晶体管区与栅电极的一相邻栅极之间，以及在NMOS晶体管区与栅电极的一相邻栅极之间具有MILC表面，所述MILC表面是在相对方向上生长的晶化多晶硅的两表面相遇的部分。
6.根据权利要求5所述的晶体管，其中，半导体层包括多个本体部分和多个连接部分，所述本体部分横过栅电极的栅极，连接部分连接相邻的本体部分。
7.根据权利要求1所述的晶体管，其中，半导体层本体部分与PMOS晶体管区中栅电极的各栅极相重叠的部分作为PMOS晶体管的沟道区，半导体层本体部分与NMOS晶体管区中栅电极的各栅极相重叠的部分作为NMOS晶体管的沟道区。
8.一种制造CMOS薄膜晶体管的方法，其包括：
在一绝缘衬底上形成一Z字形的非晶硅层，该非晶硅层具有一PMOS晶体管区和一NMOS晶体管区；
在衬底的整个表面上形成一栅极绝缘层；
在栅极绝缘层上形成一栅电极，其具有至少一条横过非晶硅层的缝；
在衬底的整个表面上形成一层间绝缘层，其具有接触孔，该接触孔露出PMOS晶体管区和NMOS晶体管区的两者的边缘；
形成一金属层，其经由接触孔与非晶硅层的暴露部分相接触；
用MILC使非晶硅层结晶，以形成一多晶硅层，由此形成一半导体层；以及
形成经接触孔与半导体层相接触的源电极和漏电极。
9.根据权利要求8所述的方法，其中，源电极和漏电极的形成包括步骤：除去金属层；沉积源电极/漏电极材料；以及对源电极/漏电极材料进行构图。
10.根据权利要求8所述的方法，其中，源电极和漏电极的形成依次包括：在金属层上沉积源电极/漏电极材料；以及对源电极/漏电极材料和金属层进行构图，其中，源电极和漏电极具有双层结构。
11.根据权利要求3所述的CMOS薄膜晶体管，其中，所述缝的数目为奇数，从而使MILC表面位于缝上，而不是位于沟道区中。
12.根据权利要求11所述的CMOS薄膜晶体管，其中，PMOS晶体管和NMOS晶体管的多重栅极的数目为偶数。
13.一种制造具有多重栅极的CMOS薄膜晶体管的方法，包括：
在一绝缘衬底上沉积一非晶硅层；
在非晶硅层的两个边缘上形成作为MILC催化剂层的一金属层；
对非晶硅层执行MILC以形成一多晶硅层；
除去金属层；以及
对多晶硅层构图，以形成一半导体层，该半导体层具有一边开口的矩形形状，或具有Z字形形状。
14.一种制造CMOS晶体管的方法，其包括步骤：
在一绝缘衬底上形成一缓冲层；
在缓冲层上沉积一非晶硅层，并对非晶硅层构图以形成一半导体层，该半导体层具有一第一本体部分、一第二本体部分以及一连接第一和第二本体部分的连接部分，从而第一本体部分与连接部分的一部分定义了一个PMOS晶体管区，且第二本体部分与连接部分的剩余部分定义了一个NMOS晶体管区；
在衬底上形成一栅极绝缘层；
在栅极绝缘层上沉积一金属层，以形成具有两栅极和至少一条缝的数个栅电极，每个栅电极都横过第一和第二本体部分；
在NMOS晶体管区上形成一薄膜；
对PMOS晶体管区进行离子掺杂，从而使半导体层与第一栅极相对应的部分作为PMOS晶体管区的第一沟道区，并使半导体层与第二栅极相对应的部分作为PMOS晶体管区的第二沟道区，以形成用于源极区和漏极区的第一、第二和第三PMOS掺杂区；
除去NMOS晶体管区上的薄膜；
在PMOS晶体管区上形成一薄膜；
对NMOS晶体管区进行离子掺杂，从而使半导体层与第一栅极相对应的部分作为NMOS晶体管区的第一沟道区，并使半导体层与第二栅极相对应的部分作为NMOS晶体管区的第二沟道区，以形成用于源极区和漏极区的第一、第二和第三NMOS掺杂区；
在衬底上形成一层间绝缘层；
对栅极绝缘层和层间绝缘层进行蚀刻，以形成第一和第二接触孔，它们使第一PMOS掺杂区的一部分和第三NMOS掺杂区的一部分露出，同时还形成了使部分第三PMOS掺杂区和部分第一NMOS掺杂区外露的一接触孔；
在衬底上形成一金属层，其经第一接触孔与第一PMOS掺杂区接触；经第二接触孔与第三NMOS掺杂区接触；并经第三接触孔与第三PMOS掺杂区和第一NMOS掺杂区接触。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403498C (zh) * 2005-08-29 2008-07-16 友达光电股份有限公司 薄膜晶体管及其制造方法
US7638849B2 (en) 2005-09-06 2009-12-29 Nec Electronics Corporation Semiconductor device having separated drain regions
CN1649174B (zh) * 2003-11-22 2010-04-21 三星移动显示器株式会社 薄膜晶体管及其制造方法
WO2015161619A1 (zh) * 2014-04-22 2015-10-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN107492557A (zh) * 2016-06-10 2017-12-19 株式会社日本显示器 半导体装置以及半导体装置的制造方法
WO2020133059A1 (zh) * 2018-12-27 2020-07-02 深圳市柔宇科技有限公司 一种功能器件及其制造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477102B1 (ko) 2001-12-19 2005-03-17 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법
KR100477103B1 (ko) * 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
KR100466628B1 (ko) * 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
TW200701336A (en) * 2005-06-28 2007-01-01 Chunghwa Picture Tubes Ltd Manufacturing method of polysilicon
TWI277216B (en) * 2006-02-16 2007-03-21 Au Optronics Corp Pixel structure and thin film transistor and fabrication methods thereof
JP5111802B2 (ja) * 2006-07-20 2013-01-09 三菱電機株式会社 薄膜トランジスタ基板、及びその製造方法
US7812400B2 (en) * 2007-03-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gate strip with reduced thickness
US20090302002A1 (en) * 2008-02-29 2009-12-10 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
US20090277874A1 (en) * 2008-05-09 2009-11-12 Applied Materials, Inc. Method and apparatus for removing polymer from a substrate
KR101002665B1 (ko) * 2008-07-02 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
KR20120131775A (ko) * 2011-05-26 2012-12-05 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치
TWI496220B (zh) * 2012-04-12 2015-08-11 Au Optronics Corp 薄膜電晶體及其製造方法
US9285848B2 (en) * 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
KR102031682B1 (ko) 2012-12-31 2019-10-14 엘지디스플레이 주식회사 각 화소에 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치
US10529740B2 (en) * 2013-07-25 2020-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including semiconductor layer and conductive layer
CN105742294B (zh) * 2016-03-23 2019-01-15 深圳市华星光电技术有限公司 Tft基板的制作方法及制得的tft基板
JP7306906B2 (ja) * 2019-07-19 2023-07-11 株式会社ジャパンディスプレイ アレイ基板及び表示装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5985741A (en) 1993-02-15 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3662263B2 (ja) 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
JP2647020B2 (ja) * 1994-09-27 1997-08-27 セイコーエプソン株式会社 相補型薄膜トランジスタ及びその製造方法
JP3593212B2 (ja) * 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
JP4257482B2 (ja) * 1996-06-28 2009-04-22 セイコーエプソン株式会社 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置
JPH10135137A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 結晶性半導体作製方法
JPH10154816A (ja) 1996-11-21 1998-06-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP3274081B2 (ja) 1997-04-08 2002-04-15 松下電器産業株式会社 薄膜トランジスタの製造方法および液晶表示装置の製造方法
KR100340124B1 (ko) 1998-02-10 2003-01-29 주승기 박막트랜지스터 제조방법
JP4366732B2 (ja) 1998-09-30 2009-11-18 ソニー株式会社 電気光学装置の製造方法及び電気光学装置用の駆動基板の製造方法
KR100317622B1 (ko) * 1999-03-24 2001-12-22 구본준, 론 위라하디락사 박막트랜지스터 및 그의 제조방법
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
TW517260B (en) 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
JP4307635B2 (ja) 1999-06-22 2009-08-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3897965B2 (ja) 1999-08-13 2007-03-28 株式会社半導体エネルギー研究所 レーザー装置及びレーザーアニール方法
TW473800B (en) 1999-12-28 2002-01-21 Semiconductor Energy Lab Method of manufacturing a semiconductor device
KR100439345B1 (ko) * 2000-10-31 2004-07-07 피티플러스(주) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
KR100390523B1 (ko) 2001-01-20 2003-07-04 주승기 실리콘 박막 결정화 방법
US6399959B1 (en) 2001-03-06 2002-06-04 United Microelectronics Corp. Thin film transistor with reduced metal impurities
JP2002270507A (ja) * 2001-03-14 2002-09-20 Hitachi Cable Ltd 結晶シリコン層の形成方法および結晶シリコン半導体装置
KR100437474B1 (ko) 2001-04-04 2004-06-23 삼성에스디아이 주식회사 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
KR20030038835A (ko) * 2001-11-06 2003-05-17 피티플러스(주) Ｌｃｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법
KR100477102B1 (ko) 2001-12-19 2005-03-17 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트씨모스 박막 트랜지스터 및 그의 제조방법
KR100477103B1 (ko) 2001-12-19 2005-03-18 삼성에스디아이 주식회사 금속유도화 측면결정화방법을 이용한 멀티플 게이트 박막트랜지스터 및 그의 제조방법
US6475835B1 (en) 2002-02-28 2002-11-05 Industrial Technology Research Institute Method for forming thin film transistor

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1649174B (zh) * 2003-11-22 2010-04-21 三星移动显示器株式会社 薄膜晶体管及其制造方法
US7714391B2 (en) 2003-11-22 2010-05-11 Samsung Mobile Display Co., Ltd. Thin film transistor and method for fabricating the same
CN100403498C (zh) * 2005-08-29 2008-07-16 友达光电股份有限公司 薄膜晶体管及其制造方法
US7638849B2 (en) 2005-09-06 2009-12-29 Nec Electronics Corporation Semiconductor device having separated drain regions
WO2015161619A1 (zh) * 2014-04-22 2015-10-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
US9754970B2 (en) 2014-04-22 2017-09-05 Boe Technology Group Co., Ltd. Thin film transistor, fabricating method thereof, array substrate and display device
CN107492557A (zh) * 2016-06-10 2017-12-19 株式会社日本显示器 半导体装置以及半导体装置的制造方法
CN107492557B (zh) * 2016-06-10 2020-11-03 株式会社日本显示器 半导体装置以及半导体装置的制造方法
WO2020133059A1 (zh) * 2018-12-27 2020-07-02 深圳市柔宇科技有限公司 一种功能器件及其制造方法
CN113454792A (zh) * 2018-12-27 2021-09-28 深圳市柔宇科技股份有限公司 一种功能器件及其制造方法

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