KR20120131775A - 박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치 - Google Patents

박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예의 일 측면에 따르면, 박막 트랜지스터에 있어서, 상기 박막 트랜지스터의 활성층 패턴은, 제1 방향으로 연장되어 형성된 제1 활성층 패턴; 상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴; 및 상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 포함하는, 박막 트랜지스터가 제공된다.

Description

박막 트랜지스터, 그 제조 방법, 및 유기 발광 표시 장치{A thin film transistor, a method for manufacturing the same, and an organic light emitting display apparatus}
본 발명의 실시예들은 박막 트랜지스터, 상기 박막 트랜지스터의 제조 방법, 및 상기 박막 트랜지스터를 이용한 유기 발광 표시 장치에 관한 것이다.
액티브 매트릭스형(Active Matrix type, AM) 유기 발광 표시장치는 각 화소마다 화소 회로를 구비하며, 이 화소 회로는 실리콘을 이용한 박막 트랜지스터를 포함한다. 박막 트랜지스터를 구성하는 실리콘으로는 비정질 실리콘 또는 다결정질 실리콘이 사용된다.
화소 회로에 사용되는 비정질 실리콘 박막 트랜지스터(amorphous silicon TFT: a-Si TFT)는 소스, 드레인 및 채널을 구성하는 반도체 활성층이 비정질 실리콘이기 때문에 1㎠/Vs 이하의 낮은 전자 이동도를 갖는다. 이에 따라 최근에는 상기 비정질 실리콘 박막 트랜지스터를 다결정질 실리콘 박막 트랜지스터(polycrystalline silicon TFT: poly-Si TFT)로 대체하는 경향으로 가고 있다. 상기 다결정질 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 전자 이동도가 크고, 빛의 조사에 대한 안정성이 우수하다. 따라서 이 다결정질 실리콘 박막 트랜지스터는 AM 유기 발광 표시 장치의 구동 및/또는 스위칭 박막 트랜지스터의 활성층으로 사용되기에 매우 적합하다.
상기와 같은 다결정질 실리콘을 여러 가지 방법으로 제작할 수 있는 데, 이는 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후 결정화하는 방법으로 크게 두 가지로 구분될 수 있다.
다결정질 실리콘을 직접 증착하는 방법에는 열화학기상증착법(Chemical Vapor Deposition: CVD), Photo CVD, HR(hydrogen radical) CVD, ECR(electron cyclotron resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등의 방법이 있다.
한편, 비정질 실리콘을 증착한 후 결정화하는 방법에는 고상결정화(Solid Phase Crystallization: SPC)법, 엑시머 레이저(Excimer Laser Crystallization: ELC)법, 금속 유도 결정화(Metal Induced Crystallization: MIC)법, 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법 등이 있다.
본 발명의 실시예들은, 결정화 과정에서 생성되는 그레인 바운더리들에 의하여 발생하는 박막 트랜지스터의 특성 산포를 감소시키기 위한 것이다.
본 발명의 일 실시예의 일 측면에 따르면, 박막 트랜지스터에 있어서, 상기 박막 트랜지스터의 활성층 패턴은, 제1 방향으로 연장되어 형성된 제1 활성층 패턴; 상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴; 및 상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 포함하는, 박막 트랜지스터가 제공된다.
상기 박막 트랜지스터는, 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극; 및 상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함할 수 있다.
상기 활성층 패턴은, 제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비할 수 있다.
상기 제1 방향은 상기 제3 방향과 평행한 방향이고, 상기 제2 방향은 상기 제3 방향과 수직인 방향일 수 있다.
상기 제1 방향은 상기 제3 방향과 수직인 방향이고, 상기 제2 방향은 상기 제3 방향과 평행한 방향일 수 있다.
상기 제1 방향은 상기 제3 방향과 각도 a를 갖고, a는 0˚< a ≤ 45˚의 관계를 만족할 수 있다.
상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 길 수 있다.
상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배일 수 있다.
상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴은 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되고, 상기 활성층 패턴은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 포함할 수 있다.
상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 형성된 게이트 전극; 및 상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함할 수 있다.
상기 활성층 패턴은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법, 및 ASLS(advanced sequential lateral solidification)법 중 적어도 하나를 이용하여 결정화될 수 있다.
본 발명의 일 실시예의 다른 측면에 따르면, 구동 전류를 입력받아 발광하는 유기 발광 다이오드; 및 데이터 신호에 응답하여 상기 구동 전류를 생성하는 구동 트랜지스터를 포함하는 복수의 화소들을 포함하고, 상기 구동 트랜지스터의 활성층 패턴은, 제1 방향으로 연장되어 형성된 제1 활성층 패턴; 상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴; 및 상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 포함하는, 유기 발광 표시 장치가 제공된다.
상기 구동 트랜지스터는, 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극; 및 상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함할 수 있다.
상기 활성층 패턴은, 제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비할 수 있다.
상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 길 수 있다.
상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배일 수 있다.
상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴은 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되고,
상기 활성층 패턴은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 포함할 수 있다.
상기 구동 트랜지스터는, 상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 형성된 게이트 전극; 및 상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함할 수 있다.
본 발명의 일 실시예의 또 다른 측면에 따르면, 반도체층을 형성하는 단계; 및 상기 반도체층에 제1 방향으로 연장되어 형성된 제1 활성층 패턴, 상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴, 및 상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법이 제공된다.
상기 박막 트랜지스터 제조 방법은, 상기 제1 내지 제3 활성층 패턴 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에, 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 박막 트랜지스터 제조 방법은, 상기 제1 내지 제3 활성층 패턴을 형성하기 이전에, 또는 이후에, 상기 반도체층을 결정화시키는 단계를 더 포함하고, 상기 반도체층은 제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비할 수 있다.
상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 길 수 있다.
상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배일 수 있다.
상기 제1 내지 3 활성층 패턴을 형성하는 단계는, 상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴이 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되도록 수행되고, 상기 박막 트랜지스터 제조 방법은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 박막 트랜지스터 제조 방법은, 상기 제1 내지 제4 활성층 패턴 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에, 상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 박막 트랜지스터 제조 방법은, 기판 상에 상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계를 더 포함하고, 상기 반도체층을 형성하는 단계는, 상기 게이트 절연층 상에 상기 반도체층을 형성하고, 상기 제1 내지 제3 활성층 패턴을 형성하는 단계는, 상기 게이트 전극이 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 상기 제1 내지 제3 활성층 패턴을 형성할 수 있다.
본 발명의 실시예들에 따르면, 결정화 과정에서 생성되는 그레인 바운더리들에 의한 박막 트랜지스터의 특성 산포가 현저하게 감소되는 효과가 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 박막 트랜지스터의 게이트 전극(G)과 활성층 패턴(A)을 나타낸 평면도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 박막 트랜지스터를 나타낸 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터(100a)를 탑 게이트 방식으로 구현한 경우의 I-I'에 따른 단면도이다.
도 4는 도 3에 도시된 박막 트랜지스터(100a1)를 제조하는 방법을 나타낸 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터(100a)를 버틈 게이트 방식으로 구현한 경우의 I-I'에 따른 단면도이다.
도 6은 도 5에 도시된 박막 트랜지스터(100a2)를 제조하는 방법을 나타낸 흐름도이다.
도 7은 활성층에 줄무늬의 메인 그레인 바운더리가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 일 실시예를 나타낸 도면이다.
도 8은 활성층에 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 다른 실시예를 나타낸 도면이다.
도 9는 활성층에 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 또 다른 실시예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 산포 개선 효과를 측정하는 방법을 나타내는 도면이다.
도 11a 및 도 11b는 본 발명의 실시예들에 따른 산포 개선 효과를 나타내는 데이터이다.
도 12는 본 발명의 실시예들에 따른 박막 트랜지스터를 유기 발광 표시 장치에 적용한 일례를 나타낸 도면이다.
하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.
또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 박막 트랜지스터의 게이트 전극(G)과 활성층 패턴(A)을 나타낸 평면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100a)는 도 1a에 도시된 바와 같이, 꺾인 활성층 패턴(A)과, 활성층 패턴(A)을 가로지르도록 형성된 게이트 전극(G)을 구비한다.
본 실시예에 따른 활성층 패턴(A)은 제1 활성층 패턴(A1), 제2 활성층 패턴(A2), 및 제3 활성층 패턴(A3)을 포함한다. 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)은 제1 방향(x)으로 연장되어, 서로 나란하게 형성된다. 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)은 게이트 전극(G)에 대응하는 영역에 채널 영역을 구비하고, 상기 채널 영역 이외의 양단에 소스/드레인 전극과 접촉하는 소스/드레인 영역을 구비할 수 있다. 상기 소스/드레인 영역은 상기 채널 영역보다 고농도로 불순물을 도핑하여, 소스/드레인 전극과 상기 소스/드레인 영역이 오믹 컨택(ohmic contact)되도록 형성된 영역이다.
제3 활성층 패턴(A3)은 제1 활성층 패턴(A1)의 일단과 제2 활성층 패턴(A2)의 일단 사이에 제2 방향(y)으로 연장되어 형성된다. 제3 활성층 패턴(A3)은 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2) 사이에 전류 통로를 형성하도록 형성된다. 따라서 제3 활성층 패턴(A3)은 제1 활성층 패턴(A1) 및 제2 활성층 패턴(A2)의 소스/드레인 영역과 유사하게 고농도로 도핑될 수 있다.
게이트 전극(G)은 제1 방향(x)에 수직인 제2 방향(y)으로 연장되어, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)을 제2 방향(y)으로 가로지르도록 형성된다. 게이트 전극(G)은 탑(top) 게이트 방식으로 형성되거나, 버텀(bottom) 게이트 방식으로 형성될 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터(100a)는 꺾인 액티브 패턴(A)을 갖고, 꺾인 액티브 패턴(A)을 가로질러 게이트 전극(G)이 형성됨으로 인하여, 박막 트랜지스터(100a)의 특성 산포를 현저하게 감소시킬 수 있는 효과가 있다. 활성층 패턴(A)은 기판 상에 반도체층을 증착시키고, 활성층 패턴(A)에 따라 상기 반도체층을 패터닝하고, 상기 반도체층을 결정화시켜 형성된다. 이때 반도체층을 먼저 패터닝한 후, 결정화시킬 수 있고, 반대로 반도체층을 먼저 결정화시킨 후, 패터닝하는 것도 가능하다. 그런데 상기 결정화 과정에서 반도체층에 특성 산포가 발생할 수 있다. 예를 들면, SLS법을 이용하여 반도체층을 결정화시키는 경우, 주기적인 줄무늬 모양의 메인 그레인 바운더리(main grain boundary)가 발생한다. 그런데 이러한 메인 그레인 바운더리에는 많은 결함(defect)이 존재하여, 박막 트랜지스터(100a)의 캐리어 이동도를 감소시키는 원인이 된다. 이로 인해, 결정화 과정을 거친 박막 트랜지스터(100a)는 그 활성층 패턴(A)에 메인 그레인 바운더리가 존재하는지 여부에 따라, 그 특성이 달라지어, 특성 산포가 발생하게 된다. 본 발명의 실시예들은 활성층 패턴(A)을 꺾인 모양으로 형성함으로 인하여, 다수의 박막 트랜지스터(100a)들의 특성 산포를 현저하게 감소시킨다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 박막 트랜지스터를 나타낸 등가 회로도이다.
도 2a 내지 도 2d)에 도시된 바와 같이, 본 발명의 실시예들에 따른 박막 트랜지스터들(100a, 100b, 100c, 및 100d)은 복수의 트랜지스터들이 직렬로 연결된 구조로 나타낼 수 있다. 이때 복수의 트랜지스터들의 개수는 짝수이며, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 반복되는 구조로 나타낼 수 있다. 제1 트랜지스터(T1)의 드레인/소스 전극은 제2 트랜지스터(T2)의 소스/드레인 전극에 연결된다. 제1 트랜지스터(T1)는 도 1a에서 제1 활성층 패턴(A1)과 해당 영역과 중첩된 게이트 전극(G)에 대응되고, 제2 트랜지스터(T2)는 도 1a에서 제2 활성층 패턴(A2)과 해당 영역과 중첩된 게이트 전극(G)과 대응된다. 또한 도 1a의 제3 활성층 패턴(A3)에 의하여 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 전기적으로 연결된다. 직렬 연결되는 제1 트랜지스터(T1)들 및 제2 트랜지스터(T2)들의 개수가 늘어날수록, 산포 개선 효과는 더욱 커진다.
도 1b는 도 2b에 대응하는 박막 트랜지스터(100b)의 게이트 전극(G)과 활성층 패턴(A)을 나타낸 평면도이다.
도 1b에 도시된 바와 같이, 도 2b의 실시예와 같은 구조에서는 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)이 제1 방향(x)으로 연장되어, 제2 방향(y)으로 나란하게 배치되고, 이러한 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 배치가 제2 방향(y)으로 반복된다. 또한, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)은 일단에서 제3 활성층 패턴(A3)에 의해 연결되고, 제2 활성층 패턴(A2)과 다음 제1 활성층 패턴(A1)은 타단에서 제4 활성층 패턴(A4)에 의해 연결되며, 다음 제1 활성층 패턴(A1)과 다음 제2 활성층 패턴(A2)은 일단에서 제3 활성층 패턴(A3)에 의해 연결된다. 게이트 전극(G)은 제2 방향(y)으로 연장되어, 제1 활성층 패턴(A1)들과 제2 활성층 패턴(A2)들을 가로지르도록 배치된다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터(100a)를 탑 게이트 방식으로 구현한 경우의 I-I'에 따른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100a1)는 도 3에 도시된 바와 같이 탑 게이트 방식으로 구현될 수 있다. 본 실시예에 따른 박막 트랜지스터(100a1)는 기판(302), 활성층(304), 제1 절연층(306), 게이트 전극층(308), 제2 절연층(310), 소스/드레인 전극층(312), 및 제3 절연층(314)을 포함한다.
기판(302)은 LTPS(crystalline silicon) 기판, 유리 기판, 플라스틱 기판, 스테인리스 스틸(Stainless Using Steel; SUS) 기판 등일 수 있다.
활성층(304)은 박막 트랜지스터(100a1)의 채널을 형성한다. 활성층(304)은 앞서 도 1a에서 설명한 활성층 패턴(A)에 대응하는 구성이며, 제1 활성층 패턴(A1), 제2 활성층 패턴(A2) 및 제3 활성층 패턴(A3)을 포함한다.
제1 절연층(306)은 활성층(304) 상에 배치되어, 활성층(304)과 게이트 전극층(308)을 절연시킨다. 제1 절연층(306)은 SiNx 또는 SiOx 등으로 형성될 수 있다. 제1 절연층(306)은 박막 트랜지스터(100a1)의 게이트 절연층으로 작용한다.
게이트 전극층(308)은 도 1a의 게이트 전극(G)에 대응되는 구성이다. 게이트 전극층(308)은 앞서 설명한 바와 같이, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)을 가로지르도록 패터닝되어 형성된다. 게이트 전극층(308)은 ITO, IZO, ZnO, 또는 In2O3과 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 또한, 게이트 전극층(308)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 게이트 전극층(308)은 박막 트랜지스터(100a1)의 게이트 전극(G)으로 입력되는 신호선과 전기적으로 연결되도록 더 구성될 수 있다.
제2 절연층(310)은 게이트 전극층(308) 상에 형성되어, 이후에 형성되는 소스/드레인 전극층(312)과 게이트 전극층(308)을 절연시킨다. 제2 절연층(310)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 제2 절연층(310)은 충분한 두께로 형성되어, 예컨대 전술한 제1 절연층(306)보다 두껍게 형성되어, 박막 트랜지스터(100a1)의 게이트 전극층(308)과 소스/드레인 전극층(312) 사이의 층간 절연막 역할을 수행한다. 한편, 제2 절연층(310)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1 절연층(306)과 같은 무기 절연 물질로 형성될 수 있으며, 유기 절연 물질과 무기 절연 물질을 교번하여 형성될 수도 있다.
소스/드레인 전극층(312)은 제2 절연층(310) 상에 형성되어, 박막 트랜지스터(100a1)의 소스/드레인 전극의 역할을 한다. 소스 드레인 전극층(312)은 도 2a 내지 도 2d의 소스/드레인 단자(S/D)와 드레인 소스 단자(D/S)에 대응된다. 소스/드레인 전극층(312)은 제1 절연층(306)과 제2 절연층(310)을 관통하도록 형성된 제1 컨택 홀(H1)과 제2 컨택 홀(H2)을 통해 활성층(304)의 소스/드레인 영역과 접촉한다. 소스/드레인 전극층(312)은 전술한 게이트 전극층(308)과 동일한 도전 물질 가운데 선택할 수 있으며, 이에 한정되지 않고 다양한 도전 물질들로 형성될 수 있다.
제3 절연층(314)은 소스/드레인 전극층(312) 상에 형성되어, 패시베이션(passivation)막 역할을 한다. 제3 절연층(314)은 SiNx 또는 SiOx 등과 같은 무기 물질로 형성될 수 있다.
이러한 구성에 의해, 제1 트랜지스터(T1a)와 제2 트랜지스터(T2a)가 직렬로 연결된 구성의 박막 트랜지스터(100a1)가 형성된다.
도 4는 도 3에 도시된 박막 트랜지스터(100a1)를 제조하는 방법을 나타낸 흐름도이다.
우선 기판(302)이 배치되고(S402), 기판 상에 반도체층이 형성된다(S404). 반도체층은 열화학기상증착법(Chemical Vapor Deposition: CVD), Photo CVD, HR(hydrogen radical) CVD, ECR(electron cyclotron resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등 다양한 증착 방법에 의해 증착될 수 있다. 또한, 반도체층은 비정질 실리콘(amorphous silicon) 층으로 형성될 수 있다.
한편, 기판(302)상에 반도체층을 증착하기 이전에, 기판(302) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층 및/또는 버퍼층과 같은 절연층(미도시)이 구비될 수 있다. 상기 절연층(미도시)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deposition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
다음으로 상기 반도체층을 제1 내지 제3 활성층 패턴(A1, A2, 및 A3)의 모양에 따라 패터닝하고, 상기 반도체층을 결정화하여 활성층 패턴(A)을 형성한다(S406). 이때 패터닝 과정이 먼저 수행되고 다음으로 결정화가 진행될 수도 있고, 반대로 결정화가 먼저 진행되고 다음으로 패터닝 과정이 수행될 수도 있다.
반도체층의 패터닝은 포토 리소그래피법 등을 이용하여 진행할 수 있다.
반도체층의 결정화는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법, ASLS(advanced sequential lateral solidification)법 등 다양한 방법에 의해 수행될 수 있다. 반도체층은 결정화에 의해 다결정질 실리콘(polycrystalline silicon)으로 결정화될 수 있다.
반도체층의 패터닝과 결정화에 의해 활성층(304)이 구비된다.
다음으로, 활성층(304) 상에 제1 절연층(306)을 형성한다(S408). 제1 절연층(306)은 활성층(304)이 형성된 기판(302)의 전면에 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착하여 형성될 수 있다.
다음으로, 제1 절연층(306) 상에 게이트 전극층(308)을 형성한다(S410). 게이트 전극층(308)은 우선 제1 절연층(306) 상에 게이트 전극층(308)을 형성하는 물질을 증착하고, 이를 패터닝하여 형성될 수 있다.
다음으로, 게이트 전극층(308) 상에 제2 절연층(310)을 형성한다(S412). 제2 절연층(310)은 제1 절연층(306) 및 게이트 전극층(308)이 형성된 기판(302)의 전면에 제2 절연층(310)을 구성하는 물질을 증착하여 형성될 수 있다.
다음으로 제1 절연층(306)과 제2 절연층(310)을 관통하는 제1 컨택 홀(H1) 및 제2 컨택 홀(H2)을 형성하고, 소스/드레인 전극층(312)을 형성한다(S414). 소스/드레인 전극층(312)은 우선 제2 절연층(310) 상에 소스/드레인 전극층(312)을 형성하는 도전 물질을 증착하고, 이를 패터닝하여 형성될 수 있다. 이때, 소스/드레인 전극층(312)을 형성하는 도전 물질은 제1 컨택 홀(H1) 및 제2 컨택 홀(H2)을 충진할 수 있을 정도로 충분한 두께로 증착될 수 있다.
다음으로, 소스/드레인 전극층(312) 및 제2 절연층(310)이 형성된 기판(302) 전면에 제3 절연층(314)을 구성하는 물질을 증착하여 제3 절연층(314)을 형성한다(S416). 제3 절연층(314)을 구성하는 물질은 PECVD법, APCVD법, LPCVD법 등의 방법을 이용해 증착될 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터(100a)를 버틈 게이트 방식으로 구현한 경우의 I-I'에 따른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100a2)는 도 5에 도시된 바와 같이 버틈 게이트 방식으로 구현될 수 있다. 본 실시예에 따른 박막 트랜지스터(100a2)는 기판(502), 게이트 전극층(504), 제1 절연층(506), 활성층(508), 소스/드레인 전극층(510), 및 제2 절연층(512)을 포함한다.
기판(502)은 LTPS(crystalline silicon) 기판, 유리 기판, 플라스틱 기판, 스테인리스 스틸(Stainless Using Steel; SUS) 기판 등일 수 있다.
게이트 전극층(504)은 도 1a의 게이트 전극(G)에 대응되는 구성이다. 게이트 전극층(504)은 앞서 설명한 바와 같이, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)을 가로지르도록 패터닝되어 형성된다. 게이트 전극층(504)은 ITO, IZO, ZnO, 또는 In2O3과 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 또한, 게이트 전극층(504)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 게이트 전극층(504)은 박막 트랜지스터(100a2)의 게이트 전극(G)으로 입력되는 신호선과 전기적으로 연결되도록 더 구성될 수 있다.
제1 절연층(506)은 게이트 전극층(504) 상에 배치되어, 활성층(508)과 게이트 전극층(504)을 절연시킨다. 제1 절연층(506)은 SiNx 또는 SiOx 등으로 형성될 수 있고, 박막 트랜지스터(100a2)의 게이트 절연층으로 작용한다.
활성층(508)은 제1 절연층(506) 상에 배치되어, 박막 트랜지스터(100a2)의 채널을 형성한다. 활성층(508)은 앞서 도 1a에서 설명한 활성층 패턴(A)에 대응하는 구성이며, 제1 활성층 패턴(A1), 제2 활성층 패턴(A2) 및 제3 활성층 패턴(A3)을 포함한다.
소스/드레인 전극층(510)은 활성층(508) 상에 배치되어, 박막 트랜지스터(100a2)의 소스/드레인 전극의 역할을 한다. 소스 드레인 전극층(510)은 도 2a 내지 도 2d의 소스/드레인 단자(S/D)와 드레인 소스 단자(D/S)에 대응된다. 소스/드레인 전극층(510)은 활성층(508)의 소스/드레인 영역과 접촉한다. 소스/드레인 전극층(510)은 전술한 게이트 전극층(504)과 동일한 도전 물질 가운데 선택할 수 있으며, 이에 한정되지 않고 다양한 도전 물질들로 형성될 수 있다.
제2 절연층(512)은 소스/드레인 전극층(510) 상에 형성되어, 패시베이션막 역할을 한다. 제2 절연층(512)은 SiNx 또는 SiOx 등과 같은 무기 물질로 형성될 수 있다.
이러한 구성에 의해, 제1 트랜지스터(T1b)와 제2 트랜지스터(T2b)가 직렬로 연결된 구성의 박막 트랜지스터(100a2)가 형성된다.
도 6은 도 5에 도시된 박막 트랜지스터(100a2)를 제조하는 방법을 나타낸 흐름도이다.
우선 기판(502)이 배치되고(S602), 기판(502) 상에 게이트 전극층(504)이 형성된다(S604). 게이트 전극층(504)은 기판(502) 상에 게이트 전극층(504)을 형성하는 물질을 증착하고, 이를 패터닝하여 형성될 수 있다.
한편, 앞서 도 4에서 설명한 바와 같이, 기판(502)상에 게이트 전극층(504)을 형성하기 이전에, 기판(502) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층 및/또는 버퍼층과 같은 절연층(미도시)이 구비될 수 있다.
다음으로, 게이트 전극층(504) 상에 제1 절연층(506)을 형성한다(S606). 제1 절연층(506)은 게이트 전극층(504)이 형성된 기판(502)의 전면에 제1 절연층(506)을 구성하는 물질을 증착하여 형성될 수 있다.
다음으로, 제1 절연층(506) 상에 반도체층을 형성한다(S608). 반도체층은 열화학기상증착법(CVD), Photo CVD, HR CVD, ECR CVD, PE CVD, LP CVD 등 다양한 증착 방법에 의해 증착될 수 있다. 또한, 반도체층은 비정질 실리콘 층으로 형성될 수 있다.
다음으로 상기 반도체층을 제1 내지 제3 활성층 패턴(A1, A2, 및 A3)의 모양에 따라 패터닝하고, 상기 반도체층을 결정화하여 활성층 패턴(A)을 형성한다(S610). 이때 패터닝 과정이 먼저 수행되고 다음으로 결정화가 진행될 수도 있고, 반대로 결정화가 먼저 진행되고 다음으로 패터닝 과정이 수행될 수도 있다.
반도체층의 패터닝과 결정화에 의해 활성층(508)이 구비된다.
다음으로 활성층(508) 상에 소스/드레인 전극층(510)이 형성된다(S612). 소스/드레인 전극층(510)은 우선 활성층(508)과 제1 절연층(506) 상에 소스/드레인 전극층(510)을 형성하는 도전 물질을 증착하고, 이를 패터닝하여 형성될 수 있다.
다음으로, 소스/드레인 전극층(508) 및 제1 절연층(506)이 형성된 기판(502) 전면에 제2 절연층(512)을 구성하는 물질을 증착하여 제2 절연층(512)을 형성한다(S614). 제2 절연층(512)을 구성하는 물질은 PECVD법, APCVD법, LPCVD법 등의 방법을 이용해 증착될 수 있다.
도 7은 활성층에 줄무늬의 메인 그레인 바운더리가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 일 실시예를 나타낸 도면이다.
본 발명의 일 실시예에 따르면, 상기 반도체층에 규칙적으로 반복되고 제1 방향(x)으로 연장된 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)이 제1 방향(x)으로 연장되도록 배치되고, 게이트 전극(G)이 제1 방향(x)과 수직인 제2 방향(y)으로 연장되어 배치된다. 본 명세서에서는, 본 실시예에 따른 박막 트랜지스터(100aa)를 수직 보상 구조라 지칭한다. 메인 그레인 바운더리(MGB)는 스캔 피치(SP)만큼 서로 떨어져서 주기적으로 나타날 수 있다.
본 발명의 일 실시예에 따르면, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 간격(GAP)은 상기 스캔 피치(SP)와 같거나, 스캔 피치(SP)의 정수배일수 있다. 또한, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 폭(W)은 스캔 피치(SP)와 같거나 클 수 있다.
SLS법, ASLS법, ELA법과 같은 방법을 이용하여 반도체층을 결정화시키는 경우, 레이저 빔을 조사하는 과정에서, 그레인 바운더리가 발생한다. 이때 발생하는 그레인 바운더리는 메인 그레인 바운더리(MGB)와 서브 그레인 바운더리(SGB)가 있다. 서브 그레인 바운더리(SGB)는 그 스케일이 매우 작고, 반도체층 전 영역에 걸쳐서 발생하여, 박막 트랜지스터들 간의 특성 산포의 주요 원인이 되지는 않는다. 메인 그레인 바운더리(MGB)는 레이저 빔의 경계 영역에서 발생하고, 돌기의 형태로 나타날 수 있다. 그런데, 박막 트랜지스터의 활성층 패턴(A) 내에 메인 그레인 바운더리(MGB)가 존재하는지 여부에 따라 박막 트랜지스터의 특성, 예를 들면 캐리어 이동도 등이 매우 달라질 수 있다. 따라서 일반적인 박막 트랜지스터들에서 메인 그레인 바운더리(MGB)는 박막 트랜지스터 특성 산포의 원인이 된다.
ASLS법을 적용하는 경우, 수 마이크로미터 대의 스캔 피치(SP)를 갖는 메인 그레인 바운더리(MGB)가 발생할 수 있는데, 이러한 경우, 박막 트랜지스터의 채널 영역 내에 메인 그레인 바운더리(MGB)가 걸치는 것을 피하기 어려울 수 있다. 또한, ELA법을 적용하는 경우, 수백 마이크로비터 대의 스캔 피치(SP)를 갖는 메인 그레인 바운더리(MGB)가 발생할 수 있는데, 이러한 경우도 기판에 박막 트랜지스터가 전 영역에 걸쳐서 생성됨으로 인하여 박막 트랜지스터의 채널 영역 내에 메인 그레인 바운더리(MGB)가 걸치는 경우가 발생할 수 있다. 본 발명의 실시예들은 메인 그레인 바운더리(MGB)의 위치를 기준으로 박막 트랜지스터의 위치를 얼라인(align)시키지 않더라도 박막 트랜지스터들의 특성 산포를 감소시킬 수 있어, 박막 트랜지스터 배치에 있어서 제약 요인을 현저하게 감소시키는 효과가 있다.
본 발명의 일 실시예에 따른 수직 보상 구조에서는, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 채널에 걸리는 메인 그레인 바운더리(MGB)의 개수 조정에 의하여 산포 개선이 이루어진다. 도 7에 도시된 실시예에서는 제1 트랜지스터(T1)에 대응되는 제1 활성층 패턴(A1) 내에 2개의 메인 그레인 바운더리(MGB)가 걸리고, 제2 트랜지스터(T2)에 대응되는 제2 활성층 패턴(A2) 내에 1개의 메인 그레인 바운더리(MGB)가 걸려, 박막 트랜지스터(100aa)의 특성은 2개의 메인 그레인 바운더리(MGB)에 걸린 제1 트랜지스터(T1)의 특성에 의해 결정된다. 이때, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 간격(GAP)이 스캔 피치(SP)의 정수배이기 때문에, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2) 중 하나에는 1개의 메인 그레인 바운더리(MGB)가 걸리고, 다른 하나에는 2개의 메인 그레인 바운더리(MGB)가 걸리게 된다. 따라서 같은 기판 상에서 형성된 박막 트랜지스터들은 모두 2개의 메인 그레인 바운더리(MGB)에 걸린 트랜지스터의 소자 특성으로 평균화되고, 특성 산포가 개선된다.
만약, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 폭(W)이 넓어져 걸리는 메인 그레인 바운더리(MGB) 개수가 많아지는 경우, 더 많은 개수의 메인 그레인 바운더리(MGB)가 걸리는 제1 활성층 패턴(A1) 또는 제2 활성층 패턴(A2)에 의해 박막 트랜지스터의 소자 특성이 결정되고, 같은 기판에 형성된 모든 박막 트랜지스터들이 더 많은 개수의 메인 그레인 바운더리(MGB)가 걸리는 제1 활성층 패턴(A1) 또는 제2 활성층 패턴(A2)의 특성으로 평균화되기 때문에, 박막 트랜지스터들(100aa)의 특성 산포가 개선될 수 있다.
도 8은 활성층에 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 다른 실시예를 나타낸 도면이다.
본 발명의 다른 실시예에 따르면, 상기 반도체층에 규칙적으로 반복되고 제2 방향(y)으로 연장된 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)이 제1 방향(x)으로 연장되도록 배치되고, 게이트 전극(G)이 제2 방향(y)으로 연장되어 배치된다. 본 명세서에서는, 본 실시예에 따른 박막 트랜지스터(100ab)를 수평 보상 구조라 지칭한다. 메인 그레인 바운더리(MGB)는 스캔 피치(SP)만큼 서로 떨어져서 반복될 수 있다.
본 실시예에 따르면, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)의 채널 길이(L)는 스캔 피치(SP)보다 크게 결정될 수 있다.
수평 보상 구조는 채널 내에서 메인 그레인 바운더리(MGB)가 소스/드레인과의 관계에서 걸리는 위치가 제1 트랜지스터(T1)와 제2 트랜지스터(T2)에서 서로 다르게 나타나, 메인 그레인 바운더리(MGB)가 드레인 전극과 가깝게 존재하는 제1 트랜지스터(T1) 또는 제2 트랜지스터(T2)에 의해 박막 트랜지스터(100ab)의 소자 특성이 결정된다. 예를 들어, 도 8의 실시예에서 제1 활성층 패턴(A1)의 상단이 제1 트랜지스터(T1)의 소스에 대응되고, 제2 활성층 패턴(A2)의 상단이 제2 트랜지스터(T2)의 드레인에 대응된다면, 제1 트랜지스터(T1)는 메인 그레인 바운더리(MGB)가 소스에 가깝게 배치되고, 제2 트랜지스터(T2)는 메인 그레인 바운더리(MGB)가 드레인에 가깝게 배치된다. 일반적으로 트랜지스터는 메인 그레인 바운더리(MGB)가 소스에 가깝게 배치되는 경우보다 드레인에 가깝게 배치되는 경우에 캐리어 이동도 등의 소자 특성이 저하되는데, 본 실시예에서는 항상 박막 트랜지스터(100ab) 내에 메인 그레인 바운더리(MGB)가 드레인에 가깝게 배치된 제1 트랜지스터(T1) 또는 제2 트랜지스터(T2)가 존재하여, 그러한 트랜지스터에 의해 박막 트랜지스터(100ab)의 소자 특성이 결정되고, 특성 산포가 개선된다.
도 9는 활성층에 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 활성층 패턴(A)을 배치하는 또 다른 실시예를 나타낸 도면이다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체층에 규칙적으로 반복되고 제3 방향(z)으로 연장된 줄무늬의 메인 그레인 바운더리(MGB)가 나타나는 실시예에서, 제1 활성층 패턴(A1)과 제2 활성층 패턴(A2)이 제1 방향(x)으로 연장되도록 배치되고, 게이트 전극(G)이 제1 방향(x)과 수직인 제2 방향(y)으로 연장되어 배치된다. 이때 제1 방향(x)과 제3 방향(z)은 a 각도를 갖도록 결정된다.
본 발명의 실시예들에 따른 수직 보상 구조와 수평 보상 구조를 비교하면, 캐리어 이동도는 수평 보상 구조에서 더 우수하게 나타나고, 산포 개선 효과는 수직 보상 구조에서 더 우수하게 나타난다. 본 발명의 또 다른 실시예는 설계자가 원하는 소자 특성을 얻도록, 각 a를 정의한다. 각 a는 예를 들면 0˚< a ≤ 45˚의 관계를 갖도록 결정될 수 있다.
도 10은 본 발명의 실시예들에 따른 산포 개선 효과를 측정하는 방법을 나타내는 도면이고, 도 11a 및 도 11b는 본 발명의 실시예들에 따른 산포 개선 효과를 나타내는 데이터이다.
본 발명의 실시예들에 따른 박막 트랜지스터들의 산포 개선 효과를 측정하기 위해, 박막 트랜지스터들이 형성된 기판(302, 502) 내의 6개의 영역(P1, P2, P3, P4, P5, 및 P6)에서 박막 트랜지스터들의 DR 범위(driving range)를 측정하였다. 여기서 DR 범위는 박막 트랜지스터에서 1nA의 드레인-소스 간 전류가 측정되는 제1 게이트 전압과, 500nA의 드레인-소스 간 전류가 측정되는 제2 게이트 전압의 차이를 의미한다. 한 기판에서 동일 소자 파라미터들, 예를 들면 W/L 파라미터를 가지고 생성된 박막 트랜지스터는 일정한 DR 범위를 갖는 것이 바람직하다.
본 발명의 효과를 측정하기 위해, 본 발명의 일 실시예에 따라 생성된 박막 트랜지스터들이 형성된 기판과, 비교예에 따라 생성된 박막 트랜지스터들이 형성된 기판에 대해, P1 내지 P6 영역에서 각각 테스트 영역(TA) 내에 있는 8개의 인접한 박막 트랜지스터들의 DR 범위를 측정하여 8개의 소자 산포를 측정하고, 도 11a 와 도 11b와 같은 데이터를 산출하였다. 비교예에서는 6um/27um의 W/L값을 갖는 탑 게이트 구조의 박막 트랜지스터의 DR 범위의 산포를 측정하였고, 본 발명의 일 실시예에서는 6um/13.5um의 W/L값을 갖는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 연결된 도 7과 같은 수직 보상 구조의 박막 트랜지스터의 DR 범위의 산포를 측정하였다. 도 11a의 표에서 볼 수 있는 바와 같이, 본 발명의 일 실시예를 적용한 경우, 각 영역의 8개의 박막 트랜지스터들의 산포의 평균이 0.058에서 0.046으로 감소하고, 6개영역의 산포에 대한 표준 편차 또한 0.031에서 0.009로 감소한 것을 확인할 수 있다. 도 11b는 도 11a의 데이터를 그래프로 나타낸 것인데, 6개영역의 산포가 현저하게 감소되며, 그 표준편차도 현저하게 감소된 것을 확인할 수 있다.
도 12는 본 발명의 실시예들에 따른 박막 트랜지스터를 유기 발광 표시 장치에 적용한 일례를 나타낸 도면이다.
본 발명의 실시예들에 따른 박막 트랜지스터들은 유기 발광 표시 장치의 화소 회로에 적용될 수 있다. 도 12에 도시된 바와 같이, 유기 발광 표시 장치의 화소 회로는 스캔 트랜지스터(Ts), 구동 트랜지스터(TD), 저장 커패시터(Cst), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 유기 발광 표시 장치는 주사 신호선(SCAN)을 통해 스캔 펄스가 스캔 트랜지스터(Ts)의 게이트 단자로 입력되면, 데이터 신호가 스캔 트랜지스터(Ts)를 통해 구동 트랜지스터(TD)의 게이트 단자로 입력되고, 데이터 신호의 전압 레벨에 따라 구동 트랜지스터(TD)에서 구동 전류가 발생되어 유기 발광 다이오드(OLED)로 공급된다. 유기 발광 다이오드(OLED)는 구동 전류의 크기에 따른 휘도의 빛을 발광한다. 그런데 구동 트랜지스터(TD)의 특성이 각 화소마다 달라지면, 데이터 신호에 대한 구동 트랜지스터의 응답 특성이 달라지기 때문에, 화질 열하가 발생할 수 있다. 본 발명의 일 실시예에 따르면, 유기 발광 표시 장치의 각 화소 회로의 구동 트랜지스터(TD)들에 앞서 설명한 본 발명의 실시예들에 따른 박막 트랜지스터의 구조를 적용하여, 구동 트랜지스터(TD)의 특성 산포로 인한 화질 열하를 현저하게 감소시키는 효과가 있다.
또한, 유기 발광 표시 장치는 도 12에 도시된 구조 이외에도 다양한 화소 회로 구조를 가질 수 있는데, 화소 회로에 포함된 박막 트랜지스터의 일부 또는 전부에 본 발명의 실시예들에 따른 박막 트랜지스터 구조를 적용하는 것도 가능하다.
나아가, 유기 발광 표시 장치는 데이터 구동 회로, 게이트 구동 회로, 타이밍 제어 회로 등 다양한 구동 회로들을 구비하는데, 이러한 구동 회로들에 포함된 박막 트랜지스터들에 본 발명의 실시예들에 따른 박막 트랜지스터 구조를 적용하는 것도 가능하다.
본 발명의 실시예들은 유기 발광 표시 장치 이외에도, 액정 표시 장치, 플라즈마 디스플레이 패널(PDP), 전계 발광 표시 장치 등 다양한 종류의 표시 장치에 적용될 수 있으며, 나아가 반도체 메모리 소자, 집적 회로 등 다양한 분야에 적용될 수 있다.
이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.
100a, 100b, 100c, 100d, 100a1, 100a2, 100aa, 100ab, 100ac 박막 트랜지스터
A 활성층 패턴 A1 제1 활성층 패턴
A2 제2 활성층 패턴 A3 제3 활성층 패턴
A4 제4 활성층 패턴 G 게이트 전극
T1, T1a, T1b 제1 트랜지스터
T2, T2a, T2b 제2 트랜지스터
SP 스캔 피치

Claims (26)

  1. 박막 트랜지스터에 있어서, 상기 박막 트랜지스터의 활성층 패턴은,
    제1 방향으로 연장되어 형성된 제1 활성층 패턴;
    상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴; 및
    상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 포함하는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극; 및
    상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 활성층 패턴은,
    제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비하는, 박막 트랜지스터.
  4. 제3항에 있어서, 상기 제1 방향은 상기 제3 방향과 평행한 방향이고, 상기 제2 방향은 상기 제3 방향과 수직인 방향인, 박막 트랜지스터.
  5. 제3항에 있어서, 상기 제1 방향은 상기 제3 방향과 수직인 방향이고, 상기 제2 방향은 상기 제3 방향과 평행한 방향인, 박막 트랜지스터.
  6. 제3항에 있어서, 상기 제1 방향은 상기 제3 방향과 각도 a를 갖고, a는 0˚< a ≤ 45˚의 관계를 만족하는, 박막 트랜지스터.
  7. 제3항에 있어서, 상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 긴, 박막 트랜지스터.
  8. 제3항에 있어서, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배인, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴은 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되고,
    상기 활성층 패턴은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 포함하는, 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 형성된 게이트 전극; 및
    상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함하는 박막 트랜지스터.
  11. 제1항에 있어서, 상기 활성층 패턴은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법, 및 ASLS(advanced sequential lateral solidification)법 중 적어도 하나를 이용하여 결정화된, 박막 트랜지스터.
  12. 구동 전류를 입력받아 발광하는 유기 발광 다이오드; 및
    데이터 신호에 응답하여 상기 구동 전류를 생성하는 구동 트랜지스터를 포함하는 복수의 화소들을 포함하고, 상기 구동 트랜지스터의 활성층 패턴은,
    제1 방향으로 연장되어 형성된 제1 활성층 패턴;
    상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴; 및
    상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 포함하는, 유기 발광 표시 장치.
  13. 제12항에 있어서, 상기 구동 트랜지스터는,
    상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극; 및
    상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함하는, 유기 발광 표시 장치.
  14. 제12항에 있어서, 상기 활성층 패턴은,
    제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비하는, 유기 발광 표시 장치.
  15. 제14항에 있어서, 상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 긴, 유기 발광 표시 장치.
  16. 제14항에 있어서, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배인, 유기 발광 표시 장치.
  17. 제12항에 있어서,
    상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴은 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되고,
    상기 활성층 패턴은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 포함하는, 유기 발광 표시 장치.
  18. 제17항에 있어서, 상기 구동 트랜지스터는,
    상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 형성된 게이트 전극; 및
    상기 활성층 패턴과 상기 게이트 전극 사이에 형성된 게이트 절연층을 더 포함하는, 유기 발광 표시 장치.
  19. 반도체층을 형성하는 단계; 및
    상기 반도체층에 제1 방향으로 연장되어 형성된 제1 활성층 패턴, 상기 제1 방향으로 연장되어 상기 제1 활성층 패턴과 나란하게 형성된 제2 활성층 패턴, 및 상기 제1 활성층 패턴의 일단과 상기 제2 활성층 패턴의 일단을 연결하도록 형성된 제3 활성층 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  20. 제19항에 있어서,
    상기 제1 내지 제3 활성층 패턴 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에, 상기 제1 방향과 수직인 제2 방향으로 연장되고, 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 형성된 게이트 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  21. 제19항에 있어서,
    상기 박막 트랜지스터 제조 방법은, 상기 제1 내지 제3 활성층 패턴을 형성하기 이전에, 또는 이후에, 상기 반도체층을 결정화시키는 단계를 더 포함하고,
    상기 반도체층은 제3 방향으로 연장되어 선형으로 형성되고, 스캔 피치에 대응하는 간격을 가지고 주기적으로 나타나는 복수의 그레인 바운더리들을 구비하는, 박막 트랜지스터 제조 방법.
  22. 제21항에 있어서,
    상기 제1 활성층 패턴의 폭과, 상기 제2 활성층 패턴의 폭은 상기 스캔 피치보다 긴, 박막 트랜지스터 제조 방법.
  23. 제21항에 있어서,
    상기 제1 활성층 패턴과 상기 제2 활성층 패턴의 간격은 상기 스캔 피치와 같거나, 상기 스캔 피치의 정수배인, 박막 트랜지스터 제조 방법.
  24. 제19항에 있어서,
    상기 제1 내지 3 활성층 패턴을 형성하는 단계는, 상기 제1 활성층 패턴, 상기 제2 활성층 패턴, 및 상기 제3 활성층 패턴이 하나의 그룹을 형성하며 상기 제1 방향에 수직인 제2 방향으로 반복적으로 형성되도록 수행되고,
    상기 박막 트랜지스터 제조 방법은, 인접한 그룹의 상기 제1 활성층 패턴의 타단과 상기 제2 활성층 패턴의 타단을 연결하도록 형성된 제4 활성층 패턴을 형성하는 단계를 더 포함하는, 박막 트랜지스터 제조 방법.
  25. 제24항에 있어서,
    상기 제1 내지 제4 활성층 패턴 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에, 상기 제2 방향으로 연장되고, 상기 반복적으로 현성된 상기 제1 활성층 패턴들과 상기 제2 활성층 패턴들을 가로지르도록 게이트 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  26. 제19항에 있어서, 상기 박막 트랜지스터 제조 방법은,
    기판 상에 상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계를 더 포함하고,
    상기 반도체층을 형성하는 단계는, 상기 게이트 절연층 상에 상기 반도체층을 형성하고,
    상기 제1 내지 제3 활성층 패턴을 형성하는 단계는, 상기 게이트 전극이 상기 제1 활성층 패턴과 상기 제2 활성층 패턴을 가로지르도록 상기 제1 내지 제3 활성층 패턴을 형성하는, 박막 트랜지스터 제조 방법.
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