KR20120042031A - 박막 트랜지스터 및 이를 구비한 표시 장치 - Google Patents
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Abstract
박막 트랜지스터 및 이를 구비한 표시 장치에서, 본 발명의 실시예에 따른 박막 트랜지스터는 채널 영역, 소스 영역, 드레인 영역, 소스 저농도 도핑 영역, 및 드레인 저농도 도핑 영역을 포함하는 반도체층과, 상기 채널 영역과 중첩된 게이트 전극과, 상기 소스 영역과 접촉된 소스 전극, 그리고 상기 드레인 영역과 접촉된 드레인 전극을 포함한다. 상기 채널 영역은 메인 채널부와, 상기 메인 채널부로부터 동일한 방향으로 연장되며 서로 이격된 소스 채널부 및 드레인 채널부를 포함한다. 상기 소스 저농도 도핑 영역은 상기 소스 채널부와 상기 소스 영역 사이에 배치되며, 상기 드레인 저농도 도핑 영역은 상기 드레인 채널부와 상기 드레인 영역 사이에 배치된다.
Description
본 발명의 실시예는 박막 트랜지스터 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 반도체층에 형성된 결정화 돌기에 의한 불량의 발생을 억제한 박막 트랜지스터 및 이를 구비한 표시 장치에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등과 같은 대부분의 평판형 표시 장치들은 박막 트랜지스터(thin film transistor)를 포함한다. 특히, 저온 다결정 규소 박막 트랜지스터(LTPS TFT)는 전자 이동도(carrier mobility)가 우수하여 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성도 가능하다는 장점이 있어 널리 사용되고 있다.
저온 다결정 규소 박막 트랜지스터는 비정질 규소막을 결정화시켜 형성된 다결정 규소막을 포함한다. 비정질 규소막을 결정화하는 방법은 고상 결정화법(solid phase crystallization), 엑시머 레이저 결정화법(excimer laser crystallization), 및 금속 촉매를 이용한 결정화 방법 등이 있다.
다양한 결정화 방법 중 레이저를 이용한 결정화 방법은 저온 공정이 가능하여 상대적으로 기판에 미치는 열적 영향이 적고, 100cm2/Vs 이상의 상대적으로 높은 전자 이동도를 갖는 우수한 특성의 다결정 규소막을 만들 수 있기 때문에 널리 이용되고 있다.
하지만, 레이저 결정화법으로 결정화된 다결정 규소막의 표면에는 결정화 돌기가 형성되는 문제점이 있다. 이러한 결정화 돌기는 박막 트랜지스터의 균일성을 저해하는 등 소자 특성에 부정적인 영향을 미친다.
본 발명의 실시예들은 반도체층에 형성된 결정화 돌기에 의한 불량의 발생을 억제한 박막 트랜지스터를 제공한다.
상기한 박막 트랜지스터를 구비한 표시 장치를 제공한다.
본 발명의 실시예에 따르면, 박막 트랜지스터는 채널 영역, 소스 영역, 드레인 영역, 소스 저농도 도핑 영역, 및 드레인 저농도 도핑 영역을 포함하는 반도체층과, 상기 채널 영역과 중첩된 게이트 전극과, 상기 소스 영역과 접촉된 소스 전극, 그리고 상기 드레인 영역과 접촉된 드레인 전극을 포함한다. 상기 채널 영역은 메인 채널부와, 상기 메인 채널부로부터 동일한 방향으로 연장되며 서로 이격된 소스 채널부 및 드레인 채널부를 포함한다. 상기 소스 저농도 도핑 영역은 상기 소스 채널부와 상기 소스 영역 사이에 배치되며, 상기 드레인 저농도 도핑 영역은 상기 드레인 채널부와 상기 드레인 영역 사이에 배치된다.
상기 반도체층은 결정화 돌기 라인을 따라 배열된 다수의 결정화 돌기들을 갖는 다결정 규소막을 패터닝(patterning)하여 만들어질 수 있다.
상기 다결정 규소막은 비정질 규소막에 레이저를 조사하여 형성될 수 있다.
상기 반도체층에는 상기 결정화 돌기들이 잔존할 수 있다.
상기 결정화 돌기 라인은 상기 소스 저농도 도핑 영역 및 상기 드레인 저농도 도핑 영역의 장변(長邊)과 교차하는 방향으로 형성될 수 있다.
상기 메인 채널부로부터 상기 소스 채널부 및 상기 드레인 채널부가 연장된 방향과 상기 결정화 돌기 라인의 길이 방향 간의 교각은 0도 내지 45도 범위 내에 속할 수 있다.
상기 반도체층의 상기 채널 영역은 두 번 절곡된 형상을 가질 수 있다.
상기 소스 채널부 및 상기 드레인 채널부는 상기 메인 채널부와 다른 길이 방향을 가질 수 있다.
상기 반도체층과 상기 게이트 전극 사이에 배치된 게이트 절연막과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 층간 절연막을 더 포함할 수 있다. 상기 소스 전극 및 상기 드레인 전극은 각각 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 소스 영역 및 상기 드레인 영역과 접촉될 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치는 상기한 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 유기 발광 소자를 포함한다.
또한, 본 발명의 다른 실시예에 따르면, 표시 장치는 상기한 박막 트랜지스터와, 상기 박막 트랜지스터와 연결된 화소 전극, 그리고 상기 화소 전극 상에 형성된 액정층을 포함한다.
본 발명의 실시예들에 따르면, 박막 트랜지스터의 반도체층에 형성된 결정화 돌기에 의한 불량의 발생을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도이다.
도 3은 도 2의 반도체층의 제조에 사용된 다결정 규소막을 나타낸 사시도이다.
도 4는 도 1의 박막 트랜지스터를 구비한 표시 장치를 나타낸 등가 회로도이다.
도 5는 도 1의 박막 트랜지스터를 구비한 다른 표시 장치를 나타낸 등가 회로도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도이다.
도 3은 도 2의 반도체층의 제조에 사용된 다결정 규소막을 나타낸 사시도이다.
도 4는 도 1의 박막 트랜지스터를 구비한 표시 장치를 나타낸 등가 회로도이다.
도 5는 도 1의 박막 트랜지스터를 구비한 다른 표시 장치를 나타낸 등가 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
또한, 명세서 전체를 통하여 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(10)를 설명한다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 버퍼층(110)은 화학적 기상 증착(chemical vapor deposition)법 또는 물리적 기상 증착(physical vapor deposition)법을 이용하여 산화규소막 및 질화규소막 등과 같은 절연막들을 하나 이상 포함하는 단층 또는 복층 구조로 형성된다.
버퍼층(120)은 기판(111)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 후술할 비정질 규소막의 결정화가 잘 이루어질 수 있도록 돕는 역할을 한다.
버퍼층(120) 위에는 반도체층(130)이 형성된다. 반도체층(130)은 레이저를 이용한 결정화 방법으로 결정화된 다결정 규소막(1300)(도 3에 도시)을 패터닝하여 형성된다. 다결정 규소막(1300)은 버퍼층(120) 위에 형성된 비정질 규소막(미도시)을 레이저 결정화법으로 결정화시켜 만들어진다.
이와 같이 형성된 다결정 규소막(1300)은, 도 3에 도시한 바와 같이, 결정화 돌기 라인(PL)을 따라 배열된 다수의 결정화 돌기들(1301)을 갖는다. 결정화 돌기(1301)는 결정 사이의 그레인 바운더리(grain boundary)에 형성되며, 결정화 돌기 라인(PL)은 결정화를 위해 레이저가 조사되어가는 방향을 따라 형성된다. 그리고 다결정 규소막(1300)을 패터닝하여 형성된 반도체층(130)에는 결정화 돌기들(1301)이 잔존한다.
또한, 반도체층(130)은 채널 영역(131), 소스 영역(134), 드레인 영역(135), 소스 저농도 도핑 영역(light doped drain, LDD)(132), 및 드레인 저농도 도핑 영역(133)을 포함한다.
채널 영역(131)은 다시 메인 채널부(1311)와, 메인 채널부(1311)로부터 동일한 방향(y축 방향)으로 연장되며 서로 이격된 소스 채널부(1312) 및 드레인 채널부(1313)로 구분된다. 즉, 채널 영역(131)은 두 번 절곡된 형상을 가지며, 채널 영역(131)의 양측 단부가 동일한 방향(y축 방향)으로 향하게 된다. 이때, 소스 채널부(1312) 및 드레인 채널부(1313)는 메인 채널부(1311)와 다른 길이 방향을 갖는다. 즉, 소스 채널부(1312) 및 드레인 채널부(1313)는 y축 방향으로 연장되며, 메인 채널부(1311)는 x축 방향으로 연장된다.
소스 저농도 도핑 영역(132)은 소스 채널부(1312)와 소스 영역(134) 사이에 배치되며, 드레인 저농도 도핑 영역(133)은 드레인 채널부(1313)와 드레인 영역(135) 사이에 배치된다.
채널 영역(131)과 소스 영역(134) 및 드레인 영역(135) 사이에 각각 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)을 배치하여, 채널 영역(131)과 소스 영역(134) 및 드레인 영역(135)을 명확히 분리시킨다. 이에, 핫캐리어(hot carrier)들을 분산시키고 누설 전류(Leakage Current)나 펀치 스루(Punch Through) 현상이 발생하는 것을 방지하여 오프 전류(Ioff)를 제어할 수 있다. 다만, 저농도 도핑 영역들(132, 133)의 길이가 길어질수록 오프 전류(Ioff)를 제어하기는 쉬우나, 저항 요인이 많아져 박막 트랜지스터(10)의 구동 특성이 떨어지게 된다. 본 발명의 일 실시예에서, 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)은 해당 기술 분야의 종사자에게 공지된 일반적인 길이를 갖는다.
소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)에는 n- 도핑되고 채널 영역(131)에는 불순물이 도핑되지 않으며, 소스 영역(134) 및 드레인 영역(135)에는 n+ 도핑된다. 이때, 도핑되는 이온 물질은 인(P)과 같은 N형 불순물이며, 주로 PH3이 사용된다.
소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)은 장변(長邊)이 결정화 돌기 라인(PL)과 교차하는 방향으로 형성된다. 그리고 채널 영역(131)의 메인 채널부(1311)로부터 소스 채널부(1312) 및 드레인 채널부(1313)가 연장된 방향(y축 방향)과 결정화 돌기 라인(PL)의 길이 방향 간의 교각(θ)은 0도 내지 45도 범위 내에 속한다. 여기서, 채널 영역(131)의 메인 채널부(1311)로부터 소스 채널부(1312) 및 드레인 채널부(1313)가 연장된 방향은 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)의 길이 방향(y축 방향)과 같다.
이와 같은 구성에 의해, 반도체층(130)에 형성된 결정화 돌기(1301)에 의한 불량의 발생을 억제할 수 있다.
구체적으로, 소스 채널부(1312) 및 드레인 채널부(1313)가 연장된 방향과 결정화 돌기 라인(PL)의 길이 방향 간의 교각(θ)이 45도 보다 클 경우, 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)이 결정화 돌기(1301)에 의해 손상된다. 따라서, 박막 트랜지스터(10)에 누설 전류가 발생되며, 이러한 박막 트랜지스터(10)를 사용하는 표시 장치가 표시하는 화상에 얼룩 불량이 발생될 수 있다.
반면, 채널 영역(131)의 메인 채널부(1311)로부터 소스 채널부(1312) 및 드레인 채널부(1313)가 연장된 방향(y축 방향)과 결정화 돌기 라인(PL)의 길이 방향 간의 교각(θ)이 0도 내지 45도 범위 내에 속할 경우, 결정화 돌기(1301)에 의한 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)의 손상을 감소시킬 수 있다.
일례로, 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)의 길이 방향(y축 방향)과 결정화 돌기 라인(PL)의 길이 방향 간의 교각(θ)이 4도 내지 8도 범위 내에 속할 때, 표시 장치가 표시하는 화상에 얼룩이 발생되지 않음을 확인할 수 있었다.
또한, 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)의 장변(長邊)이 결정화 돌기 라인(PL)과 평행하게 형성되면, 결정화 돌기(1301)에 의한 영향이 불균일해지게 된다.
또한, 채널 영역(131)이 직선형으로 형성되지 않고 절곡된 형상을 가지므로, 결정화 돌기(1301)가 채널 영역(131)에 미치는 영향을 보다 균일화 및 최소화할 수 있다. 따라서, 박막 트랜지스터(10)의 온전류(Ion)의 저하를 억제하고, 균일성을 향상시킬 수 있다.
이는 채널 영역(131)의 메인 채널부(1311)와 소스 채널부(1312) 및 드레인 채널부(1313)가 서로 다른 길이 방향으로 형성되므로, 결정화 돌기 라인(PL)을 따라 형성되는 결정화 돌기(1301)의 영향을 더욱 균일하게 받을 수 있으며, 채널 영역(131)에 형성된 단위 면적당 결정화 돌기(1301)의 수도 감소시킬 수 있다.
반면, 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)의 장변(長邊)이 결정화 돌기 라인(PL)과 교차하지만 채널 영역(131)이 본 발명의 실시예와 달리 직선형으로 형성된다면, 얼룩 불량의 발생은 억제되지만 박막 트랜지스터(10)의 온전류(Ion)가 저하된다.
반도체층(130) 위에는 게이트 절연막(140)이 형성된다. 본 발명의 일 실시예에서, 게이트 절연막(140)은 버퍼층(120) 위에서 반도체층(130) 덮도록 형성된다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 및 산화규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
게이트 절연막(140) 상에는 게이트 전극(153)이 형성된다. 게이트 전극(153)은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 중 하나 이상을 포함할 수 있다.
또한, 게이트 전극(153)은 반도체층(130)의 채널 영역(131)과 중첩된다. 소스 저농도 도핑 영역(132) 및 드레인 저농도 도핑 영역(133)은 각각 게이트 전극(153)의 동일한 일측 가장자리에 인접하게 배치된다.
게이트 전극(153) 상에는 층간 절연막(160)이 형성된다. 즉, 층간 절연막(160)은 게이트 절연막(140) 위에서 게이트 전극(153)을 덮는다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화규소(SiNx), 또는 산화규소(SiOx) 등과 같은 무기막으로 형성될 수도 있고, 유기막으로 형성될 수도 있다.
층간 절연막(160) 및 게이트 절연막(140)은 함께 반도체층(130)의 소스 영역(134) 및 드레인 영역(135)의 일부를 각각 드러내는 복수의 접촉 구멍들(164, 165)을 갖는다.
층간 절연막(160) 상에는 접촉 구멍들(164, 165)을 통해 각각 반도체층(130)의 소스 영역(134) 및 드레인 영역(135)과 접촉된 소스 전극(174) 및 드레인 전극(175)이 형성된다. 소스 전극(174) 및 드레인 전극(175)은 서로 이격된다.
또한, 소스 전극(174) 및 드레인 전극(175)은, 게이트 전극(153)과 마찬가지로, 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 중 하나 이상을 포함할 수 있다.
이와 같은 구성에 의하여, 본 발명의 일 실시예에 따른 박막 트랜지스터(10)는 반도체층(130)에 형성된 결정화 돌기(1301)에 의한 불량의 발생을 최소화할 수 있다.
이하, 도 4를 참조하여 도 1의 박막 트랜지스터(10)를 구비한 표시 장치(101)를 설명한다.
도 4에 도시된 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 표시 장치(101)가 전술한 구조에 한정되는 것은 아니다. 따라서, 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함할 수 있다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 전술한 구조에 한정되는 것은 아니다. 따라서, 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
이하, 도 5를 참조하여 도 1의 박막 트랜지스터(10)를 구비한 다른 표시 장치(102)를 설명한다.
도 5에 도시된 표시 장치(102)는 유기 발광 소자(70) 대신 액정층(300)을 포함한다. 구체적으로, 표시 장치(102)는 박막 트랜지스터(10)의 드레인 전극과 연결된 화소 전극(310)과, 화소 전극(310) 위에 형성된 액정층(300), 그리고 액정층(300) 위에 형성된 공통 전극(320)을 포함한다.
액정층(300)은 해당 기술 분야의 종사자에게 공지된 다양한 액정을 포함할 수 있다.
또한, 표시 장치(102)는 액정층(300)을 사이에 두고 기판(111)와 대향 배치된 대향 기판(211)을 더 포함한다. 공통 전극(320)은 대향 기판(211)에 형성된다.
또한, 표시 장치(102)는, 도시하지는 않았으나, 기판 본체(111) 및 대향 기판(210)에 각각 부착된 편광판들을 더 포함할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 박막 트랜지스터 101, 102, 103: 표시 장치
111: 기판 120: 버퍼층
130: 반도체층 131: 채널 영역
132: 소스 저농도 도핑 영역 133: 드레인 저농도 도핑 영역
134: 소스 영역 135: 드레인 영역
140: 게이트 절연막 153: 게이트 전극
160: 층간 절연막 174: 소스 전극
175: 드레인 전극
1301: 결정화 돌기
PL: 결정화 돌기 라인
111: 기판 120: 버퍼층
130: 반도체층 131: 채널 영역
132: 소스 저농도 도핑 영역 133: 드레인 저농도 도핑 영역
134: 소스 영역 135: 드레인 영역
140: 게이트 절연막 153: 게이트 전극
160: 층간 절연막 174: 소스 전극
175: 드레인 전극
1301: 결정화 돌기
PL: 결정화 돌기 라인
Claims (11)
- 채널 영역, 소스 영역, 드레인 영역, 소스 저농도 도핑 영역, 및 드레인 저농도 도핑 영역을 포함하는 반도체층;
상기 채널 영역과 중첩된 게이트 전극;
상기 소스 영역과 접촉된 소스 전극; 및
상기 드레인 영역과 접촉된 드레인 전극
을 포함하며,
상기 채널 영역은 메인 채널부와, 상기 메인 채널부로부터 동일한 방향으로 연장되며 서로 이격된 소스 채널부 및 드레인 채널부를 포함하고,
상기 소스 저농도 도핑 영역은 상기 소스 채널부와 상기 소스 영역 사이에 배치되며, 상기 드레인 저농도 도핑 영역은 상기 드레인 채널부와 상기 드레인 영역 사이에 배치된 박막 트랜지스터. - 제1항에서,
상기 반도체층은 결정화 돌기 라인을 따라 배열된 다수의 결정화 돌기들을 갖는 다결정 규소막을 패터닝(patterning)하여 만들어진 박막 트랜지스터. - 제2항에서,
상기 다결정 규소막은 비정질 규소막에 레이저를 조사하여 형성된 박막 트랜지스터. - 제2항에서,
상기 반도체층에는 상기 결정화 돌기들이 잔존하는 박막 트랜지스터. - 제2항에서,
상기 결정화 돌기 라인은 상기 소스 저농도 도핑 영역 및 상기 드레인 저농도 도핑 영역의 장변(長邊)과 교차하는 방향으로 형성된 박막 트랜지스터. - 제2항에서,
상기 메인 채널부로부터 상기 소스 채널부 및 상기 드레인 채널부가 연장된 방향과 상기 결정화 돌기 라인의 길이 방향 간의 교각은 0도 내지 45도 범위 내에 속하는 박막 트랜지스터. - 제1항에서,
상기 반도체층의 상기 채널 영역은 두 번 절곡된 형상을 갖는 박막 트랜지스터. - 제1항에서,
상기 소스 채널부 및 상기 드레인 채널부는 상기 메인 채널부와 다른 길이 방향을 갖는 박막 트랜지스터. - 제1항에서,
상기 반도체층과 상기 게이트 전극 사이에 배치된 게이트 절연막과, 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 층간 절연막을 더 포함하며,
상기 소스 전극 및 상기 드레인 전극은 각각 상기 층간 절연막 및 상기 게이트 절연막을 관통하여 상기 소스 영역 및 상기 드레인 영역과 접촉된 박막 트랜지스터. - 제1항 내지 제9항 중 어느 한 항에 기재된 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 유기 발광 소자
를 포함하는 표시 장치. - 제1항 내지 제9항 중 어느 한 항에 기재된 박막 트랜지스터;
상기 박막 트랜지스터와 연결된 화소 전극; 및
상기 화소 전극 상에 형성된 액정층
을 포함하는 표시 장치.
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| KR20160027490A (ko) * | 2014-08-29 | 2016-03-10 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이를 채용한 유기 발광 표시 장치 |
| KR20180036901A (ko) * | 2016-09-30 | 2018-04-10 | 엘지디스플레이 주식회사 | 초고 해상도 표시 장치용 박막 트랜지스터 기판 |
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