KR20180036901A - 초고 해상도 표시 장치용 박막 트랜지스터 기판 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 52
- 239000010409 thin film Substances 0.000 title abstract description 119
- 239000004065 semiconductor Substances 0.000 claims abstract description 94
- 239000002184 metal Substances 0.000 claims description 123
- 238000002425 crystallisation Methods 0.000 claims description 39
- 230000008025 crystallization Effects 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 14
- 239000010408 film Substances 0.000 abstract description 53
- 238000009413 insulation Methods 0.000 abstract 7
- 239000010410 layer Substances 0.000 description 193
- 239000008186 active pharmaceutical agent Substances 0.000 description 22
- 239000000463 material Substances 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 239000012535 impurity Substances 0.000 description 9
- 230000008569 process Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229920001621 AMOLED Polymers 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H01L27/3262—
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 초고 해상도 평판 표시 장치를 위한 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판, 반도체 층, 게이트 절연막, 게이트 전극, 중간 절연막, 소스 전극 그리고 드레인 전극을 포함한다. 반도체 층은, 기판 위에 배치되며, 채널 영역, 소스 영역, 드레인 영역 그리고 미 결정화 영역을 구비한다. 채널 영역은, 반도체 층의 중앙부에 정의된다. 소스 영역은, 채널 영역의 일측부에 정의된다. 드레인 영역은, 채널 영역의 타측부에 정의된다. 미 결정화 영역은, 소스 영역 일부와 드레인 영역 일부에 정의된다. 게이트 절연막은 반도체 층을 덮는다. 게이트 전극은, 게이트 절연막 위에서 채널 영역과 중첩한다. 중간 절연막은, 게이트 전극과 반도체 층 위에 적층된다. 소스 전극은, 중간 절연막 위에서 소스 영역과 접촉한다. 드레인 전극은, 중간 절연막 위에서 드레인 영역과 접촉한다.
Description
본 발명은 초고 해상도 평판 표시 장치를 위한 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 2K 이상의 초고 해상도 유기발광 다이오드 표시 장치에서 소자의 특성을 제어하기 위해 미 결정화 영역을 갖는 다결정 반도체 층을 포함하는 박막 트랜지스터 기판에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광 표시장치 (Electroluminescence Device, EL) 등이 있다.
전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광다이오드 표시장치로 대별되며 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
도 1은 일반적인 유기발광 다이오드의 구조를 나타내는 도면이다. 유기발광 다이오드는 도 1과 같이 전계발광하는 유기 전계발광 화합물층과, 유기 전계발광 화합물층을 사이에 두고 대향하는 캐소드 전극(Cathode) 및 애노드 전극(Anode)을 포함한다. 유기 전계발광 화합물층은 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL)을 포함한다.
유기발광 다이오드는 애노드 전극(Anode)과 캐소드 전극(Cathode)에 주입된 정공과 전자가 발광층(EML)에서 재결합할 때의 여기 과정에서 여기자(excition)가 형성되고 여기자로부터의 에너지로 인하여 발광한다. 유기발광다이오드 표시장치는 도 1과 같은 유기발광다이오드의 발광층(EML)에서 발생하는 빛의 양을 전기적으로 제어하여 영상을 표시한다.
전계발광 소자인 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
액티브 매트릭스 타입의 유기발광 다이오드 표시 장치(AMOLED)는 박막 트랜지스터(Thin Film Transistor: 혹은 "TFT")를 이용하여 유기발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다. 도 2는 일반적인 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 등가 회로도의 한 예이다.
도 2를 참조하면, 액티브 매트릭스 유기발광 다이오드 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터(ST)와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)과 데이터 배선(DL)이 교차하는 부위에 형성되어 있다. 스위칭 박막 트랜지스터(ST)는 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 스캔 배선(SL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다.
그리고 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동하는 역할을 한다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다.
스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 구동 박막 트랜지스터(DT)의 드레인 전극(DD) 사이에는 보조 용량(STG)이 형성되어 있다. 보조 용량(STG)의 제1전극은 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 연결된다. 제2 전극은, 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된 유기 발광다이오드(OLE)의 애노드 전극(ANO)에 연결된다.
유기발광 다이오드 표시 장치는, 서로 특성이 다른 두 개의 박막 트랜지스터들 즉, 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)가 하나의 화소 영역 내에 포함된 구조를 갖는다. 스위칭 박막 트랜지스터(ST)는 온-오프 속도가 빠른 특성을 갖는 것이 바람직하다. 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)에 의해 작동하여 유기발광 다이오드(OLE)에 전달할 전류량을 조절한다. 따라서, 구동 박막 트랜지스터(DT)는 온-오프 속도보다는 온-전류 및 오프-전류 특성이 안정적인 것이 바람직하다.
이와 같이, 요구하는 특성이 서로 다른 박막 트랜지스터들을 동일 공정 조건을 통해 동일 기판 상에 동시에 형성한다는 것은 매우 어렵다. 특히, 평판 표시장치의 해상도가 풀-HD(Full High Density)급에서 초고해상도(UHD; Ultra High Density)로 증가함에 따라, 박막 트랜지스터들의 특성을 정밀하게 제어하여야 할 필요성이 있다.
이와 같이 동일한 재료와 동일한 구조를 이용하여, 서로 다른 요구 특성을 만족하도록 두 종류의 박막 트랜지스터들을 형성하는 데에는 많은 제약이 따른다. 특히, 대면적, 초고 해상도를 요구하는 대형 TV와 같은 제품에 적용하기 위해서는, 서로 다른 특성을 갖는 박막 트랜지스터들을 동일 기판에 형성할 수 있는 발전된 기술이 필요하다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 박막 트랜지스터의 특성을 제어할 수 있는 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 동일한 기판 위에서 동시에 형성되되, 서로 다른 특성을 갖는 박막 트랜지스터들을 구비한 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 또 다른 목적은, 특정 박막 트랜지스터를 구성하는 다결정 반도체 층의 일부에 미 결정화 영역을 형성함으로써 박막 트랜지스터의 특성을 조절할 수 있는 박막 트랜지스터 기판을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 박막 트랜지스터 기판은, 기판, 반도체 층, 게이트 절연막, 게이트 전극, 중간 절연막, 소스 전극 그리고 드레인 전극을 포함한다. 반도체 층은, 기판 위에 배치되며, 채널 영역, 소스 영역, 드레인 영역 그리고 미 결정화 영역을 구비한다. 채널 영역은, 반도체 층의 중앙부에 정의된다. 소스 영역은, 채널 영역의 일측부에 정의된다. 드레인 영역은, 채널 영역의 타측부에 정의된다. 미 결정화 영역은, 소스 영역 일부와 드레인 영역 일부에 정의된다. 게이트 절연막은 반도체 층을 덮는다. 게이트 전극은, 게이트 절연막 위에서 채널 영역과 중첩한다. 중간 절연막은, 게이트 전극과 반도체 층 위에 적층된다. 소스 전극은, 중간 절연막 위에서 소스 영역과 접촉한다. 드레인 전극은, 중간 절연막 위에서 드레인 영역과 접촉한다.
일례로, 미 결정화 영역은, 소스 미 결정화 영역과 드레인 미 결정화 영역을 포함한다. 소스 미 결정화 영역은, 채널 영역과 소스 전극 사이에 정의된다. 드레인 미 결정화 영역은, 채널 영역과 드레인 전극 사이에 정의된다.
일례로, 박막 트랜지스터 기판은, 금속층과 버퍼층을 더 포함한다. 금속층은, 기판과 반도체 층 사이에서 미 결정화 영역과 중첩하여 배치된다. 버퍼층은, 반도체 층 아래에서 금속층을 덮는다.
일례로, 금속층은, 일측 끝단이 채널 영역과 소스 전극 사이에 배치되는 소스 미 결정화 영역의 중앙부와 중첩한다. 금속층은, 타측 끝단이 채널 영역과 드레인 전극 사이에 배치되는 드레인 미 결정화 영역의 중앙부와 중첩한다.
일례로, 금속층은, 제1 금속층과, 제1 금속층 위에 적층된 제2 금속층을 더 구비한다. 제1 금속층은, 채널 영역과 소스 전극 사이에 배치되는 소스 미 결정화 영역의 중앙부와 중첩하는 일측 끝단과, 채널 영역과 드레인 전극 사이에 배치되는 드레인 미 결정화 영역의 중앙부와 중첩하는 타측 끝단을 구비한다. 제2 금속층은, 제1 금속층보다 작은 크기를 갖고, 제1 금속층 면적 내부에 중첩 배치된다. 버퍼층은, 제1 금속층과 제2 금속층 사이에 배치된 제1 버퍼층과, 제2 금속층과 반도체 층 사이에 배치된 제2 버퍼층을 더 구비한다.
일례로, 금속층은, 동일층 상에 배치된 제1 금속 패턴과 제2 금속 패턴을 포함한다. 제1 금속 패턴은, 채널 영역과 소스 전극 사이에 배치되는 소스 미 결정화 영역과 중첩한다. 제2 금속 패턴은, 채널 영역과 드레인 전극 사이에 배치되는 드레인 미 결정화 영역과 중첩한다.
일례로, 소스 미 결정화 영역은, 제1 금속 패턴의 일측 끝단과 중첩하는 영역, 그리고 제1 금속 패턴의 타측 끝단과 중첩하는 영역에 각각 분리되어 정의된다. 드레인 미 결정화 영역은, 제2 금속 패턴의 일측 끝단과 중첩하는 영역, 그리고 제2 금속 패턴의 타측 끝단과 중첩하는 영역에 각각 분리되어 정의된다.
본 발명에 의한 박막 트랜지스터 기판은, 다결정 반도체 층 내에 선택적으로 미 결정화 영역을 포함한다. 미 결정화 영역을 포함하지 않은 박막 트랜지스터는 빠른 온-오프 동작 특성을 나타내므로 스위칭 소자에 적용한다. 한편, 미 결정화 영역을 포함하는 박막 트랜지스터는 오프-전류를 억제하는 특성을 나타내므로, 전류 구동 소자에 적용하는 것이 바람직하다. 본 발명은, 서로 다른 특성을 갖는 두 종류 이상의 박막 트랜지스터를 동일 기판 위에 동일 공정을 통해 형성할 수 있다는 장점이 있다. 또한, 본 발명은, 박막 트랜지스터의 특성을 정밀하게 조절할 수 있다는 장점이 있다. 특히, 본 발명을 FHD를 넘어 UHD 이상의 초고 해상도 표시 장치에 적용하는 경우, 각 박막 트랜지스터들의 특성들을 개별적으로 정밀하게 조절할 수 있다. 따라서, 본 발명에 의한 박막 트랜지스터 기판은 대면적 및/또는 초고해상도 표시 장치에서 우수한 화면 품질을 제공한다.
도 1은 일반적인 유기발광 다이오드의 구조를 나타내는 도면.
도 2는 일반적인 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 등가 회로도.
도 3은 본 발명에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는, 도 3에서 절취선 I-I'로 자른, 본 발명에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 방식의 스위칭 박막 트랜지스터의 구조를 나타내는 단면도.
도 6은 본 발명의 제1 실시 예에 의한 탑 게이트 방식의 구동 박막 트랜지스터의 구조를 나타내는 단면도.
도 7은 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 8은 도 7에서 절취선 II-II'로 자른, 본 발명의 제2 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
도 9는 본 발명의 제3 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 10은 도 9에서 절취선 III-III'로 자른, 본 발명의 제3 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
도 11은 본 발명의 제4 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 12는 도 11에서 절취선 IV-IV'로 자른, 본 발명의 제4 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 일반적인 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 등가 회로도.
도 3은 본 발명에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 4는, 도 3에서 절취선 I-I'로 자른, 본 발명에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도.
도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 방식의 스위칭 박막 트랜지스터의 구조를 나타내는 단면도.
도 6은 본 발명의 제1 실시 예에 의한 탑 게이트 방식의 구동 박막 트랜지스터의 구조를 나타내는 단면도.
도 7은 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 8은 도 7에서 절취선 II-II'로 자른, 본 발명의 제2 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
도 9는 본 발명의 제3 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 10은 도 9에서 절취선 III-III'로 자른, 본 발명의 제3 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
도 11은 본 발명의 제4 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도.
도 12는 도 11에서 절취선 IV-IV'로 자른, 본 발명의 제4 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
먼저, 도 3 및 4를 참조하여, 본 발명에 의한 박막 트랜지스터 기판에 대해 설명한다. 특히, 유기발광 다이오드 표시 장치에 적용하는 박막 트랜지스터 기판에 대해 설명한다. 도 3은 본 발명에 의한 유기발광 다이오드 표시장치에서 한 화소의 구조를 나타내는 평면도이다. 도 4는, 도 3에서 절취선 I-I'로 자른, 본 발명에 의한 유기발광 다이오드 표시장치의 구조를 나타내는 단면도이다.
도 3 및 4를 참조하면, 본 발명에 의한 액티브 매트릭스 유기발광 다이오드 표시장치는, 투명 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 형성되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 형성되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보고 형성된다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)에 형성된 게이트 콘택홀(GH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호층(PAS)이 전면에 도포된다.
이와 같이 박막 트랜지스터들(ST, DT)이 형성된 기판(SUB)의 표면은 평탄하지 못하고, 단차가 많이 형성되어 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 오버코트 층(OC)을 기판(SUB) 전체 표면에 도포한다.
오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 형성된다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호층(PAS)에 형성된 화소 콘택홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 형성된 기판 위에, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, SL, VDD)이 형성된 영역 위에 뱅크(BN)를 형성한다. 뱅크(BN)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다.
뱅크(BN)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)과 캐소드 전극(CAT)이 순차적으로 적층된다. 유기발광 층(OL)은 백색광을 발하는 유기물질로 이루어진 경우, 유기발광 층(OL)의 아래에 혹은 상부에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 도 4와 같은 구조를 갖는 유기발광 다이오드 표시장치는 상부 방향으로 발광하는 상부 발광(Top Emission) 표시 장치가 된다.
초고 해상도 유기발광 다이오드 표시 장치의 경우, 수 많은 박막 트랜지스터들을 신속하게 온-오프(On-Off) 하기 위해서는 고속으로 구동할 수 있는 스위칭 박막 트랜지스터(ST)가 필요하다. 고속 작동을 위해서는 박막 트랜지스터의 채널층을 다결정 실리콘으로 형성하는 것이 바람직하다. 다결정 실리콘 반도체 물질을 포함하는 반도체 층을 저온에서 결정화하여 형성한 박막 트랜지스터를 저온 다결정 실리콘 박막 트랜지스터(LTPS TFT; Low Temperatur Poly-Si TFT)라고 부르기도 한다. 또한, 고속 작동을 위해서는 게이트 전극과 소스-드레인 전극 사이에서 발생하는 기생 용량을 극소화하기 위해서는 탑 게이트(Top Gate) 구조를 갖는 박막 트랜지스터가 적합하다.
<제1 실시 예>
유기발광 다이오드 표시 장치는, 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 모두 동일하게, 다결정 실리콘을 포함하는 탑 게이트 구조의 박막 트랜지스터로 형성한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 서로 특성이 다르다. 본 발명에서는, 고속 스위칭 특성을 갖는 스위칭 박막 트랜지스터(ST)의 제조 공정에서 구동 박막 트랜지스터(DT)를 동시에 형성하되, 전류 안정 특성을 확보하기 위한 구동 박막 트랜지스터(DT)의 구조를 제안한다.
이하, 본 발명에 의한 유기발광 다이오드 표시 장치에서, 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 구조에 대해 좀 더 상세히 설명한다. 이하의 설명에서는 도 3과 4를 함께 참고하여 설명한다.
먼저, 도 5를 참조하여, 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘(Poly-Si; Polycrystalline Silicon) 반도체 물질을 포함하는 스위칭 박막 트랜지스터(ST)에 대하여 설명한다. 도 5는 본 발명의 제1 실시 예에 의한 탑 게이트 구조를 갖는 스위칭 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 5를 참조하면, 제1 실시 예에 의한 탑 게이트 구조를 갖는 스위칭 박막 트랜지스터(ST)는, 반도체 층이 기판(SUB) 위에 제일 먼저 형성된다. 반도체 층은 중앙부의 스위칭 채널 영역(SA), 스위칭 채널 영역(SA)의 좌측에 배치된 스위칭 소스 영역(SSA) 및 스위칭 채널 영역(SA)의 우측에 배치된 스위칭 드레인 영역(SDA)을 포함한다.
반도체 층이 형성된 기판(SUB) 전체 표면 위에는 게이트 절연막(GI)이 도포되어 있다. 게이트 절연막(GI) 위에서 반도체 층의 스위칭 채널 영역(SA)과 중첩하도록 스위칭 게이트 전극(SG)이 형성되어 있다. 스위칭 게이트 전극(SG)은 스위칭 채널 영역(SA)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 스위칭 게이트 전극(SG) 위에는 중간 절연막(IN)이 기판(SUB) 전체를 덮는다. 반도체 층의 스위칭 소스 영역(SSA)과 스위칭 드레인 영역(SDA)을 덮는 게이트 절연막(GI) 및 중간 절연막(IN)은 일부 제거하여 소스 콘택홀 및 드레인 콘택홀을 형성한다. 이들 소스 콘택홀 및 드레인 콘택홀을 통해 스위칭 소스 전극(SS)과 스위칭 드레인 전극(SD)이 스위칭 소스 영역(SSA)과 스위칭 드레인 영역(SDA)에 각각 접촉된다.
다음으로, 도 6을 참조하여, 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘(Poly-Si; Polycrystalline Silicon) 반도체 물질을 포함하는 구동 박막 트랜지스터(DT)에 대하여 설명한다. 도 6은 본 발명의 제1 실시 예에 의한 탑 게이트 구조를 갖는 구동 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 6을 참조하면, 제1 실시 예에 의한 탑 게이트 구조를 갖는 구동 박막 트랜지스터(DT)는, 기본적인 구조가 스위칭 박막 트랜지스터(ST)와 동일하다. 차이가 있다면, 반도체 층의 구조에 있다. 반도체 층이 기판(SUB) 위에 제일 먼저 형성된다. 반도체 층은 중앙부의 구동 채널 영역(DA), 구동 채널 영역(DA)의 좌측에 배치된 구동 소스 영역(DSA) 및 구동 채널 영역(DA)의 우측에 배치된 구동 드레인 영역(DDA)을 포함한다.
특히, 반도체 층에서 구동 소스 영역(DSA) 내에는 소스 미 결정화 영역(SX)을 더 포함한다. 또한, 드레인 영역(DDA) 내에는 드레인 미 결정화 영역(DX)을 더 포함한다. 더 상세하게는, 소스 미 결정화 영역(SX)은 구동 소스 영역(DSA) 내에서 구동 채널 영역(DA)과 구동 소스 전극(DS) 사이에 배치된다. 또한, 드레인 미 결정화 영역(DX)은 구동 드레인 영역(DDA) 내에서 구동 채널 영역(DA)과 구동 드레인 전극(DD) 사이에 배치된다.
미 결정화 영역들(SX, DX)은 다결정 반도체 층 중에서 결정화가 이루어지지 않은 영역을 의미한다. 결정화가 이루어지지 않은 부분은 저항값이 결정화가 이루어진 부분보다 더 높다. 따라서, 미 결정화 영역(X)은 온-전류(On-Current) 및/또는 오프-전류(Off-Current)의 흐름을 약간 방해하는 기능을 한다. 특히, 오프-전류 특성이 나빠지는 데, 이는 구동 박막 트랜지스터(DT)가 오프(Off) 상태일 때, 구동 드레인 전극(DD)으로 충전된 전류가 구동 소스 전극(DS)로 역류하는 것을 억제할 수 있다.
전류 구동을 하는 유기발광 다이오드 표시 장치에서 구동 박막 트랜지스터(DT)의 오프-전류 특성이 지나치게 좋으면, 구동 박막 트랜지스터(DT)가 오프 상태일 때, 충전된 전류가 누설되어 화면의 색상이나 명도가 왜곡될 수 있다. 따라서, 스위칭 박막 트랜지스터(ST)와 달리 구동 박막 트랜지스터(DT)에서 구동 소스 전극(DS)과 구동 채널 영역(DA) 사이에 및/또는 구동 드레인 전극(DD)과 구동 채널 영역(DA) 사이에 소스 미 결정화 영역(SX) 및 드레인 미 결정화 영역(DX)을 배치함으로써 구동 박막 트랜지스터(DT)가 필요로 하는 특성을 제어할 수 있다.
반도체 층이 형성된 기판(SUB) 전체 표면 위에는 게이트 절연막(GI)이 도포되어 있다. 게이트 절연막(GI) 위에서 반도체 층의 구동 채널 영역(DA)과 중첩하도록 구동 게이트 전극(DG)이 형성되어 있다. 구동 게이트 전극(DG)은 구동 채널 영역(DA)과 거의 동일한 크기를 갖고 실질적으로 수직적으로 완전히 중첩된 구조를 갖는다. 구동 게이트 전극(DG) 위에는 중간 절연막(IN)이 기판(SUB) 전체를 덮는다. 반도체 층의 구동 소스 영역(DSA)과 구동 드레인 영역(DDA)을 덮는 게이트 절연막(GI) 및 중간 절연막(IN)은 일부 제거하여 소스 콘택홀 및 드레인 콘택홀을 형성한다. 이들 소스 콘택홀 및 드레인 콘택홀을 통해 구동 소스 전극(DS)과 구동 드레인 전극(DD)이 구동 소스 영역(DSA)과 구동 드레인 영역(DDA)에 각각 접촉된다.
도 5 및 6과 같은 구조를 갖는, 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)가 형성된 기판(SUB) 전체 위에는 보호막(PAS)이 도포되어 있다. 유기발광 다이오드 표시 장치의 경우, 보호막(PAS) 위에는 평탄화 막(PL)이 더 적층될 수 있다. 평탄화 막(PL)과 보호막(PAS) 중에서 구동 드레인 전극(DD)을 덮는 일부를 제거하여 구동 드레인 전극(DD)을 노출한다. 노출된 구동 드레인 전극(DD)은 평탄화 막(PL) 위에 형성된 애노드 전극(ANO)과 연결된다.
본 발명에 의한 유기발광 다이오드 표시 장치의 경우, 동일한 기판 위에 서로 다른 특성을 요구하는 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)가 동시에 형성되어 있다. 이하의 실시 예들에서는, 동일한 기판 위에 서로 다른 특성을 갖는 박막 트랜지스터들을 형성할 수 있는 방법 및 그 방법에 의한 구조적인 특징에 대해 설명한다.
<제2 실시 예>
이하, 도 7 및 8을 참조하여 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시 장치에 대해 설명한다. 여기서는, 편의상 유기발광 다이오드 표시장치의 구동 박막 트랜지스터(DT) 부분에 대해서만 설명한다. 스위칭 박막 트랜지스터는 제1 실시 예의 것과 동일하므로 상세한 설명은 생략한다. 도 7은 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도이다. 도 8은 도 7에서 절취선 II-II'로 자른, 본 발명의 제2 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시 예에 의한 유기발광 다이오드 표시 장치의 구동 박막 트랜지스터(DT)는, 구동 게이트 전극(DG), 구동 반도체 층, 구동 소스 전극(DS) 및 구동 드레인 전극(DD)을 포함한다. 도 7 및 8에서는 도시하지 않았지만, 구동 게이트 전극(DG)은 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결되어 있다. 구동 소스 전극(DS)은 구동 전류 배선(VDD)에서 분기되어 있다.
구동 반도체 층은, 구동 채널 영역(DA), 구동 소스 영역(DSA), 구동 드레인 영역(DDA), 소스 미 결정화 영역(SX) 및 드레인 미 결정화 영역(DX)을 포함한다. 구동 채널 영역(DA)은, 게이트 절연막(GI)을 사이에 두고 구동 게이트 전극(DG)과 중첩하는 영역이다. 구동 채널 영역(DA)은 구동 반도체 층에서 중앙 부분에 정의된다. 구동 소스 영역(DSA)은, 구동 채널 영역(DA)에서 구동 소스 전극(DS) 쪽으로 연장된 부분이다. 구동 드레인 영역(DDA)은, 구동 채널 영역(DA)에서 구동 드레인 전극(DD) 쪽으로 연장된 부분이다.
구동 소스 영역(DSA)과 구동 채널 영역(DA) 사이의 일부분에는 소스 미 결정화 영역(SX)이 배치되어 있다. 또한, 구동 드레인 영역(DDA)과 구동 채널 영역(DA) 사이의 일부분에는 드레인 미 결정화 영역(DX)이 배치되어 있다. 구동 반도체 층은 다결정 실리콘과 같이 결정화된 반도체 물질로 이루어져 있다. 반면에, 미 결정화 영역들(SX, DX)은 결정화가 이루어지지 않은 부분이다. 미 결정화 영역들(SX, DX)이 아몰퍼스 상태로 있다는 것을 의미하지는 않는다. 예를 들어, 반도체 층을 결정화하는 과정에서 결정화가 다른 부분보다 덜 이루어져, 반도체 층에 형성된 그레인(Grain)의 크기가 완전히 결정화가 이루어진 부분보다 현저히 작은 크기를 가질 수 있다. 이와 같이 그레인의 크기가 매우 작게 형성되는 경우를 '미세 그레인 (혹은, 스몰 그레인; Small Grain)'이라고 부르기도 한다.
본 발명의 제2 실시 예에서는, 결정화 공정에서 반도체 층의 일부 영역만을 선택적으로 미 결정화하기 위해, 금속층(M)을 이용한다. 구체적으로 설명하면, 기판(SUB) 위에서, 구동 채널 영역(DA)이 형성될 부분과 중첩되는 위치에 구동 채널 영역(DA)보다 큰 크기를 갖는 금속층(M)이 형성되어 있다. 금속층(M) 위에는 버퍼층(BUF)이 기판(SUB) 전체를 덮고 있다.
버퍼층(BUF) 위에 아몰퍼스 실리콘과 같은 반도체 물질을 증착/적층한다. 아몰퍼스 반도체 물질을 결정화하여 다결정 실리콘으로 변환한다. 이 때, 금속층(M)의 단차 부분에 있는 반도체 물질은 부분적으로 결정화가 이루어지지 않아, 미세 그레인 상태로 된다. 즉, 금속층(M)의 일측변 및 타측변과 중첩하는 단차 부분에서 미 결정화가 이루어진다.
다결정 실리콘 층을 패턴하여 구동 반도체 층을 형성한다. 구동 반도체 층 위에 게이트 절연막(GI)을 도포한다. 게이트 절연막(GI) 위에 구동 게이트 전극(DG)을 형성한다. 특히, 구동 게이트 전극(DG)은 구동 반도체 층의 중앙 영역과 중첩하도록 형성한다. 또한, 구동 게이트 전극(DG)은 금속층(M)보다 작은 크기를 갖고, 금속층(M)의 면적 내부에 포함되도록 중첩하는 구조를 갖는 것이 바람직하다. 상세하게는, 구동 게이트 전극(DG)은 미 결정화 영역들(SX, DX)과 중첩하지 않도록 형성하는 것이 바람직하다.
구동 게이트 전극(DG)을 마스크로 하여, 구동 반도체 층에 불순물을 주입한다. 그 결과, 구동 반도체 층 중에서 구동 게이트 전극(DG)과 중첩하는 부분에는 불순물이 주입되지 않은 구동 채널 영역(DA)으로 정의된다. 한편, 불순물이 주입된 구동 채널 영역(DA)의 양측변들은 각각 구동 소스 영역(DSA)과 구동 드레인 영역(DDA)으로 정의된다. 여기서, 소스 미 결정화 영역(SX)은 구동 소스 영역(DSA)에 그리고 구동 미 결정화 영역(DX)은 구동 드레인 영역(DDA)에 포함된다.
구동 게이트 전극(DG) 위에 중간 절연막(IN)이 도포되어 있다. 중간 절연막(IN)과 게이트 절연막(GI)을 패턴함으로써, 구동 소스 영역(DSA) 및 구동 드레인 영역(DDA)의 일부를 노출하는 콘택홀들이 형성되어 있다. 중간 절연막(IN) 위에는 구동 소스 영역(DSA)과 연결되는 구동 소스 전극(DS) 그리고 구동 드레인 영역(DDA)과 연결되는 구동 드레인 전극(DD)이 형성되어 있다.
이와 같이, 본 발명의 제2 실시 예에 의한 구동 박막 트랜지스터는, 구동 게이트 전극(DG) 하부에 배치된 금속층(M)에 의해 일부 영역에 선택적으로 정의된 미 결정화 영역들(SX, DX)을 포함하는 구동 반도체 층을 포함한다. 미 결정화 영역들(SX, DX)은 금속층(M)의 형상에 의해 만들어지는 단차를 이용하여 형성한다. 미 결정화 영역들(SX, DX)을 형성하기 위해 금속층(M)의 두께는 적어도 2,000Å을 확보하는 것이 바람직하다.
버퍼층(BUF)의 두께가 너무 두꺼울 경우, 금속층(M)에 의한 단차가 버퍼층(BUF) 위에 그대로 재현되지 않고, 평탄하게 될 수도 있다. 이 경우, 단차에 의한 구동 반도체 층의 부분 미 결정화가 이루어지지 않을 수 있다. 따라서, 버퍼층(BUF)의 두께는 3,000Å을 넘지 않는 것이 바람직하다.
<제3 실시 예>
이하, 도 9 및 10을 참조하여 본 발명의 제3 실시 예에 의한 유기발광 다이오드 표시 장치에 대해 설명한다. 여기서는, 편의상 유기발광 다이오드 표시장치의 구동 박막 트랜지스터 부분에 대해서만 설명한다. 스위칭 박막 트랜지스터는 제1 실시 예의 것과 동일하므로 상세한 설명은 생략한다. 도 9는 본 발명의 제3 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도 이다. 도 10은 도 9에서 절취선 III-III'로 자른, 본 발명의 제3 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제3 실시 예에 의한 유기발광 다이오드 표시 장치의 구동 박막 트랜지스터(DT)는, 구동 게이트 전극(DG), 구동 반도체 층, 구동 소스 전극(DS) 및 구동 드레인 전극(DD)을 포함한다. 도 9 및 10에서는 도시하지 않았지만, 구동 게이트 전극(DG)은 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결되어 있다. 구동 소스 전극(DS)은 구동 전류 배선(VDD)에서 분기 또는 연결되어 있다.
구동 반도체 층은, 구동 채널 영역(DA), 구동 소스 영역(DSA), 구동 드레인 영역(DDA), 소스 미 결정화 영역(SX) 및 드레인 미 결정화 영역(DX)을 포함한다. 구동 채널 영역(DA)은, 게이트 절연막(GI)을 사이에 두고 구동 게이트 전극(DG)과 중첩하는 영역이다. 구동 채널 영역(DA)은 구동 반도체 층에서 중앙 부분에 정의된다. 구동 소스 영역(DSA)은, 구동 채널 영역(DA)에서 구동 소스 전극(DS) 쪽으로 연장된 부분이다. 구동 드레인 영역(DDA)은, 구동 채널 영역(DA)에서 구동 드레인 전극(DD) 쪽으로 연장된 부분이다.
구동 소스 전극(DS)과 구동 채널 영역(DA) 사이의 구동 소스 영역(DSA) 일부분에는 소스 미 결정화 영역(SX)이 배치되어 있다. 또한, 구동 드레인 전극(DA)과 구동 채널 영역(DA) 사이의 구동 드레인 영역(DDA) 일부분에는 드레인 미 결정화 영역(DX)이 배치되어 있다. 구동 반도체 층은 다결정 실리콘과 같이 결정화된 반도체 물질로 이루어져 있다. 반면에, 미 결정화 영역들(SX, DX)은 결정화가 이루어지지 않은 부분이다. 미 결정화 영역들(SX, DX)이 아몰퍼스 상태로 있다는 것을 의미하지는 않는다. 예를 들어, 반도체 층을 결정화하는 과정에서 결정화가 다른 부분보다 덜 이루어져, 반도체 층에 형성된 그레인(Grain)의 크기가 완전히 결정화가 이루어진 부분보다 현저히 작은 크기를 가질 수 있다. 이와 같이 그레인의 크기가 매우 작게 형성되는 경우를 '미세 그레인 (혹은, 스몰 그레인; Small Grain)'이라고 부르기도 한다.
본 발명의 제3 실시 예에서는, 결정화 공정에서 반도체 층의 일부 영역만을 선택적으로 미 결정화하기 위해, 제1 금속층(M1)과 제2 금속층(M2)을 이용한다. 구체적으로 설명하면, 기판(SUB) 위에서, 구동 채널 영역(DA)이 형성될 부분과 중첩되는 위치에 구동 채널 영역(DA)보다 큰 크기를 갖는 제1 금속층(M1)이 형성되어 있다. 제1 금속층(M1) 위에는 제1 버퍼층(B1)이 기판(SUB) 전체를 덮고 있다.
제1 버퍼층(B1) 위에는 제2 금속층(M2)이 형성되어 있다. 제2 금속층(M2)과 제1 금속층(M1)은 동일한 크기를 가질 수 있다. 제조 공정 및 공정 오차를 고려하면, 제2 금속층(M2)은 제1 금속층(M1)보다 각 변에 1㎛ 씩 작은 크기를 갖는 것이 바람직하다. 제2 금속층(M2) 위에는 제2 버퍼층(B2)이 기판(SUB) 전체를 덮고 있다.
제2 버퍼층(B2) 위에 아몰퍼스 실리콘과 같은 반도체 물질을 적층한다. 아몰퍼스 반도체 물질을 결정화하여 다결정 실리콘으로 변환한다. 이 때, 제1 금속층(M1) 및 제2 금속층(M2)의 단차 부분에 있는 반도체 물질은 부분적으로 결정화가 이루어지지 않아, 미세 그레인 상태로 된다. 특히, 제2 실시 예에서는, 제1 금속층(M1)과 제2 금속층(M2)이 적층되어 있음으로 하여, 단차부가 더 명확하게 형성된다.
다결정 실리콘 층을 패턴하여 구동 반도체 층을 형성한다. 구동 반도체 층 위에 게이트 절연막(GI)을 도포한다. 게이트 절연막(GI) 위에 구동 게이트 전극(DG)을 형성한다. 특히, 구동 게이트 전극(DG)은 구동 반도체 층의 중앙 영역과 중첩하도록 형성한다. 또한, 구동 게이트 전극(DG)은 제2 금속층(M2)보다 작은 크기를 갖고, 제2 금속층(M2)의 면적 내부에 포함되도록 중첩하는 구조를 갖는 것이 바람직하다. 상세하게는, 구동 게이트 전극(DG)은 미 결정화 영역들(SX, DX)과 중첩하지 않도록 형성하는 것이 바람직하다.
구동 게이트 전극(DG)을 마스크로 하여, 구동 반도체 층에 불순물을 주입한다. 그 결과, 구동 반도체 층 중에서 구동 게이트 전극(DG)과 중첩하는 부분에는 불순물이 주입되지 않은 구동 채널 영역(DA)으로 정의된다. 한편, 불순물이 주입된 구동 채널 영역(DA)의 양측변들은 각각 구동 소스 영역(DSA)과 구동 드레인 영역(DDA)으로 정의된다.
구동 게이트 전극(DG) 위에 중간 절연막(IN)이 도포되어 있다. 중간 절연막(IN)과 게이트 절연막(GI)을 패턴함으로써, 구동 소스 영역(DSA) 및 구동 드레인 영역(DDA)의 일부를 노출하는 콘택홀들이 형성되어 있다. 중간 절연막(IN) 위에는 구동 소스 영역(DSA)과 연결되는 구동 소스 전극(DS) 그리고 구동 드레인 영역(DDA)과 연결되는 구동 드레인 전극(DD)이 형성되어 있다.
이와 같이, 본 발명의 제2 실시 예에 의한 구동 박막 트랜지스터는, 구동 게이트 전극(DG) 하부에 배치된 제1 금속층(M1) 및 제2 금속층(M2)에 의해 일부 영역에 선택적으로 정의된 미 결정화 영역들(SX, DX)을 포함하는 구동 반도체 층을 포함한다. 미 결정화 영역들(SX, DX)은 제1 금속층(M1) 및 제2 금속층(M2)의 형상에 의해 만들어지는 단차를 이용하여 형성한다.
좀 더 구체적으로 설명하면, 제1 금속층(M1)은 500Å의 두께를, 제1 버퍼층(B1)은 1,000Å의 두께를, 제2 금속층(M2)은 2,000Å의 두께를, 그리고 제2 버퍼층(B2)은 3,000Å의 두께를 가질 수 있다. 특히, 제1 금속층(M1)의 테두리와 제2 금속층(M2)의 테두리는 1㎛ 정도 이격되어 있으므로, 이 부분을 타고 넘는 구동 반도체 층에는 단차 형상을 정확하게 형성할 수 있다.
예를 들어, 제1 금속층(M1) 및 제2 금속층(M2)의 두께를 조절하거나, 크기의 차이를 조절함으로써, 단차부의 형상을 다양하게 조절이 가능하다. 예를 들어, 도 10에서는 제1 금속층(M1)의 테두리와 제2 금속층(M2)의 테두리는 1㎛ 정도로 설정하였으나, 이 간격을 좀 더 넓게 혹은 좀 더 좁게 조절함으로써, 미 결정화 영역들(SX, DX)의 폭을 미세하고 정확하게 조절할 수 있다.
또한, 예를 들어, 제2 금속층(M2)이 제1 금속층(M1) 위에서 중첩될 때, 어느 한쪽으로 치우치도록 배치할 수 있다. 도 10에서는 제1 금속층(M1)의 테두리와 제2 금속층(M2)의 테두리 사이의 이격 거리가 동일하게 설정한 경우를 나타내었다. 하지만, 이 이격 거리가 서로 다르게 형성할 수 있다. 즉, 구동 소스 영역(DSA) 쪽에서는 1㎛ 정도 이격되는 반면, 구동 드레인 영역(DDA) 쪽에서는 2㎛ 정도 이격되도록 할 수 있다. 이로써, 소스 미 결정화 영역(SX)의 크기와 드레인 미 결정화 영역(DX)의 크기를 서로 다르게 형성할 수도 있다.
제3 실시 예에서는, 미 결정화 영역들(SX, DX)을 형성하기 위한 단차부를 제1 금속층(M1)과 제2 금속층(M2)을 적층하여 형성하였다. 특히, 제1 금속층(M1)과 제2 금속층(M2) 사이에는 절연 물질인 제1 버퍼층(B1)이 개재되어 있다. 따라서, 제1 금속층(M1)과 제2 금속층(M2)이 중첩된 영역의 제1 버퍼층(B1)에는 보조 용량이 형성될 수 있다. 이 보조 용량은, 도 2에서 도시한 바와 같이 유기발광 다이오드 표시 장치에서 보조 용량(Cst)으로 사용할 수도 있다.
<제4 실시 예>
이하, 도 11 및 12를 참조하여 본 발명의 제4 실시 예에 의한 유기발광 다이오드 표시 장치에 대해 설명한다. 여기서는, 편의상 유기발광 다이오드 표시장치의 구동 박막 트랜지스터 부분에 대해서만 설명한다. 스위칭 박막 트랜지스터는 제1 실시 예의 것과 동일하므로 상세한 설명은 생략한다. 도 11은 본 발명의 제4 실시 예에 의한 유기발광 다이오드 표시 장치의 구조를 나타내는 평면도이다. 도 12는 도 11에서 절취선 IV-IV'로 자른, 본 발명의 제4 실시 예에 의한 탑 게이트 구조를 갖는 유기발광 다이오드 표시장치의 박막 트랜지스터 기판을 나타내는 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 제4 실시 예에 의한 유기발광 다이오드 표시 장치의 구동 박막 트랜지스터(DT)는, 구동 게이트 전극(DG), 구동 반도체 층, 구동 소스 전극(DS) 및 구동 드레인 전극(DD)을 포함한다. 도 11 및 12에서는 도시하지 않았지만, 구동 게이트 전극(DG)은 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결되어 있다. 구동 소스 전극(DS)은 구동 전류 배선(VDD)에서 분기 또는 연결된다.
구동 반도체 층은, 구동 채널 영역(DA), 구동 소스 영역(DSA), 구동 드레인 영역(DDA), 소스 미 결정화 영역(SX) 및 드레인 미 결정화 영역(DX)을 포함한다. 구동 채널 영역(DA)은, 게이트 절연막(GI)을 사이에 두고 구동 게이트 전극(DG)과 중첩하는 영역이다. 구동 채널 영역(DA)은 구동 반도체 층에서 중앙 부분에 정의된다. 구동 소스 영역(DSA)은, 구동 채널 영역(DA)에서 구동 소스 전극(DS) 쪽으로 연장된 부분이다. 구동 드레인 영역(DDA)은, 구동 채널 영역(DA)에서 구동 드레인 전극(DD) 쪽으로 연장된 부분이다.
구동 소스 전극(DS)과 구동 채널 영역(DA) 사이의 구동 소스 영역(DSA) 일부분에는 소스 미 결정화 영역(SX)이 배치되어 있다. 또한, 구동 드레인 전극(DA)과 구동 채널 영역(DA) 사이의 구동 드레인 영역(DDA) 일부분에는 드레인 미 결정화 영역(DX)이 배치되어 있다. 구동 반도체 층은 다결정 실리콘과 같이 결정화된 반도체 물질로 이루어져 있다. 반면에, 미 결정화 영역(X)은 결정화가 이루어지지 않은 부분이다.
본 발명의 제4 실시 예에서는, 결정화 공정에서 반도체 층의 일부 영역만을 선택적으로 미 결정화하기 위해, 금속 패턴들(MP1, MP2)을 이용한다. 구체적으로 설명하면, 기판(SUB) 위에서, 소스 미 결정화 영역(SX)을 정의하고자 하는 부분에 제1 금속 패턴(MP1)이, 드레인 미 결정화 영역(DX)을 정의하고자 하는 부분에 제2 금속 패턴(MP2)이 형성되어 있다. 금속 패턴들(MP1, MP2) 위에는 버퍼층(BUF)이 기판(SUB) 전체를 덮고 있다.
버퍼층(BUF) 위에 아몰퍼스 실리콘과 같은 반도체 물질을 적층한다. 아몰퍼스 반도체 물질을 결정화하여 다결정 실리콘으로 변환한다. 이 때, 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)에 의한 단차 부분에 있는 반도체 물질은 부분적으로 결정화가 이루어지지 않아, 미세 그레인 상태로 된다.
좀 더 구체적으로 설명하면, 제1 금속 패턴(MP1)의 양끝단에서 단차부가 각각 형성된다. 따라서, 소스 미 결정화 영역(SX)은 제1 금속 패턴(MP1)의 일측부와 타측부에 각각 분리되어 형성된다. 마찬가지로, 제2 금속 패턴(MP2)의 양끝단에서 단차부가 각각 형성된다. 그러므로 드레인 미 결정화 영역(DS)도 제1 금속 패턴(MP2)의 일측부와 타측부에 각각 분리되어 형성된다.
다결정 실리콘 층을 패턴하여 구동 반도체 층을 형성한다. 구동 반도체 층 위에 게이트 절연막(GI)을 도포한다. 게이트 절연막(GI) 위에 구동 게이트 전극(DG)을 형성한다. 특히, 구동 게이트 전극(DG)은 구동 반도체 층의 중앙 영역과 중첩하도록 형성한다. 또한, 구동 게이트 전극(DG)은 제1 금속 패턴(MP1)과 제2 금속 패턴(MP2) 사이의 공간 내에 배치되는 것이 바람직하다. 상세하게는, 구동 게이트 전극(DG)은 미 결정화 영역(X)과 중첩하지 않도록 형성하는 것이 바람직하다.
구동 게이트 전극(DG)을 마스크로 하여, 구동 반도체 층에 불순물을 주입한다. 그 결과, 구동 반도체 층 중에서 구동 게이트 전극(DG)과 중첩하는 부분에는 불순물이 주입되지 않은 구동 채널 영역(DA)으로 정의된다. 한편, 불순물이 주입된 구동 채널 영역(DA)의 양측변들은 각각 구동 소스 영역(DSA)과 구동 드레인 영역(DDA)으로 정의된다. 여기서, 소스 미 결정화 영역(SX) 및 드레인 미 결정화 영역(DX)들은 구동 소스 영역(DSA) 및 구동 드레인 영역(DDA)에 각각 포함된다.
구동 게이트 전극(DG) 위에 중간 절연막(IN)이 도포되어 있다. 중간 절연막(IN)과 게이트 절연막(GI)을 패턴함으로써, 구동 소스 영역(DSA) 및 구동 드레인 영역(DDA)의 일부를 노출하는 콘택홀들이 형성되어 있다. 중간 절연막(IN) 위에는 구동 소스 영역(DSA)과 연결되는 구동 소스 전극(DS) 그리고 구동 드레인 영역(DDA)과 연결되는 구동 드레인 전극(DD)이 형성되어 있다.
이와 같이, 본 발명의 제4 실시 예에 의한 구동 박막 트랜지스터는, 구동 게이트 전극(DG) 하부에 배치된 금속 패턴들(MP1, MP2)에 의해 일부 영역에 선택적으로 정의된 미 결정화 영역들(SX, DX)을 포함하는 구동 반도체 층을 포함한다. 미 결정화 영역들(SX, DX)은 금속 패턴들(MP1, MP2)의 형상에 의해 만들어지는 단차를 이용하여 형성한다. 미 결정화 영역들(SX, DX)을 형성하기 위해 금속 패턴들(MP1, MP2)의 두께는 적어도 2,000Å을 확보하는 것이 바람직하다.
제1 금속 패턴(MP1)과 제2 금속 패턴(MP2)의 크기와 모양을 다르게 형성하면, 소스 미 결정화 영역(SX)과 드레인 미 결정화 영역(DX)의 크기와 분포를 다르게 형성할 수 있다. 따라서, 소스 영역에서의 구동 전류 특성과 드레인 영역에서의 구동 전류 특성을 더 세밀하게 조절할 수 있다.
버퍼층(BUF)의 두께가 너무 두꺼울 경우, 금속 패턴들(MP1, MP2)에 의한 단차가 버퍼층(BUF) 위에 그대로 재현되지 않고, 평탄하게 될 수도 있다. 이 경우, 단차에 의한 구동 반도체 층의 부분 미 결정화가 이루어지지 않을 수 있다. 따라서, 버퍼층(BUF)의 두께는 3,000Å을 넘지 않는 것이 바람직하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
DL: 데이터 배선
SL: 스캔 배선
VDD: 구동 전류 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
BN: 뱅크 CF: 칼라 필터
OL: (백색) 유기발광 층 SUB: 기판
PAS: 보호막 OC: 오버코트 층
SG, DG: 게이트 전극 PH: 화소 콘택홀
SS, DS: 소스 전극 SD, DD: 드레인 전극
BUF: 버퍼층 B1: 제1 버퍼층
B2: 제2 버퍼층 M: 금속층
M1: 제1 금속층 M2: 제2 금속층
MP: 금속 패턴 MP1: 제1 금속 패턴
MP2: 제2 금속 패턴 SX: 소스 미 결정화 영역
DX: 드레인 미 결정화 영역
VDD: 구동 전류 배선 ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터 OLE: 유기발광 다이오드
CAT: 캐소드 전극(층) ANO: 애노드 전극(층)
BN: 뱅크 CF: 칼라 필터
OL: (백색) 유기발광 층 SUB: 기판
PAS: 보호막 OC: 오버코트 층
SG, DG: 게이트 전극 PH: 화소 콘택홀
SS, DS: 소스 전극 SD, DD: 드레인 전극
BUF: 버퍼층 B1: 제1 버퍼층
B2: 제2 버퍼층 M: 금속층
M1: 제1 금속층 M2: 제2 금속층
MP: 금속 패턴 MP1: 제1 금속 패턴
MP2: 제2 금속 패턴 SX: 소스 미 결정화 영역
DX: 드레인 미 결정화 영역
Claims (7)
- 기판;
상기 기판 위에 배치되며, 중앙부에 정의된 채널 영역, 상기 채널 영역의 일측부에 정의된 소스 영역, 상기 채널 영역의 타측부에 정의된 드레인 영역 그리고 상기 소스 영역 일부와 상기 드레인 영역 일부에 정의된 미 결정화 영역을 구비한 반도체 층;
상기 반도체 층을 덮는 게이트 절연막;
상기 게이트 절연막 위에서 상기 채널 영역과 중첩하는 게이트 전극;
상기 게이트 전극과 상기 반도체 층 위에 적층된 중간 절연막;
상기 중간 절연막 위에서 상기 소스 영역과 접촉하는 소스 전극; 그리고
상기 중간 절연막 위에서 상기 드레인 영역과 접촉하는 드레인 전극을 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 미 결정화 영역은,
상기 채널 영역과 상기 소스 전극 사이에 정의되는 소스 미 결정화 영역; 그리고
상기 채널 영역과 상기 드레인 전극 사이에 정의되는 드레인 미 결정화 영역을 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 기판과 상기 반도체 층 사이에서 상기 미 결정화 영역과 중첩하여 배치된 금속층; 그리고
상기 반도체 층 아래에서 상기 금속층을 덮는 버퍼층을 더 포함하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,
상기 금속층은,
일측 끝단이 상기 소스 영역 중에서 상기 채널 영역과 상기 소스 전극 사이에 배치되는 소스 미 결정화 영역의 중앙부와 중첩하고,
타측 끝단이 상기 드레인 영역 중에서 상기 채널 영역과 상기 드레인 전극 사이에 배치되는 드레인 미 결정화 영역의 중앙부와 중첩하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,
상기 금속층은,
제1 금속층과,
상기 제1 금속층 위에 적층된 제2 금속층을 더 구비하고;
상기 제1 금속층은,
상기 채널 영역과 상기 소스 전극 사이에 배치되는 소스 미 결정화 영역의 중앙부와 중첩하는 일측 끝단과,
상기 채널 영역과 상기 드레인 전극 사이에 배치되는 드레인 미 결정화 영역의 중앙부와 중첩하는 타측 끝단을 구비하며;
상기 제2 금속층은,
상기 제1 금속층보다 작은 크기를 갖고, 상기 제1 금속층 면적 내부에 중첩 배치되며; 그리고
상기 버퍼층은,
상기 제1 금속층과 상기 제2 금속층 사이에 배치된 제1 버퍼층과,
상기 제2 금속층과 상기 반도체 층 사이에 배치된 제2 버퍼층을 더 구비하는 박막 트랜지스터 기판.
- 제 3 항에 있어서,
상기 금속층은,
상기 채널 영역과 상기 소스 전극 사이에 배치되는 소스 미 결정화 영역과 중첩하는 제1 금속 패턴; 그리고
상기 제1 금속 패턴과 동일층 상에서, 상기 채널 영역과 상기 드레인 전극 사이에 배치되는 드레인 미 결정화 영역과 중첩하는 제2 금속 패턴을 포함하는 박막 트랜지스터 기판.
- 제 6 항에 있어서,
상기 소스 미 결정화 영역은,
상기 제1 금속 패턴의 일측 끝단과 중첩하는 영역, 그리고 상기 제1 금속 패턴의 타측 끝단과 중첩하는 영역에 각각 분리되어 정의되고,
상기 드레인 미 결정화 영역은,
상기 제2 금속 패턴의 일측 끝단과 중첩하는 영역, 그리고 상기 제2 금속 패턴의 타측 끝단과 중첩하는 영역에 각각 분리되어 정의되는 박막 트랜지스터 기판.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160127129A KR102648971B1 (ko) | 2016-09-30 | 2016-09-30 | 초고 해상도 표시 장치용 박막 트랜지스터 기판 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| KR20180036901A true KR20180036901A (ko) | 2018-04-10 |
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Family
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| KR1020160127129A KR102648971B1 (ko) | 2016-09-30 | 2016-09-30 | 초고 해상도 표시 장치용 박막 트랜지스터 기판 |
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| KR (1) | KR102648971B1 (ko) |
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|---|---|---|---|---|
| KR20110028146A (ko) * | 2009-09-11 | 2011-03-17 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR20120042031A (ko) * | 2010-10-22 | 2012-05-03 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터 및 이를 구비한 표시 장치 |
| KR20160001821A (ko) * | 2014-06-26 | 2016-01-07 | 엘지디스플레이 주식회사 | 이중 광 차단층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
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