CN1666320A - 短沟道场效晶体管制造方法 - Google Patents

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Abstract

本发明涉及一种短沟道场效晶体管制造方法。本发明乃涉及一种制造一短沟道场效晶体管的方法，包括下列步骤：形成一次微影栅极牺牲层(3M)，在该次微影栅极牺牲层(3M)的侧壁处形成间隙壁(7S)，移除该次微影栅极牺牲层(3M)以形成一栅极凹陷，以及在该栅极凹陷中形成一栅极介电质(10)与一控制层(11)，而如此的结果为会形成在低于100纳米范围内的临界尺寸中具有最小波动的一短沟道FET。

Description

短沟道场效晶体管制造方法
技术领域
本发明系相关于一种制造一短沟道场效晶体管的方法，特别地是，系相关于一种制造在临界尺寸中具有低于100纳米(nanometer)之沟道长度以及最小波动之CMOS晶体管的方法。
背景技术
随着半导体电路之集成规模的增加，半导体构件的临界尺寸(criticaldimensions)、或最小特征尺寸(minimal feature sizes)也变得比以前更小，而在此背景之下，特别是，在已知为场效晶体管(FETs)中之一栅极长度的控制、或设定则会由于其对该等电性性质所具有重大的影响而显得特别的重要，再说，一更大规模的集成以及电路系统复杂度更是无法在缺少这些短沟道晶体管的情形下获得实现，正如它们所被了解的一样。
然而，随着该沟道长度变得越来越短，一相关栅极沟道层(栅极堆栈)的一宽度却通常会因此而被降低，因而会造成严重的传导问题，以及因此驱动、或速度问题，而在最近，则已知会使用替代栅极方法(replacement gatemethods)，以排除此型态的传导性问题，在该等方法中，一栅极牺牲层，通常包括一多晶硅，系会被淀积在栅极氧化物之上、并接着会藉由微影以及藉由干蚀刻而加以图案化，然后其在源极/漏极区域已经形成之后乃会被移除，最后所形成的栅极凹陷中乃会被填满高度传导的材质，以实现实际的栅极。
然而，用于产生在一次-100纳米范围内之非常精细栅极结构之合适微影程序的发展却是已经被摒弃，而其非常重大的问题则已知是源自于，特别是，光致抗蚀剂化学(resist chemistry)、屏蔽生产、以及微影系统之复杂度。
举例而言，在用于产生100纳米范围内之非常精细结构的光微影的更进一步发展之中，其系已知可以实现157纳米的微影，不过，这些微影程序仍然需要新型态的光致抗蚀剂材质，但是，尽管已经投注密集的努力，迄今却仍然未发现可以完全满足用于如此小之结构之技术需求的光致抗蚀剂，再者，除了这些新材质之外，亦需要用于生产屏蔽的新程序，而此新程序的则是同样的相当耗费成本，因此，所产生的是，难以执行之非常成本密集的微影系统。
所以，正如所知，次微影程序乃已被导入而作为此型态之习知光微影程序的一替代，在这些次微影程序之中，举例而言，一结构系会利用该习知的光阻而被映像至一辅助层之上，此辅助层系接着会进行非等向性地蚀刻，然后该光阻屏蔽会被移除，以及，接着，该辅助层乃会利用一等向性蚀刻程序而进行全面性的蚀刻，并藉此而减少尺寸，然后，在该辅助层中的此已缩小结构即会形成该所需的次微影屏蔽。
然而，此型态之习知程序的一个缺点却是，在次微影屏蔽之该临界尺寸CD中的波动，其主要乃是源自于所使用的光致抗蚀剂材质，该光致抗蚀剂化学，该非等向性蚀刻程序，以及该接续的等向性蚀刻程序，而这些程序的每一个则都会增加在该临界尺寸CD中的变化，并且，此些在该临界尺寸CD中的波动(目前，通常为12纳米)甚至会造成比该栅极长度被降低至低于100nm更严重的问题，因为要同时满足一较短之栅极长度以及一成比例降低之CD波动的需求是非常困难的，此外，此种性质的波动乃会对该等个别晶体管的电性性质以及在低于100nm范围内之整个电路的电性性质皆具有相当程度的影响。
发明内容
本发明作为基础的目的即在于提供一种制造一短沟道场效晶体管的方法，且在此方法之中，藉由最小的花费，在该等临界尺寸中、或在沟道长度中的波动乃可以大量地获得降低，并且，非等向性蚀刻程序也可以被降低至一最小值。
根据本发明，此目的系藉由权利要求1的手段而加以达成。
特别地是，由于至少一第一屏蔽之侧壁会实行一化学转变，以形成一次微影屏蔽层，以及由于此已化学转变屏蔽层更进一步被使用作为一栅极牺牲层，因此，其系有可能在降低所需之非等向性蚀刻程序以及实质地简化整体程序的同时，亦大量地降低在临界尺寸中的波动、或沟道长度，因为该化学转变系可以相关于一表面而差不多100％均匀地被达成，以及该已转变栅极牺牲层系可以利用习知的等向性蚀刻程序而被移除。
此外，其系有可能形成该次微影屏蔽层的一保护层，且其中，在接续之微影程序中所实行之蚀刻步骤系会可靠地避免在该临界尺寸中之额外波动的发生。
较佳地是，所使用的该第一屏蔽层为一多晶硅层，以及所实行的该化学转变为一藉由H2以及O2的湿氧化作用，因而可以利用标准材质以及标准程序而在该场校晶体管之该沟道长度中造成一非常小的波动。
再者，一另一保护层系会被形成在该半导体基板的该表面处，并且，此另一保护层系可以在接续会实行的一注入期间，被使用作为一额外的蚀刻停止层，以及散射层，而如此的结果是，电性性质以及蚀刻正确性两者皆可以更进一步地获得改善。
其系较佳地是，多晶SiGe系会淀积作为牺牲填充层，并且进行平面化，因而造成有关于栅极堆栈所使用之其它标准材质的足够蚀刻选择性。
再者，该次微影栅极牺牲层被移除之后，其系有可能形成一间隙壁附加层，此藉此而更进一步地改善用于该栅极、或该控制层的绝缘性质。
其系较佳地是，使用已知的镶嵌程序(Damascene process)来填满所产生的栅极凹陷，而此乃会使得非常窄的沟渠可以被填满具绝佳传导性的材质。
为了改善该等晶体管的可驱动性，具有一高介电常数的材质系会被用于栅极介电质，以及具有一高电传导性的材质系会被用于控制层。
其系较佳地是，实行已知的一硅化程序(自行对准之金属硅化程序(salicide process))，以实现源极/漏极区域的连接层、或接触，因而使得具有一高传导性的接触可以利用一自行对准的方式而加以形成。
更进一步的附属权利要求则是会描绘本发明之更进一步具有优势之架构的特征。
附图说明
本发明系以一示范性实施例作为基础、并以图式作为参考而在接下来有更详尽的叙述，其中：
图1A至图1P：其系显示用于举例说明根据本发明之制造一短沟道场效晶体管之方法的简化剖面图、或平面图。
图1A至图1P系显示用于举例说明根据本发明之制造一短沟道场效晶体管，正如可以使用在，举例而言，具有少于100纳米之沟道长度的CMOS半导体电路之中者，之方法的简化剖面图、或平面图。
具体实施方式
依照图1A，所使用的该半导体基板1系较佳地为单结晶形硅，虽然其系亦有可能使用任何其它所需的半导体基板，例如，举例而言，SOI、Ge、或III-V半导体。
一第一屏蔽层2系被形成在该半导体基板1的表面，而此屏蔽层，举例而言，系具有一半导体材质，以作为硬屏蔽层，以及，较佳地是，具有厚度大约为50至100纳米的一非结晶形、或多结晶形硅层2B，再者，可选择地是，该第一屏蔽层2系亦可以包括一蚀刻停止层2A，其系，举例而言，乃会包括一大约10纳米后的氮化硅层，并且系可以被用以增加接续图案化步骤的正确性。
接着，多重的微影程序系可以被用于该第一屏蔽层2的该光微影图案化，依照图1A，首先，一第一光致抗蚀剂层系会加以形成在该屏蔽层2的表面，并且，系会接着进行曝光以及显影，然后，最后进行图案化，而形成一第一光致抗蚀剂屏蔽RM。
然后，依照图1B，该屏蔽层2系会利用该光致抗蚀剂屏蔽RM而进行图案化，在此，若是使用该可选择之蚀刻停止层2A时，则仅会使用位在其上的该硬屏蔽层2B来形成一第一屏蔽2BM，此外，由于用于实行此型态之一微影图案化的程序乃会对应于一习知的微影程序，因此，将不再进行详细的叙述。
在图1B中所举例说明的该第一屏蔽2BM系会被用以，举例而言，定义在一CMOS电路中之两个相邻栅极间的距离，而该第一组抗屏蔽RM的尺寸，以及因此还有该第一屏蔽2BM的尺寸，则是会显著地大于该所需栅极长度、或所行持之该次微影栅极牺牲层，在一70纳米技术世代中，该第一屏蔽2BM，举例而言，系会具有一，举例而言，160纳米的尺寸(宽度)，因此，此型态的一微影步骤乃可以藉由一习知的MUV(mid-ultraviolet，中紫外光)微影而加以实现，其中，接着会被产生的光致抗蚀剂侧壁粗糙度对于接下来所叙述的方法来说没有重要性，因为其对该最终栅极长度、或该次微影栅极牺牲层都没有影响。
接着，依照图1C，该第一屏蔽2BM的顶部表面以及至少一侧壁系会为了均匀地形成依次微影屏蔽层3而进行化学转变，更具体地说，举例而言，藉由O2以及H2的一湿氧化作用系会在一900℃的温度下实行大约20分钟，而如此的结果是，该第一屏蔽层2BMM的该等多晶硅侧壁以及该顶部表面系会被氧化，举例而言，一30纳米的厚度，在此例子中，此相关于该第一屏蔽BM之该顶部表面的化学转变乃是差不多100％均匀地加以实行，也因此，在此方法中所形成的该次微影屏蔽层3的厚度系会差不多在每一个位置处皆为相同，且几乎没有任何波动。
特别地是，该第一屏蔽2BM的此化学转变系可靠地避免了会对在，举例而言，半导体电路中之该等电性性质有不利影响的厚度波动、或是在该临界尺寸CD中的波动。
再者，由于此型态的一化学转变，例如，举例而言，一氧化作用，乃可以非常准确地受到控制，因此，对于厚度之5％、或更佳的厚度控制、或设定即可以毫无问题地加以达成，据此，该已转变之顶部表面、或侧壁层的厚度即可以利用该等程序参数，例如，举例而言，一温度，以及一气体成分，而非常准确地定义在介于5至50纳米的范围之中。
而在此例子中，在该第一屏蔽、或该多晶硅层BM以及该次微影屏蔽层、或该氧化硅3之间的一过渡粗糙度，则是可以藉由利用一额外的非晶硅淀积来取代一多晶硅淀积，以及藉由在该化学转变、或氧化作用之前所实行的氮化，而获得改善。
在此背景之下，很重要的是，任何在该等光致抗蚀剂侧壁中，以及因此在该第一屏蔽2BM中，的粗糙度、或厚度波动，其对该已化学转变之次微影屏蔽层3、或该氧化硅乃不会有任何影响，反之，在习知微影程序之中，该光致抗蚀剂屏蔽的该两个侧壁不但会具有独立于彼此的粗糙度、或波动，且此些粗糙度乃会导致在该临界尺寸CD中的局部波动，因此，该已化学转变屏蔽层3的该层厚度乃会独立于此种性质的光致抗蚀剂粗糙度、及/或淀积非一致性之外，据此，光致抗蚀剂粗糙度、或波动则仅会导致在一相对应晶体管(栅极)中的定位错误而已，但并不会导致在一相对应栅极长度，以及因此在沟道长度中的一变化，再者，特别是在一氧化程序中，该等氧化厚度乃会主要地独立于分别之多个结构，例如，举例而言，绝缘的结构、或靠近在一起的结构，的一密度之外，并且，每一个系会具有相同的氧化厚度。
根据一简化的实施例(未显示)，被用以形成该次微影屏蔽层3的该化学转变系可以直接紧接着一微影图案化，以移除该第一屏蔽2BM，以及移除该次微影屏蔽层3所不需要的任何部分，并且，甚至，此还会造成在该等临界尺寸CD中具有非常轻微波动的一次微影栅极牺牲层。
然而，为了更进一步的改善或降低在该等临界尺寸CD中的波动，依照图1D，可选择地是，其系有可能在该微影图案化之前，先形成该次微影屏蔽层的一保护层4，更具体地说，举例而言，其系有可能为了形成覆盖该次微影屏蔽层3之整个表面的该保护层4而淀积多晶硅，然后，该保护层4接着乃会再次地被向下移除至该屏蔽层3，举例而言，藉由一CMP(化学机械研磨)程序，而在此状况下，该屏蔽层3则是会作用为该停止层。
依照图1E，在一接续的蚀刻步骤中，该屏蔽层3的该等未覆盖表面区域系会被移除，而其中，较佳地是，实行一氧化蚀刻来移除该未覆盖的顶部氧化物，在此背景之下，其系有可能使用习知的湿化学蚀刻程序，且在该状况之中，蚀刻深度乃会相等于该氧化厚度、或是该屏蔽层3的厚度。
在一接续步骤中，正如图1F所示，一第二光致抗蚀剂屏蔽5系会被使用作为用于该次微影屏蔽层3之该微影图案化的蚀刻屏蔽，并且，该未覆盖多晶硅、或氧化物区域的一湿化学、或干化学蚀刻乃是加以实行为对该蚀刻停止层A具选择性。
据此，依照在图1F中所举例说明的该平面图，该屏蔽层3之该第一屏蔽2BM的该等未覆盖区域，以及该保护层4系会被移除至该蚀刻停止层2A，因而在移除该第二光致抗蚀剂屏蔽5之后产生图1G中所举例说明的该平面图，此外，若是能适当的选择该半导体基板1以及选择所使用的蚀刻程序的话，则其系会有可能省略掉该可选择的蚀刻停止层2A，而在这样的例子中，则是仅有该等未覆盖层会被移除至该半导体基板1。
接着，依照再次描绘一简化剖面图的图1H，该第一屏蔽2BM的以及该保护层4的该多晶硅乃会执行对该蚀刻停止层、或氮化硅层2A具选择性的移除，并且，在该移除之后，该蚀刻停止层2A亦会被蚀刻移除，因而在该半导体基板1上造成于接续之已修改栅极取代程序中所需要的、且较佳地由一氧化物所构成的次微影栅极牺牲层3M。
藉此，即有可能实现非常窄(例如，30纳米宽)的次微影栅极牺牲层3M，且其系具有在该等临界尺寸CD中的非常小波动，在此例子中，于两个次微影栅极牺牲层3M之间的间隙乃是对应于该微影屏蔽RM的宽度，所以，相较于习知的间隙壁技术，该等临界尺寸的控制、或可生产性乃会正确相当多，并且，藉由这样的结果，其甚至有可能实现具有一少于10至20纳米之特征尺寸的次微影栅极牺牲层。
依照图1I，可选择地是，其系有可能在该半导体基板1的该表面处形成一另一保护层6，而此保护层则是于实质上代表用于，举例而言，一接续注入步骤的一保护层、及/或一散射层，然而，此另一保护层6，就像该可选择性导入的蚀刻停止层2A一样，系亦可以被省略，而在这样的状况中，就会需要一相对应的蚀刻选择性、或是材质的选择，特别是对该半导体基板1而言。
因此，依照图1I，一间隙壁层7乃会藉由习知的间隙壁技术，举例而言，作为一氮化硅层，而直接被均匀淀积在该半导体基板1之上、或是在该可选择的另一保护层6之上，并且，接着进行非等向性蚀刻，因而造成在该等次微影栅极牺牲层3M之该等侧壁处的间隙壁结构7S，如图1J所举例说明。
再者，依照图1J，用于将接续地被形成之源极/漏极区域的连接区域LDD乃是以一自行对准的方式而被形成在该半导体基板1之中，较佳地是，藉由实行一离子注入ILDD，以及利用该等间隙壁7S与该栅极牺牲层3M作为一屏蔽，此外，若是具有，举例而言，SiO2所构成之该另一保护层6时，则在此状况下，此保护层乃是作用为一散射层，以改善在该半导体基板1中的一掺杂轮廓，接着，在一第二间隙壁层、或一散射层7S’已相似于间隙壁7S地加以形成之后，则依照图1K，一注入IS/D乃会利用一自行对准的方式而加以实行，进而形成源极区域S以漏极及区域D，然后，一加热处理系可以加以实行，以改善该等电性性质，而此乃是因为该加热处理会回火(anneals)在该离子注入期间所造成之损害的关系。
在此点上，作为图1A至图1J中所举例说明之该程序的一另一选择，其系亦有可能实行该等源极/漏极区域S以及D的接触连接，而较佳地是，利用一硅化程序(自行对准之金属硅化程序(salicide process))，若是具有该另一保护层6时，则当然，此必定已经事先加以移除。
然而，根据本发明的较佳实施例，此接触连接系会在一稍后的时间点举行，并且因此，依照图1L，首先，一牺牲填充层8系会加以实行，以镶嵌该次微影栅极牺牲层3M以及该等间隙壁7S以及7S’，更具体地说，在此状况下，一可以相关于接续被形成之一栅极堆栈而选择性地进行蚀刻的材质，系会被淀积作为牺牲填充层8，并且，举例而言，藉由一CMP(化学机械研磨)程序，而进行平面化，其中，较佳地是，使用多晶SiGe作为牺牲填充层，特别是对被用于硅半导体制造的标准材质而言，而除了此多晶SiGe填充材质之外，当然，其系亦有可能使用其它的材质来作为该牺牲填充层，只要它们具有相关于该被完成之栅极堆栈的一足够的蚀刻选择性即可。
接着，依照图1M，该次微影栅极牺牲层3M乃会为了形成一分别的栅极凹陷而被移除，其中，若是使用NFET以及PFET晶体管时，正如习惯上在CMOS电路中所使用的一样，则较佳地是，这些栅极凹陷藉由习知的光刻掩膜(lithographic masking)而彼此分开地成为未覆盖，而为了移除该栅极牺牲层3M，较佳地就是使用会相关于该牺牲填充层8、以及相关于该等间隙壁7与7S’而具选择性的湿化学蚀刻程序，此外，若是前述的多晶SiGe系使用作为该牺牲填充层8时，以及若是一氮化硅层系使用作为该等间隙壁7S时，则据此，作为栅极牺牲层3M的该氧化层系有可能藉由一习知的湿化学氧化蚀刻程序而被移除。
依照图1M，可选择地是，一间隙壁附加层8系有可能被形成在该等间隙壁7S的该等侧壁处，以及形成在该半导体基板1、或该蚀刻停止层2A处，而在这个状况下，一氧化物乃会，举例而言，在转变该等间隙壁7S以及该蚀刻停止层2A之该氮化表面的一短暂氧化步骤中，被形成而作为间隙壁附加层9，且较佳地是，此该等间隙壁7S的转变乃是藉由一使用原子氧、且可形成一大约1至3纳米之氧化层9的氧化程序，而加以实行。
此间隙壁附加层9乃会成为该控制层、或是该将被接续形成的栅极的一另一已改善绝缘层，此藉此可靠地避免电荷耗损、或漏电流。
依照图1N，在一接续的步骤之中，首先，该附加层9的基底区域系会被移除，举例而言，藉由利用一非等向性蚀刻程序的一氧化蚀刻，例如，举例而言，反应离子蚀刻(RIE)，其中，若是具有该可选择之蚀刻停止层2A时，则该停止层系亦会在一氮化物蚀刻中、相关于该氧化物地被选择性移除，并且，该较佳是由硅所构成的半导体基板1乃会在于其栅极区域处成为未覆盖，而在此方法中，一栅极凹陷乃会形成为一路通达该半导体基板1，然后，接续地，一栅极介电质以及实际要形成的该次100纳米栅极堆栈系会产生在此栅极凹陷之中。
较佳地是，使用已知的一镶嵌程序(Damascene process)，正如在互连、或金属化层之生产中所使用者，以实现此栅极堆栈、及/或以填满该栅极凹陷，在此状况下，其系有可能形成扩散阻障层及/或种子层，以作为栅极介电质，而藉此允许、或简化金属层，例如，举例而言，一Cu层，的接续成长，此外，为了夷平这些沟渠填充层，举例而言，维持在该沟渠上方的该层顺序，系会藉由一CMP(化学机械研磨)程序而加以移除以及进行接触连接。
在此方法中，其系有可能可靠地填满甚至是在该次100纳米范围中之已非常精细图案化的栅极凹陷，以及系有可能可靠地避免通常会发生在该等填充层范围之中的晶粒尺寸、电磁、以及传导性问题。
依照图10，较佳地是，将具有一高介电常数的材质，例如，已知的高k材质，形成在该栅极凹陷、或是该附加层9的该整个表面，以作为栅极介电质10，进而实现栅极绝缘层，然而，原则上，一此型态的层系亦适合于仅被形成在该栅极凹陷的该基底表面，而在该状况中，举例而言，用于氧化该半导体基板之该表面的氧化程序系亦会受到考虑，接着，在该栅极介电质10已经形成之后，该剩余的栅极凹陷即会被填充以一电传导材质，以实现一控制层11、或该实际栅极，在此背景中，其系较佳地使用具有一高电传导性的材质，因而使得，特别是，伴随着次100纳米结构所发生的问题可以有关于足够的传导性而获得补偿。
当实现CMOS电路时，彼此分开形成的PFET晶体管以及NFET晶体管系有可能，举例而言，使用已掺杂的半导体材质以及金属材质，例如，举例而言，TaN、Ir、RuO，特别地是，原位(in-situ)硼掺杂多晶硅系可以被使用于PFET晶体管，且在这个状况下，紧接着多晶硅的一硼掺杂SiGe薄膜系亦使得一相对应晶体管的绝佳电性性质可以被达成，换言之，原位(in-situ)砷、或磷掺杂的多晶硅系可被推荐为NFET晶体管所用，而在此背景中，原则上，应该要注意的是，使用适当的材质，以相符于运作功能、及/或以定义该等分别晶体管的分别临界电压，当然，具有一用于匹配该运作功能之层、以及一用于实现该所需高传导性之层的一多层结构系亦为可理解，最终，一平面化系利用上述的该CMP程序而加以实行。
依照图1P，在一另一方法步骤中，该较佳由一SiGe填充层所构成的牺牲填充层8，系会接着有关于该栅极堆栈、或是有关于在此背景中所使用的该等材质而被选择性地移除，且较佳地是，藉由实行一湿化学蚀刻，其中，若是出现该可选择性另一保护层6时，则其亦会在此时点上被移除，并且，该半导体基板、或该等源极/漏极区域的该表面乃会藉此而成为未覆盖。
虽然该等源极/漏极区域S以及D的接触连接，正如已经叙述过的，系亦可以在一较早的时间点举行，但是，一相对应的接触连接较佳地是在此时点上实行，较佳地是，藉由实行一硅化程序。
据此，为了更进一步改善该等源极/漏极区域以及D的该等电传导性、及/或为了实现高度传导的连接区域，其系有可能，首先，淀积可硅化材质、或是一可硅化金属层，例如，举例而言，钴、镍、或铂，而覆盖该整个表面，接着，该半导体基板1的晶形表面层系会利用该可硅化材质而进行转变，进而形成高度传导的连接区域12，在此，没有硅化物(自行对准之金属硅化(salicide))会被形成在此材质之未与该半导体材质(硅)接触的该等表面之上，而是该已淀积的材质(金属)会留在适当的地方，此造成的结果是，再次地，该已淀积层的一选择性蚀刻可以藉由一较佳的湿化学蚀刻程序而加以实行，在此方法中，用于形成该等连接区域的大量图案化步骤系可以仅利用一个蚀刻腔室而加以实行，并藉此而降低制造成本。
若是使用钴、镍、或铂时，则所产生的将会是硅化钴、镍、或铂层之自行对准、高度传导连接区域12。
若是该栅极堆栈的该顶层系由多晶Si所构成时，则其系亦有可能在该栅极堆栈上形成一硅化层14。
最终，依照图1Q，为了夷平该半导体表面，一绝缘层13系会藉由将位在该等栅极堆栈间之该等区域填满氧化物，例如，举例而言，HDP(高密度电浆氧化物)、或BPSG(硼磷硅酸盐玻璃)，而加以形成。
在此方法中，其系有可能利用一简单的方式而实现具有一非常短栅极长度、以及具有在该等临界尺寸中之非常小波动的短沟道场效晶体管，再者，根据本发明的方法系会使得NFET以及PFET栅极堆栈可以使用最理想的材质，另外，通常所需要之非等向性蚀刻步骤的数量系亦可以被减少。
本发明系已经以用于一屏蔽层之一多晶硅层、作为蚀刻停止层之一氮化层、以及作为牺牲层的一SiGe层作为基础而加以叙述，然而，本发明并不受限于这些层材质，而是同样地会包含具有相似性质的层材质，特别地是，上述的该氧化栅极牺牲层系亦可以藉由，举例而言，不同屏蔽层的氧化作用、或是一已淀积层，例如，举例而言，一已淀积氧化物、或各式已淀积层，的一化学转变而加以实现。

Claims (25)

1.一种制造一短沟道场效晶体管的方法，包括下列步骤：
a)准备一半导体基板(1)；
b)在该半导体基板(1)的表面形成一第一屏蔽层(2)；
c)微影图案化该第一屏蔽层(2)，以形成具有实质上垂直的侧壁的一第一屏蔽(2BM)；
d)实行该第一屏蔽(2BM)的至少一侧壁的一化学转变，以形成一次微影屏蔽层(3)；
e)微影图案化该次微影屏蔽层(3)，以形成一次微影栅极牺牲层(3M)；
f)移除该第一屏蔽(2BM)；
g)于该次微影栅极牺牲层(3M)的该等侧壁处形成间隙壁(7S，7S’)；
h)在该半导体基板(1)中形成连接区域(LDD)、及/或源极/漏极区域(S，D)；
i)形成一牺牲填充层(8)，以镶嵌该次微影栅极牺牲层(3M)以及该等间隙壁(7S)；
j)移除该次微影栅极牺牲层(3M)，以形成一栅极凹陷；
k)在该栅极凹陷中形成一栅极介电质(10)；
l)在该栅极凹陷中形成一控制层(11)；
m)移除该牺牲填充层(8)，以使该等源极/漏极区域(S，D)露出；
n)形成用于该等源极/漏极区域(S，D)的连接层(12)；以及
o)形成一绝缘层(13)，以夷平一半导体表面。
2.根据权利要求1所述之方法，其特征在于更包括下列步骤：
e1)在步骤e)之前，先形成用于该次微影屏蔽层(3)的一保护层(4)；以及
e2)在步骤e)之后，移除该保护层(4)。
3.根据权利要求2所述之方法，其特征在于在步骤e1)中，该保护层(4)以覆盖该次微影屏蔽层(3)的整个表面的形式形成，以及接着会被引导退回至该次微影屏蔽层(3)。
4.根据权利要求1至3其中之一所述之方法，其特征在于，在步骤d)中，该第一屏蔽(2BM)的该等侧壁的一均匀转变会一介在5至50纳米间的厚度范围中进行。
5.根据权利要求1至4其中之一所述之方法，其特征在于该第一屏蔽层(2)包括一半导体材质，以及在步骤d)中的该化学转变代表该半导体材质的一氧化作用。
6.根据权利要求5所述之方法，其特征在于在步骤d)中乃进行一伴随着H2以及O2的湿氧化作用。
7.根据权利要求1至6其中之一所述之方法，其特征在于，在该等步骤b)以及c)中，
b1)一第一光致抗蚀剂层乃形成于该屏蔽层(2)的该表面；
c1)该光致抗蚀剂层乃被微影图案化而形成一第一光致抗蚀剂屏蔽(RM)；以及
c2)该屏蔽层(2)会利用该第一光致抗蚀剂层(RM)而进行图案化。
8.根据权利要求1至7其中之一所述之方法，其特征在于，该屏蔽层(2)包括一蚀刻停止层(2A)，以及在步骤e)中，一第二光致抗蚀剂屏蔽(5)乃被使用作为蚀刻屏蔽。
9.根据权利要求8所述之方法，其特征在于，该第一屏蔽层(2)包括一多晶硅层(2B)以及一氮化硅层(2A)。
10.根据权利要求1至9其中之一所述之方法，其特征在于，在步骤q)之前，一另一保护层(6)会先被形成在该半导体基板(1)的该表面处，以及在步骤m)中，此另一保护层(6)会再次地被移除。
11.根据权利要求1至10其中之一所述之方法，其特征在于，在步骤g)中，一均匀的Si3N4层(7)乃会形成，并且，会非等向性地进行蚀刻。
12.根据权利要求1至11其中之一所述之方法，其特征在于，在步骤h)中会执行一伴随着接续加热处理的离子注入(ILDD，IS/D)。
13.根据权利要求1至12其中之一所述之方法，其特征在于，步骤h)乃在步骤m)之后实行。
14.根据权利要求1至13其中之一所述之方法，其特征在于，在步骤i)中，多晶SiGe乃被淀积作为牺牲填充层(8)，并且会进行平面化。
15.根据权利要求1至14其中之一所述之方法，其特征在于，在步骤j)中，该栅极牺牲层(3M)会关于该牺牲填充层(8)以及关于该间隙壁(7S)而选择性地藉由湿化学手段进行移除。
16.根据权利要求1至14其中之一所述之方法，其特征在于，在步骤j)中，乃会执行下列的额外步骤：
j1)形成一间隙壁附加层(9)；以及
j2)移除该间隙壁附加层(9)的一基底区域。
17.根据权利要求16所述之方法，其特征在于，在步骤j1)中，该等间隙壁(7S)的转变乃是利用原子氧而于其表面处实行。
18.根据权利要求8至17其中之一所述之方法，其特征在于，在步骤j)中，该蚀刻停止层(2A)会被移除，以露出该半导体基板(1)。
19.根据权利要求1至18其中之一所述之方法，其特征在于，该等用于填充该栅极凹陷的步骤k)以及l)乃是藉由一镶嵌程序(Damasceneprocess)而实现。
20.根据权利要求1至19其中之一所述之方法，其特征在于，在步骤k)中，具有高介电常数的材质会被使用作为栅极介电质(10)。
21.根据权利要求1至20其中之一所述之方法，其特征在于，在步骤l)中，具有高电传导性的材质会被使用作为控制层(11)。
22.根据权利要求1至21其中之一所述之方法，其特征在于，在步骤n)中乃实行一硅化程序。
23.根据权利要求1至22其中之一所述之方法，其特征在于，步骤n)乃在步骤h)之后实行。
24.根据权利要求1至23其中之一所述之方法，其特征在于，该晶体管为一PFET，以及该控制层(11)包括原位(in-situ)硼掺杂多晶硅、及/或紧接着该多晶硅的一硼掺杂SiGe薄膜。
25.根据权利要求1至23其中之一所述之方法，其特征在于，该晶体管为一NFET，以及该控制层(11)包括原位砷、或磷掺杂多晶硅。
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