CN113921387A - 半导体结构的制备方法及半导体结构 - Google Patents
半导体结构的制备方法及半导体结构 Download PDFInfo
- Publication number
- CN113921387A CN113921387A CN202010663904.8A CN202010663904A CN113921387A CN 113921387 A CN113921387 A CN 113921387A CN 202010663904 A CN202010663904 A CN 202010663904A CN 113921387 A CN113921387 A CN 113921387A
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive layer
- conductive
- side wall
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000010410 layer Substances 0.000 claims description 365
- 238000000034 method Methods 0.000 claims description 45
- 239000011241 protective layer Substances 0.000 claims description 45
- 238000002161 passivation Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 30
- 230000004888 barrier function Effects 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 16
- 238000009832 plasma treatment Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
Abstract
本发明提供一种半导体结构的制备方法及半导体器件。采用本发明制备方法形成的栅极结构，其侧壁平整，且没有变形，大大提高了半导体器件的可靠性，进而提高了最终器件的良率和性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制备方法及采用该方法制备的半导体结构。
背景技术
随着半导体器件集成度的不断提高，通常制造具有千兆存储容量的动态随机存取存储器(DRAM)。为了减小器件栅极中的阻容(RC)延迟，采用了具有堆叠结构的金属/多晶硅栅极。在纳米栅极刻蚀过程中，对栅极和关键尺寸等关键参数的控制成为了纳米栅极刻蚀控制的难点。例如，在金属/多晶硅栅极的制程中，在干法刻蚀形成栅极结构后，在金属/多晶硅栅极表面形成保护层之前，金属/多晶硅栅极会暴露出来，金属/多晶硅栅极会被氧化，而金属/多晶硅栅极暴露的时间越长，其氧化的情况越严重，而在随后对金属/多晶硅栅极用稀释的HF进行湿法清洗时，金属侧壁的氧化层不会被去除，容易形成凸起，而多晶硅侧壁的氧化层能够被去除，容易形成凹陷，这会导致栅极结构侧壁凹凸不平，栅极结构变形，最终影响器件电性能，导致半导体器件的可靠性差，进而导致最终器件的良率和性能的损失。
因此，如何避免上述情况发生，成为目前亟需解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构的制备方法及半导体结构，其能够避免栅极结构变形，提高半导体器件的可靠性。
为了解决上述问题，本发明提供了一种半导体结构的制备方法，其包括如下步骤：在半导体衬底上依次形成第一导电层、第二导电层及钝化层；图形化所述钝化层及第二导电层，形成初级栅极图案，所述第一导电层未被所述初级栅极图案遮挡的区域暴露；对所述初级栅极图案进行等离子体处理，以在所述第二导电层的侧壁形成第一保护层；在所述初级栅极图案侧壁及第一保护层侧面形成介质层；去除暴露的第一导电层，保留被所述初级栅极图案覆盖的第一导电层；在所述第一导电层暴露的侧壁形成第二保护层，所述第二保护层及所述介质层作为所述栅极结构的隔离层。
进一步，图形化所述钝化层及第二导电层，形成初级栅极图案的步骤进一步包括：在所述钝化层上形成掩膜层及光阻层；图形化所述光阻层，需要形成所述初级栅极图案的区域的光阻层被保留；将所述光阻层的图案转移到所述掩膜层，形成图形化的掩膜层；以所述掩膜层为掩膜，去除所述钝化层及第二导电层；去除所述掩膜层及所述光阻层，形成所述初级栅极图案。
进一步，对所述初级栅极图案进行等离子体处理的步骤为：对所述初级栅极图案的侧壁进行氮气及氧气混合等离子体处理。
进一步，对所述初级栅极图案进行等离子体处理的步骤为原位等离子体处理。
进一步，在所述初级栅极图案侧壁及第一保护层侧面形成介质层的步骤进一步包括：在所述初级栅极图案表面及暴露的第一导电层表面形成初始介质层；去除部分所述初始介质层，所述初级栅极图案侧壁的初始介质层被保留，作为所述介质层。
进一步，去除暴露的第一导电层，保留位于所述初级栅极图案下方的第一导电层的步骤进一步包括：去除暴露的第一导电层，暴露出半导体衬底，所述第一导电层的侧壁被暴露，所述初级栅极图案覆盖的第一导电层及所述初级栅极图案侧壁的介质层下方的第一导电层被保留；自所述第一导电层的侧壁去除所述初级栅极图案侧壁的介质层下方的第一导电层，所述初级栅极图案覆盖的第一导电层被保留。
进一步，在所述第一导电层暴露的侧壁形成第二保护层的步骤为：在所述第一导电层暴露的侧壁外延生成所述第二保护层。
进一步，在所述半导体衬底上还形成栅极绝缘层，所述栅极绝缘层位于所述半导体衬底与所述第一导电层之间，在形成所述第二保护层的步骤之后，还包括如下步骤：去除未被所述第一导电层及第二保护层覆盖的栅极绝缘层，暴露出所述半导体衬底。
进一步，在所述第一导电层与所述第二导电层之间还形成有阻挡层，图形化所述钝化层及第二导电层的步骤中，所述阻挡层也被图形化。
进一步，在对所述初级栅极图案进行等离子体处理的步骤之后，还包括清洗步骤。
本发明还提供一种半导体结构，其包括：半导体衬底；位于所述半导体衬底上的栅极结构，所述栅极结构包括堆叠的第一导电层、第二导电层及钝化层，在所述第二导电层的侧壁具有采用等离子处理形成的第一保护层；覆盖所述第一导电层侧壁的第二保护层；覆盖所述第一保护层及钝化层侧壁的介质层。
进一步，还包括栅极绝缘层，设置在所述半导体衬底与所述栅极结构之间。
进一步，所述栅极绝缘层的侧面与所述第二保护层的外侧面平齐。
进一步，在所述第一导电层与所述第二导电层之间还设置有阻挡层。
进一步，所述第一导电层、阻挡层、第一保护层及钝化层的侧面平齐。
进一步，所述第一保护层的厚度为3～20埃。
进一步，所述介质层与所述钝化层均为氮化硅层。
进一步，所述第二保护层与所述介质层的外侧面平齐。
进一步，所述第二保护层为多晶硅外延反应生成的硅化物。。
本发明的优点在于，在栅极结构表面先形成第一保护层，再形成隔离层，避免栅极结构被氧化，使得栅极结构侧壁平整，栅极结构没有变形，大大提高了半导体器件的可靠性，进而提高了最终器件的良率和性能。
附图说明
图1是本发明半导体结构的制备方法的一实施例的步骤示意图；
图2～图14是本发明半导体结构的制备方法的一实施例的工艺流程图。
具体实施方式
下面结合附图对本发明提供的半导体结构的制备方法及半导体结构的实施例做详细说明。
本发明提供一种半导体结构的制备方法，其能够避免栅极结构变形，提高半导体器件的可靠性。
图1是本发明半导体结构的制备方法的一实施例的步骤示意图，请参阅图1，本发明半导体结构的制备方法包括如下步骤：步骤S10，在半导体衬底上依次形成第一导电层、第二导电层及钝化层；步骤S11，图形化所述钝化层及第二导电层，形成初级栅极图案，所述第一导电层未被所述初级栅极图案遮挡的区域暴露；步骤S12，对所述初级栅极图案进行等离子体处理，以在所述第二导电层的侧壁形成第一保护层；步骤S13，在所述初级栅极图案侧壁及第一保护层侧面形成介质层；步骤S14，去除暴露的第一导电层，保留被所述初级栅极图案覆盖的第一导电层；步骤S15，在所述第一导电层暴露的侧壁形成第二保护层，所述第二保护层及所述介质层作为所述栅极结构的隔离层。
图2～图14是本发明半导体结构的制备方法的一实施例的工艺流程图。
请参阅步骤S10及图2，在半导体衬底200上依次形成第一导电层400、第二导电层600及钝化层700。进一步，在本实施例中，还在所述半导体衬底上形成栅极绝缘层300，在所述第一导电层400与第二导电层600之间形成阻挡层500。
所述半导体衬底200材料可以为硅(Si)、锗(Ge)、硅锗(GeSi)、或碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在所述半导体衬底200还可设置器件。
所述栅极绝缘层300可为氧化硅，氧化锗等。其中，可通过热氧化等方法在所述半导体衬底200上形成所述栅极绝缘层300。
所述第一导电层400可通过化学气相沉积等工艺形成在所述栅极绝缘层300上。所述第一导电层400为包含硅元素的导电层，例如，多晶硅。其中，若所述第一导电层400被氧化，其形成的氧化物易被刻蚀液去除。
所述阻挡层500用于阻挡所述第二导电层600的材料扩散至所述第一导电层400。所述阻挡层500可通过化学气相沉积工艺或原子层沉积工艺形成，其材料可为氮化钛或氮化钨等。
所述第二导电层600可通过化学气相沉积工艺或物理气相沉积工艺而成。在本实施例中，所述第二导电层600为金属钨层。
所述钝化层700可通过化学气相沉积工艺或原子层沉积工艺形成，其可为氮化硅层(SiN)，氮化硅硼层(SiBN)或氮氧化硅层(SiON)。在本实施例中，其为氮化硅层。
请参阅步骤S11及图3～图7，图形化所述钝化层700、第二导电层600，形成初级栅极图案800，所述第一导电层400未被所述初级栅极图案800遮挡的区域暴露。可以理解的是，在该步骤中，所述阻挡层500也被图形化。
本实施例提供一形成所述初级栅极图案800的方法。
请参阅图3，在所述钝化层700上形成掩膜层701及光阻层702。所述掩膜层701可包括作为介电抗反射涂层(DARC,Dielectric Anti-Reflection Coating)的氮氧化硅，以及作为图案层的无定型碳(a-C)层。在一些实施例中，在该掩模层701的上方还可以再沉积一层底部抗反射涂层(BARC，BottomAnti-Reflection Coating)以及光刻胶层(PR，PhotoResist)。在所述底部抗反射涂层上形成所述光阻层702。
请参阅图4，图形化所述光阻层702，需要形成所述初级栅极图案800的区域的光阻层被保留。
请参阅图5，将所述光阻层702的图案转移到所述掩膜层701，形成图形化的掩膜层。其中，被所述掩膜层701遮挡的区域为后续需要形成初级栅极图案800的区域。
请参阅图6，以所述掩膜层701为掩膜，去除所述钝化层700、第二导电层600及阻挡层500。在该步骤中，可以采用干法刻蚀的方法去除所述钝化层700、第二导电层600及阻挡层500。被所述掩膜层701遮挡的所述钝化层700、第二导电层600及阻挡层500被保留。
请参阅图7，去除所述掩膜层701及所述光阻层702，形成所述初级栅极图案800。可以理解的是，在上述步骤进行的过程中，所述光阻层702及所述掩膜层701也在被消耗，则该步骤去除的是剩余的光阻层702及掩膜层701。
请参阅步骤S12及图8，对所述初级栅极图案800进行等离子体处理，以在所述第二导电层600的侧壁形成第一保护层601。在该步骤中，在所述第二导电层600的侧壁处，所述第二导电层600与等离子体反应，形成所述第一保护层601。例如，若所述第二导电层600为金属钨，所述等离子体为氮气与氧气的混合物质，则在所述第二导电层600的侧壁形成含有氮、氧、钨元素的所述第一保护层601。其中，在等离子体中，氧气的含量小于所述氮气，以易于形成的所述第一保护层601。可以理解的是，受工艺制程的限制，在进行等离子体处理时，不会精确地仅在第二导电层600的侧壁形成第一保护层601，在所述第一导电层400的暴露的表面、所述阻挡层500及钝化层700的表面也会被等离子体处理，形成结构层。由于所述阻挡层500及钝化层700的表面形成的结构层较薄，因此，在图8中并未绘示，在图8中仅绘示了所述第一保护层601及所述多晶硅表面的结构层402。进一步，在本步骤中，对所述初级栅极图案的侧壁进行等离子体处理的步骤为原位(in-situ)等离子体处理，即在形成所述初级栅极图案的制程腔室内直接进行等离子体处理。可避免在步骤S11中形成的初级栅极图案800长时间暴露，防止所述第二导电层600侧壁被氧化，所述栅极结构的侧壁不会出现凸凹不平的情况，栅极结构没有变形，进而能够提高半导体器件的可靠性，提高最终器件的良率和性能。
进一步，所述第一保护层601的厚度为3～20埃，若所述第一保护层601的厚度过薄，则起不到防止第二导电层600氧化的目的，若所述第一保护层601的厚度过厚，则会导致第二导电层600剩余的厚度过小，影响栅极的电阻，进而影响器件的性能。
进一步，在执行步骤S12后，还包括清洗步骤，以去除等离子体处理中产生的副产物等。在本实施例中，清洗步骤中采用的溶液为稀释的氢氟酸溶液，在本发明其他实施例中，也可采用其他清洗液。
请参阅步骤S13及图10，在所述初级栅极图案800侧壁及第一保护层601侧面形成介质层901。
本实施例列举一种形成所述介质层901的方法，具体说明如下：
请参阅图9，在所述初级栅极图案800表面及暴露的第一导电层400表面形成初始介质层900。在该步骤中，可采用化学气相沉积工艺或原子层沉积工艺形成所述初始介质层900。所述初始介质层900可为氮化硅层(SiN)，氮化硅硼层(SiBN)或氮氧化硅层(SiON)。在本实施例中，初始介质层900为氮化硅层。初始介质层900覆盖所述初级栅极图案800的上表面及侧壁、所述第一导电层400暴露的表面。
请参阅图10，去除部分所述初始介质层900，所述初级栅极图案800侧壁的初始介质层被保留，作为所述介质层901。具体地说，干法刻蚀去除覆盖所述第一导电层400的初始介质层900。所述初级栅极图案800侧壁的初始介质层被保留。在该步骤中，所述初级栅极图案800上表面的初始介质层900也被去除。
请参阅步骤S14及图12，去除暴露的第一导电层400，保留被所述初级栅极图案800覆盖的第一导电层400。
具体地说，在本实施例中，该步骤分如下两步进行：
请参阅图11，干法刻蚀去除暴露的第一导电层400，暴露出栅极氧化物层300，所述第一导电层400的侧壁被暴露，所述初级栅极图案800覆盖的第一导电层400及所述初级栅极图案800侧壁的介质层901下方的第一导电层400被保留。
请参阅图12，采用各向同性的刻蚀工艺自所述第一导电层400的侧壁去除所述初级栅极图案800侧壁的介质层901下方的第一导电层400，所述初级栅极图案800覆盖的第一导电层400被保留。在执行完该步骤，所述第一导电层400的侧壁与所述第一保护层601的外侧表面平齐。
其中，所述第二导电层600、阻挡层500及所述第一导电层400作为栅极结构100。
请参阅步骤S15及图13，在所述第一导电层400暴露的侧壁形成第二保护层401，所述第二保护层401及所述介质层901作为所述栅极结构100的隔离层110。
具体地说，在本实施例中，在所述第一导电层400暴露的侧壁，通过外延生长在侧壁形成SiC，其可作为所述第二保护层401。外延生长能够可控地仅在第一导电层400暴露的侧壁生长结构层，而在栅极绝缘层300、介质层901的表面并不生长结构层，从而可避免后续去除栅极绝缘层300、介质层901的表面的结构层的步骤，简化了工艺，节省了工艺成本。另外，通过外延生长的SiC的致密性相较于通过热氧化等工艺形成的氧化硅的致密性更好，能够起到良好的阻挡作用，在后续工艺中能够避免第一导电层400被破坏。
在该步骤实施完毕后，所述第二保护层401的外侧表面与所述介质层901的外侧表面平齐。
进一步，在本实施例中，还包括一去除栅极绝缘层的步骤。请参阅图14，去除未被所述栅极结构100及所述隔离层110覆盖的栅极绝缘层300，暴露出所述半导体衬底200。其中，可采用干法刻蚀工艺去除所述栅极绝缘层300。
在形成图14所示的结构后，可对该半导体结构进行再氧化处理，以改善所述栅极绝缘层300的可靠性。在进行再氧化处理时，所述隔离层110能够保护栅极结构不被氧化。
本发明半导体结构制备方法能够避免栅极结构被氧化，从而能够避免栅极结构变形，提高了半导体器件的可靠性。
本发明还提供一种采用上述方法制备的半导体结构。请参阅图14，所述半导体结构包括半导体衬底200、栅极结构100及隔离层110。
在本实施例中，所述半导体结构还包括栅极绝缘层300，栅极绝缘层300设置在半导体衬底200与栅极结构100之间。
所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、硅锗(GeSi)、或碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在所述半导体衬底200还可设置器件。
所述栅极绝缘层300设置在所述半导体衬底200上，其可作为所述半导体衬底200与栅极结构100的绝缘层。其中，在本实施例中，所述半导体衬底200仅与所述栅极结构100及所述隔离层110对应的表面被所述栅极绝缘层300覆盖，其他区域并未被所述栅极绝缘层300覆盖。
所述栅极结构100设置在所述栅极绝缘层300上。所述栅极结构100包括依次设置的第一导电层400、阻挡层500、第二导电层600及钝化层700。在所述第二导电层600的侧壁具有采用等离子处理形成的第一保护层601。所述第一导电层400与所述栅极绝缘层300接触。
所述隔离层110在所述栅极结构100的侧壁。所述隔离层110由覆盖所述第一导电层400的第二保护层401及覆盖所述阻挡层500、第一保护层601及钝化层700的介质层901组成。其中，所述介质层901可与所述钝化层700为同一种材料，例如，均为氮化硅材料。所述第二保护层401为多晶硅外延反应生成的硅化物。
进一步，在本实施例中，所述栅极绝缘层300的侧面与所述隔离层110的外侧面平齐。即所述栅极绝缘层300仅位于所述隔离层110及所述栅极结构100的下方。可以理解的是，在本发明其他实施例中，所述栅极绝缘层300的宽度大于所述隔离层110及所述栅极结构100的宽度，即所述栅极绝缘层300不仅位于所述隔离层110及所述栅极结构100的下方，还位于所述隔离层110及所述栅极结构100下方之外的部分区域。
所述第一导电层400、阻挡层500、第一保护层601及钝化层700的侧面平齐，则所述栅极结构100为侧面平整的结构，不存在凹凸不平的情况，能够大大提高半导体器件的可靠性。
进一步，所述第一保护层601的厚度为3～20埃。若所述第一保护层601的厚度过薄，则起不到防止第二导电层600氧化的目的，若所述第一保护层601的厚度过厚，则会导致第二导电层600剩余的厚度过小，影响栅极的电阻，进而影响器件的性能。
进一步，所述第二保护层401与所述介质层901的外侧面平齐，即所述隔离层110外侧面为平整结构，不存在凹凸不平的情况。
本发明半导体结构的栅极结构侧壁平整，栅极结构没有变形，大大提高了半导体器件的可靠性，进而提高了最终器件的良率和性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (19)
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：
在半导体衬底上依次形成第一导电层、第二导电层及钝化层；
图形化所述钝化层及第二导电层，形成初级栅极图案，所述第一导电层未被所述初级栅极图案遮挡的区域暴露；
对所述初级栅极图案进行等离子体处理，以在所述第二导电层的侧壁形成第一保护层；
在所述初级栅极图案侧壁及第一保护层侧面形成介质层；
去除暴露的第一导电层，保留被所述初级栅极图案覆盖的第一导电层；
在所述第一导电层暴露的侧壁形成第二保护层，所述第二保护层及所述介质层作为所述栅极结构的隔离层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，图形化所述钝化层及第二导电层，形成初级栅极图案的步骤进一步包括：
在所述钝化层上形成掩膜层及光阻层；
图形化所述光阻层，需要形成所述初级栅极图案的区域的光阻层被保留；
将所述光阻层的图案转移到所述掩膜层，形成图形化的掩膜层；
以所述掩膜层为掩膜，去除所述钝化层及第二导电层；
去除所述掩膜层及所述光阻层，形成所述初级栅极图案。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述初级栅极图案进行等离子体处理的步骤为：对所述初级栅极图案的侧壁进行氮气及氧气混合等离子体处理。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述初级栅极图案进行等离子体处理的步骤为原位等离子体处理。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述初级栅极图案侧壁及第一保护层侧面形成介质层的步骤进一步包括：
在所述初级栅极图案表面及暴露的第一导电层表面形成初始介质层；
去除部分所述初始介质层，所述初级栅极图案侧壁的初始介质层被保留，作为所述介质层。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，去除暴露的第一导电层，保留位于所述初级栅极图案下方的第一导电层的步骤进一步包括：
去除暴露的第一导电层，暴露出半导体衬底，所述第一导电层的侧壁被暴露，所述初级栅极图案覆盖的第一导电层及所述初级栅极图案侧壁的介质层下方的第一导电层被保留；
自所述第一导电层的侧壁去除所述初级栅极图案侧壁的介质层下方的第一导电层，所述初级栅极图案覆盖的第一导电层被保留。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一导电层暴露的侧壁形成第二保护层的步骤为：在所述第一导电层暴露的侧壁外延生成所述第二保护层。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述半导体衬底上还形成栅极绝缘层，所述栅极绝缘层位于所述半导体衬底与所述第一导电层之间，在形成所述第二保护层的步骤之后，还包括如下步骤：
去除未被所述第一导电层及第二保护层覆盖的栅极绝缘层，暴露出所述半导体衬底。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一导电层与所述第二导电层之间还形成有阻挡层，图形化所述钝化层及第二导电层的步骤中，所述阻挡层也被图形化。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于，在对所述初级栅极图案进行等离子体处理的步骤之后，还包括清洗步骤。
11.一种半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的栅极结构，所述栅极结构包括堆叠的第一导电层、第二导电层及钝化层，在所述第二导电层的侧壁具有采用等离子处理形成的第一保护层；
覆盖所述第一导电层侧壁的第二保护层；
覆盖所述第一保护层及钝化层侧壁的介质层。
12.根据权利要求11所述的半导体结构，其特征在于，还包括栅极绝缘层，设置在所述半导体衬底与所述栅极结构之间。
13.根据权利要求11所述的半导体结构，其特征在于，所述栅极绝缘层的侧面与所述第二保护层的外侧面平齐。
14.根据权利要求11所述的半导体结构，其特征在于，在所述第一导电层与所述第二导电层之间还设置有阻挡层。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一导电层、阻挡层、第一保护层及钝化层的侧面平齐。
16.根据权利要求11所述的半导体结构，其特征在于，所述第一保护层的厚度为3～20埃。
17.根据权利要求11所述的半导体结构，其特征在于，所述介质层与所述钝化层均为氮化硅层。
18.根据权利要求11所述的半导体结构，其特征在于，所述第二保护层与所述介质层的外侧面平齐。
19.根据权利要求11所述的半导体结构，其特征在于，所述第二保护层为多晶硅外延反应生成的硅化物。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010663904.8A CN113921387A (zh) | 2020-07-10 | 2020-07-10 | 半导体结构的制备方法及半导体结构 |
| EP21802178.0A EP3965143B1 (en) | 2020-07-10 | 2021-05-24 | Preparation method for semiconductor structure and semiconductor structure |
| PCT/CN2021/095570 WO2022007521A1 (zh) | 2020-07-10 | 2021-05-24 | 一种半导体结构的制备方法及半导体结构 |
| US17/444,070 US11935925B2 (en) | 2020-07-10 | 2021-07-30 | Method for manufacturing semiconductor structure and semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010663904.8A CN113921387A (zh) | 2020-07-10 | 2020-07-10 | 半导体结构的制备方法及半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113921387A true CN113921387A (zh) | 2022-01-11 |
Family
ID=79232341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010663904.8A Pending CN113921387A (zh) | 2020-07-10 | 2020-07-10 | 半导体结构的制备方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113921387A (zh) |
| WO (1) | WO2022007521A1 (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100352006C (zh) * | 2003-11-18 | 2007-11-28 | 南亚科技股份有限公司 | 金属层侧面移除部分的闸极结构的制造方法 |
| KR20090104252A (ko) * | 2008-03-31 | 2009-10-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| KR20100003833A (ko) * | 2008-07-02 | 2010-01-12 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| KR20130082374A (ko) * | 2012-01-11 | 2013-07-19 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
-
2020
- 2020-07-10 CN CN202010663904.8A patent/CN113921387A/zh active Pending
-
2021
- 2021-05-24 WO PCT/CN2021/095570 patent/WO2022007521A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022007521A1 (zh) | 2022-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11854898B2 (en) | Wrap-around contact on FinFET | |
| CN100452400C (zh) | 沟槽应变抬升源/漏结构及其制造方法 | |
| US9614050B2 (en) | Method for manufacturing semiconductor devices | |
| CN116525614B (zh) | 一种半导体器件及其制作方法 | |
| US7585727B2 (en) | Method for fabricating semiconductor device having bulb-shaped recess gate | |
| US7687341B2 (en) | Method for fabricating semiconductor device | |
| US20090227082A1 (en) | Methods of manufcturing a semiconductor device | |
| KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
| US6864149B2 (en) | SOI chip with mesa isolation and recess resistant regions | |
| CN108807377B (zh) | 半导体器件及其形成方法 | |
| KR20000013397A (ko) | 트렌치 격리 형성 방법 | |
| CN116741640A (zh) | 半导体结构的制作方法和半导体结构 | |
| KR20000021503A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| CN113921387A (zh) | 半导体结构的制备方法及半导体结构 | |
| US11935925B2 (en) | Method for manufacturing semiconductor structure and semiconductor structure | |
| CN109300844B (zh) | 鳍式晶体管及其形成方法 | |
| KR100475025B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100529873B1 (ko) | 반도체소자의 제조방법 | |
| US20220013655A1 (en) | Semiconductor device and method for preparing same | |
| US7157349B2 (en) | Method of manufacturing a semiconductor device with field isolation regions consisting of grooves filled with isolation material | |
| KR100899567B1 (ko) | 텅스텐막을 포함하는 게이트전극을 구비한 반도체 소자의제조 방법 | |
| KR100448087B1 (ko) | 트랜지스터의스페이서제조방법 | |
| CN113921386A (zh) | 半导体器件及其制备方法 | |
| CN109786337B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |