KR100387389B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 내부에 제1 도전형의 제1 반도체 영역을 설치하고, 함유되는 제1 도전형의 불순물 농도가 제1 반도체 영역의 상기 제1 도전형의 불순물 농도의 4분의 1보다 작아지도록 제2 도전형의 제2 반도체 영역을 제1 반도체 영역과 반도체의 표면사이에 설치한다. 그리고, 제2 반도체 영역의 상측에 절연막과 도전체를 설치하고, 반도체 표면을 포함하여 제2 반도체 영역의 측면과 접하도록 제2 도전형의 제3 반도체 영역과 제4 반도체 영역을 설치한다. 이에 따라, 정미의 불순물 농도의 변화를 저감시킬 수 있다. 그리고, 단채널 효과나 제조 변화에 기인한 Vth의 변화를 억제하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 그 전체적 내용이 본 명세서에서 참조되는, 1999년 12월 3일 및 2000년 1월 20일자로 각각 출원된 일본 특허 출원 제1999-355426호 및 제2000-12107호의 우선일을 파리 조약 하에 소급받는다.
본 발명은, 단채널 효과나 제조 변화에 의한 임계치 전압(Vth)의 변화를 억제하는 금속·절연물·반도체·전계 효과 트랜지스터(MISFET) 등의 반도체 장치와 그 제조 방법에 관한 것으로, 특히 MISFET의 채널 불순물 프로파일이나 카운터 불순물 프로파일 등의 불순물 프로파일의 형상에 관한 것이다.
종래, MISFET의 미세화에 따라 채널 불순물 프로파일의 변화가 Vth에 미치는 변화도 증대하여, 회로 특성에 미치는 장해를 경고받았다.
상보형 금속 산화물 반도체(CMOS) 회로에서 이용하는 pMOSFET의 경우, n+폴리실리콘 게이트를 이용할 때, 채널 표면에 카운터 도핑을 행한다. 이 도핑에 의해 채널 영역에 채널 불순물과 다른 도전형의 불순물층이 설치되어, 매립 채널이 형성된다. n+폴리실리콘 게이트 pMOSFET 매립 채널은 얕은 카운터 도핑층을 이용하지 않으면 단채널 효과의 영향을 강하게 받는다. 여기서, 미세화에 의해 게이트 길이가 리소그래피의 제어의 한계 정도까지 짧아지면, 게이트 길이 변화의 게이트 길이에 대한 비가 커진다. 그리고, 단채널 효과에 기인하는 전기 특성의 변화가 생겨, CMOS 회로의 수율을 떨어뜨리는 원인이 되고 있다. 또한, 미세화에 따른 전원 전압(1)을 저하시키는 요청이 있다. 전원 전압의 저하에는 Vth를 내리면 된다. 그러나, 단채널 효과를 억제하기 위해서는 기판 농도를 높이는 것이 효과적이지만, 일반적으로 높은 기판 농도를 이용하면 Vth가 높아진다. 이것으로는, 미세화되는 경우에 고품위의 전기 특성을 얻을 수 없다.
그래서, 기판 표면의 카운터 도핑층의 농도를 높임으로써, 기판 농도는 높기 때문에 단채널 효과를 억제할 수 있는 상태에서, 매립 채널 pMOSFET의 Vth의 저감을 달성하고자 한다면, 고농도의 카운터 도핑층을 매우 얕게 형성해야만 한다. 그러나, 게이트 절연막 형성이나 불순물 활성화 어닐링등의 고온 공정을 거칠 때의 열 확산으로 인해, 고농도의 카운터 도핑층을 매우 얕게 형성하는 것은 곤란한 과제로 되어 있다.
매립 채널을 형성하기 위해 채널 불순물층으로 카운터 도핑을 행하여 역도전형의 불순물층을 설치하는 것으로서, 완만한 프로파일을 갖는 n형 불순물 분포에, 표면 부분을 상쇄하도록 p형 불순물을 얕게 도입하는 노력을 해왔다(I. C. Kizilyalli등, n+-Polysilicon Gate PMOSFET's with Indium Doped Buried-Channels, IEEE Electron Device Letters, Vol 17. pp46-49, 1996). 카운터 도펀트인 p형 불순물을 얕게 도입하여 얕은 정미의 p형 영역을 형성하는 것이 깊게 도입한 경우에 비해 채널이 보다 표면 근처에 생겨, 게이트 절연막의 실효적 두께의 증가나 단채널 효과의 열화등의 특성 열화를 막을 수 있기 때문이다. 여기에는, pn 접합 위치 부근의 채널 불순물인 n형 불순물 농도가 높아, 이것을 상쇄하기 위해 높은 p형 불순물 농도를 필요로 하였다. 그러나, n+폴리실리콘 게이트 전극에 의한 매립 채널을 갖는 pMOSFET와 같이 매립 채널 구조를 갖는 MOSFET는 Vth의 변화가 큰 것으로 알려져 있다.
또한, nMOSFET의 경우라도 저전원 전압화에 따라 낮은 Vth가 요구되고, 높은 채널 불순물 농도 하에서도 카운터 도핑을 이용함으로써 낮은 Vth를 얻을 수 있다. 특히, 미세화에 대응하여 게이트 저항을 저감시키는 것등 폴리게이트의 결점을 제거하는 것을 목적으로 하여 게이트 전극에 금속 재료를 이용하는 메탈 게이트의 개발이 진행되고 있다. 메탈 게이트의 경우, nMOSFET의 경우에도, 높은 일 함수에 기인하는 단채널 효과에 견딜 수 있는 높은 채널 불순물 농도 하에서 원하는 낮은 Vth를 실현하기 위해, 매립 채널 구조가 이용되고 있다(A. Chatterjee등, CMOS Metal Replacement Gate Transistors using Tantalum Pentoxide Gate Insulator, IEDM 98, pp777-780, 1998). 그러나, 메탈 게이트에서 낮은 Vth를 실현한 예는 거의 보고되어 있지 않으며, 매립 채널로 Vth 변화가 일반적으로 큰 것을 이유로 하여 메탈 게이트에서도 표면 채널을 이용해야 한다는 주장도 있어, 메탈 게이트에서 이용하는 채널 프로파일이 큰 과제로 되어 있다.
이와 같이, 매립 채널 구조를 갖는 MOSFET는 Vth의 변화가 큰 것으로 알려져 있었지만, 변화의 원인은 분명히 밝혀지지 않았다. 그래서, 발명자들은 변화의 원인을 분명하게 하기로 하였다.
도 l은 매립 채널을 형성하는 nMOSFET의 게이트 산화막의 바로 아래의 반도체 내의 전형적인 불순물 프로파일의 모식도이다. 횡축(橫軸)은 게이트 산화막과반도체의 계면으로부터의 거리이고, 종축(縱軸)은 불순물 농도이다. 채널 불순물의 p+영역을 나타내는 채널 불순물 프로파일(1)은 반도체 계면으로부터 내부까지 고농도로 일정하다고 가정할 수 있다. 또한, 카운터 도핑한 다른 도전형의 n+불순물층을 나타내는 카운터 불순물 프로파일(2)은 반도체 계면으로부터 10㎚의 깊이까지 존재하고, 농도는 채널 불순물의 p형 불순물 농도보다 고농도로 일정하다고 가정할 수 있다. 이와 같이 불순물 프로파일을 가정하여, 이하의 Vth와 그 변화의 시뮬레이션을 행하였다.
도 2는 메탈 게이트의 경우에, 전형적인 매립 채널의 구조를 이용한 경우의, 카운터 불순물 농도에 대한 Vth와 카운터 불순물 프로파일의 변화에 따른 Vth 변화를 시뮬레이션한 결과이다. 전원 전압 1V를 상정하고, 드레인 전극에 1V를 인가하여 Vth를 구하였다. 여기서, 도 1의 채널 불순물 프로파일(1)의 농도는, 2×1018㎝-3로 하고 있다. 횡축은 카운터 불순물 농도이고, 종축은 Vth와, 도 1의 프로파일(2)의 형상 변화에 따른 Vth의 변화량이다. +표시는 Vth를 나타내고 있다. □표시는 깊이 10㎚까지 존재한 프로파일(2)이 0.5㎚ 얕아져 깊이가 9.5㎚ 까지 되었을 때의 Vth의 변화량을 나타내고 있다. △표시는 프로파일(2)의 농도가 2% 감소했을 때의 Vth의 변화량을 나타내고 있다. 변화의 폭을 이와 같이 설정하는 것은 반도체 제조 장치 등에 의한 제조 변화를 상정했기 때문이다. 이에 따라, 저 Vth인 예를 들면 0.4V를 달성하기 위해서는, 카운터 불순물 농도는 5.3×1018㎝-3의 고농도가 필요한 것을 알 수 있다. 또한, 이 농도에 있어서, □표시로 된 깊이의 변화에 따른 Vth의 변화는 50㎷에 달한다. △표시의 농도의 변화에 따른 Vth의 변화는 10㎷에 달하는 것을 알았다.
이 시뮬레이션으로부터 변화가 커지는 이유는 이하와 같이 생각할 수 있다. 여기서는 nMISFET의 경우를 예로 하여 설명한다.
MISFET의 Vth는, 채널 불순물 및 카운터 불순물 각각의 프로파일의 여하에 관계없이, 정미의 불순물 프로파일로 결정된다. 여기서 「정미의 불순물 프로파일」이란, 정미의 불순물 농도의 프로파일을 뜻하는 것으로, 「정미의 불순물 농도」란, 동일 위치에서의 p형 및 n형 불순물 농도차의 절대치를 말한다. 또, 여기서, 불순물 농도는 전부 전기적으로 활성한 불순물 농도, 즉 활성 농도의 의미이고, 화학적인 불순물 원자 농도를 의미하지 않는다. 일반적으로, 반도체 내에 도입되어, p형, n형 불순물로서 작용하는 불순물은 물질의 종류, 농도 등에 의해 전기적으로 활성화되는 비율(활성화율)이 다르다. 본원의 기재 범위에서는, 농도는 화학적 불순물 농도를 의미하지 않고, 「농도」, 「활성 농도」 모두, 「전기적으로 활성화된 불순물 농도」를 의미한다. 따라서, 예를 들면 상기된 불순물 농도차의 절대치」란, p형 불순물 농도가 n형 불순물 농도보다 클 때에는 p형 불순물 농도를 나타내고, 반대로 n형 불순물 농도가 p형 불순물 농도보다 클 때에는 n형 불순물 농도를 나타낸다. 동일 위치 부근의 동일 농도의 양극성 불순물 전하는 상호 상쇄하여, 정미의 전하에는 기여하지 않기 때문이다. 트랜지스터 동작 시에는, 게이트 바이어스를 인가함에 따라 공핍층단이 기판 깊이측으로 연장하여, 공핍층단보다도 얕은 실리콘 영역의 정미의 불순물에 의한 공간 전하는 전계를 형성하고, 트랜지스터 동작을 결정하고 있다. 즉, 공핍층단이 연장됨에 따라, 캐리어(이 경우 홀)가 기판속에 배제되어 공핍층이 확대되고, 이 영역에서의 정미의 불순물 농도에 대응하는 공간 전하 중 캐리어(전자 또는 홀)의 전하에 의해 상쇄되지 않은 부분이 채널의 전계 형성에 부가된다. 여기서, 공핍층은, 불순물 농도에 대해 캐리어 농도가 10% 이상 작은 영역이라고 정의한다.
단채널 효과를 억제하기 위해서는 공핍층은 기판 표면 근처에 멈출 필요가 있고, 이 때문에 채널 불순물은 고농도가 요구된다. 기판 표면에서의 고농도의 채널 불순물 영역을 상쇄하기 위해, 고농도의 카운터 불순물을 도입할 필요가 있다. 카운터 불순물의 프로파일(2)의 농도가 고농도이므로, 깊이의 변화나 농도의 변화는, pn 접합의 위치나 접합 근처의 p형 영역의 정미의 프로파일에 변화를 준다고 생각할 수 있다. 또한, 채널 불순물의 프로파일(1)의 농도도 고농도이므로, 그 농도의 변화도 pn 접합 위치나 n형 영역의 정미의 프로파일에 변화를 준다고 생각할 수 있다. 이에 따라 채널 불순물 및 카운터 불순물 농도 변화의 절대치가 크면, pn 접합 위치 부근에서의 정미 농도의 변화가 커진다. 이 정미의 농도의 프로파일에 Vth가 의존하고 있다. p형 불순물 또는 n형 불순물 중 적어도 어느 한쪽의 프로파일이 변화되면, 정미의 프로파일에 변화가 생겨 Vth에 변화가 생기기 쉽다고 생각할 수 있다. 매립 채널이 표면 채널에 비해 Vth 변화가 큰 이유도, 1개의 프로 파일로 Vth가 결정되는 표면형 트랜지스터에 비해, 상기된 바와 같이 2개의 프로파일로 결정되는 채널 구조가 변화하기 쉬워 정미의 프로파일이 변화하기 쉽기 때문이라고 설명할 수 있다.
이상의 사항은, n형 불순물을 매우 얕게 또는 저농도로 도입함으로써, 혹은 게이트 전극 재료의 일 함수를 제어함으로써, 혹은 기판 바이어스를 거는 것에 의해, 채널이 매립형이 아닌 표면형인 경우에도, 혹은 표면형과 매립형과의 경계인 경우라도, 채널에 pn 접합을 갖는 트랜지스터에서는 마찬가지로 포함되어 있는 문제이다.
일반적으로 금속 또는 금속 화합물을 게이트 전극에 이용한 경우, 그 일 함수가 실리콘의 대역 갭의 중간 정도에 위치하기 때문에, MISFET의 Vth가 높아진다. 이 Vth를 미세화의 요구에 따라 저하시키기 때문에, 상술된 바와 같이 매립 채널이 이용되고 있지만, 매립 채널에서는 일반적으로 Vth의 변화가 커서, 미세화를 추진한 집적 회로에서, 충분한 수율을 얻을 수 있다고 예측할 수 없었다. 한편, 매립 채널을 이용하는 것을 피하기 위해 실리콘의 대역 갭의 끝에 가까운 일 함수를 갖는 금속을 개발하여 이용하려고 한 경우, CMOS 회로에 이용하기 위해서는, nMISFET용과 pMISFET용에 다른 금속 재료를 이용하게 (이중 게이트) 되어, 상정되는 제조 공정이 복잡해질 뿐만 아니라, 많은 개발 비용이 요구된다. 이와 같이, 메탈 게이트 MISFET를 CMOS 집적 회로에 이용하기 위해 개발하는 데에 있어서는, 미세화의 요구에 따른 일 함수치와 채널 프로파일의 조합의 적절한 해답을 발견할 수 없는 상황이었다.
본 발명은, 상기 사정에 감안하여 이루어진 것으로, 그 목적으로 하는 점은, 단채널 효과나 제조 변화에 기인하는 Vth의 변화를 억제하는 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 목적은, 단채널 효과나 제조 변화에 기인하는 Vth의 변화를 억제하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
이어서, 발명자들은, Vth의 변화의 원인에 근거하여, Vth의 변화가 작은 불순물 프로파일을 검토하기로 하였다.
우선은, p형 및 n형 불순물의 2개의 프로파일을 중첩시키면 Vth의 변화가 커지기 쉬운 점에 주목하여, 1개의 프로파일 즉 채널 불순물 프로파일의 최적화에 의한 Vth 변화의 저감을 시도하였다.
도 3은, 표면 채널을 형성하는 nMOSFET의 게이트 산화막의 바로 아래의 반도체의 채널 불순물 프로파일의 모식도이다. 횡축은 게이트 산화막과 반도체의 계면으로부터의 거리이고, 종축은 채널 불순물 농도이다. 우선, 기판의 깊이 방향 전역에서 p+영역에서 고농도로 일정한 경우를 얻을 수 있었다. 채널 불순물 프로파일은 선분(4)과 점선(3)으로 나타낸다. 미세화가 진행됨에 따라 단채널 효과에 의해 Vth의 변화가 커진다. 단채널 효과는 게이트 절연막의 박막화, 기판 농도의 고농도화에 의해 억제할 수 있다. 단채널 효과는 소스 및 드레인의 양쪽 또는 특히 드레인의 확산층 깊이를 얕게 함으로써도 유효하게 억제된다. 그러나, 여기서는 특히 채널 불순물이 단채널 효과에 끼치는 영향을 고찰하여, 소스·드레인 구조는 고정되어 있다. 시뮬레이션에서 이용한 소스·드레인 확산층 접합 깊이는 35㎚이다. 이어서, 미세화가 진행됨에 따라 저소비 전력화의 요구에 기초하여 낮은 전원 전압이 구할 수 있고, 이에 맞추어 낮은 Vth가 요구되고 있다. 낮은 Vth를 실현하기 위해서는 기판 표면 부분의 농도를 저감하면 된다. 즉, 2개의 요청을 만족시키기 위해서는, 채널 불순물 프로파일(1)의 점선(3)을 선분(5과 6)으로 변경하고, 스텝형의 프로파일로 하는 것을 고려해 볼 수 있다. 또, 채널 불순물 프로파일(1)은 점선(7)과 같은 형상이라도 좋다. 선분(4)이 일정 이상의 길이를 가짐에 따라, 원하는 단채널 효과의 저감의 효과를 얻을 수 있기 때문이다.
여기서 스텝형의 프로파일(1)의 Vth이 변화되기 쉬운 점을 평가하기 위해, Vth의 변화에 직접적으로 영향을 주는 단채널 효과의 정도를 정량적으로 평가하는 것을 시도하였다. 도 4는 게이트 길이(L)의 변화에 대한 Vth의 변화를 개념적으로 도시한 도면이다. 횡축은 게이트 길이로 종축은 Vth이다. 실선(8)은 게이트 길이에 대한 Vth를 나타내고 있다. 게이트 길이가 짧아지면 Vth는 작아지는 경향이 있고, 이 경향이 단채널 효과이다. 또한, 게이트 길이가 짧아질수록 실선(8)의 기울기는 커지는 경향이 있고, 이 기울기의 크기가 단채널 효과의 정도를 나타낸다고 생각하였다. 그래서, 이 기울기의 크기를 평가할 수 있는 단채널 효과(Short Channel Effect : SCE) 범위가 되는 평가치를 새롭게 생각하였다. SCE 범위는 수학식 1로 나타낸다.
여기서, L은 임의의 게이트 길이이고, L+8%는 게이트 길이 L을 +8% 크게 한 게이트 길이이고, Vth(L+8%)는 L+8%에 있어서의 Vth이다. L-8%는 게이트 길이 L을 8% 작게 한 게이트 길이이고, Vth(L-8%)는 L-8%에 있어서의 Vth이다. 또, 수학식 1에서는 8%로 했지만 이것에 상관없이 설정 가능하고, MOSFET의 제조 과정에서 생기는 게이트 길이 L의 변화의 범위로 설정하면, 제조 과정에 기인하는 Vth의 변화의 평가가 가능하다.
도 4에서 SCE 범위에서, 단채널 효과의 정도를 유효하게 평가할 수 있는지를 검증한다. 게이트 길이 L1일 때의 SCE 범위는 Vth축 상의 범위 R1로 나타내고, 게이트 길이 L2의 SCE 범위는 범위 R2로 나타내게 된다. 범위 R2는 범위 R1보다 커지고, SCE 범위는 단채널 효과를 확실히 정량화할 수 있다. 그리고 불순물 프로파일을 변화시킴에 따라 실선 8을 점선 9나 점선 10으로 바꿀 수 있다고 하면, 예를 들면 게이트 길이 L2를 동일하게 하여 SCE 범위가 최소가 되는 불순물 프로파일이 발명자 등이 요구하는 프로파일이라고 판단할 수 있게 된다. 채널 불순물 프로파일의 변화에 기인하는 Vth 변화의 크기는, 구조에 따라 다르고, 채널에 pn 접합을 갖는 트랜지스터의 경우라도, 게이트 재료 및 채널 불순물 프로파일에 대응하여 결정되는 Vth의 설정에 따라 다른 것이다.
도 5는, 메탈 게이트의 경우에, 도 3에 도시된 스텝형의 프로파일을 이용한 경우의, 반도체 표면으로부터 스텝까지의 거리(도 3의 실선 5의 깊이)에 대한 Vth와 SCE 범위의 관계를 나타내는 그래프이다. 이 관계는 시뮬레이션에 의해 구하였다. 여기서 도 3의 채널 불순물 프로파일의 실선(4)이 나타내는 농도는 5×1018㎝-3이고, 실선 6이 나타내는 농도는 l×1017㎝-3이다. 게이트 길이는 95㎚로 하였다. 횡축은 표면의 저농도층의 깊이, 즉 반도체 표면으로부터 스텝(실선 : 5)까지의 거리이고, 종축은 Vth와, SCE 범위이다. □표시는 Vth를 나타내고 있다. △표시는 SCE 범위를 나타내고 있다. 이것으로부터, 표면의 저농도층 깊이가 깊어질수록 Vth는 작아지고 SCE 범위는 커지는 것을 알 수 있다. 또한, 저 Vth인 예를 들면 0.4V를 달성하기 위해서는, 표면의 저농도층 깊이는 50㎚이면 되고, 이 깊이에 있어서, SCE 범위는 70㎷에 달하는 것을 알았다. 또한, 표면의 저농도층 깊이가 50㎚에서의 Vth의 기울기로부터, 표면의 저농도층 깊이가 50㎚로부터 2.5㎚ 얕아져 깊이가 47.5㎚이 되었을 때의 Vth의 변화량은 14㎷인 것을 알 수 있다. 도 2의 Vth가 0.4V에서의 깊이의 변동에 대한 Vth의 변화량은 50㎷이기 때문에, 3분의 1이하로 저감할 수 있는 것을 알았다. 또한, 도 3의 실선 6이 나타내는 표면의 저농도층 농도를 1×1017㎝-3미만으로 하면, Vth는 약간 저하하지만, 도 5의 시뮬레이션 결과는 거의 변하지 않는다. 이것으로부터 농도의 변화에 대해서도 도 3의 스텝형의 프로파일은, 도 1의 프로파일보다 Vth의 변화가 작다고 생각되어진다. 이와 같이 도 3의 스텝형의 프로파일은, 도 1의 프로파일보다, 프로파일의 형상의 변화에 대해 Vth는 변화하기 어려워지지만, SCE 범위는 더욱 저감시킬 필요가 있다고 생각되어진다.
그래서, 발명자들은, 예의 검토를 행하여 신규의 반도체 장치를 발명하기에 이르렀다.
즉, 상기 문제점을 해결하기 위한 본 발명의 제1 특징은,
반도체 내부에 설치되는 제1 도전형 제1 반도체 영역;
이 제1 반도체 영역과 반도체의 표면사이에 설치되고, 함유되는 제1 도전형의 불순물 농도가 제1 반도체 영역의 제1 도전형의 불순물 농도의 4분의 1보다 작은 제2 도전형의 제2 반도체 영역;
반도체 표면 상에서, 제2 반도체 영역의 상측에 설치되는 절연막;
절연막 상에 설치되는 도전체;
반도체 표면을 포함하여 제2 반도체 영역의 측면과 접하는 제2 도전형의 제3 반도체 영역; 및
반도체 표면을 포함하여 제2 반도체 영역의 측면과 접하는 제2 도전형의 제4 반도체 영역
을 포함하는 반도체 장치인 것이다.
이에 따라, 접합 위치 또는 기판 표면 부근에서의 불순물 농도를 낮출 수 있고, 정미의 불순물 농도와 p 또는 n형 불순물 농도와의 차를 작게 할 수 있다. 그리고, p 또는 n형 불순물 농도의 변화가 정미의 불순물 농도에 끼치는 영향을 작게 하여, Vth 변화를 억제한다. 특히, 일 함수의 값이 높기 때문에 채널에 pn 접합을 설치하는 것이 필수인 메탈 게이트 트랜지스터에 있어서, Vth 변화를 억제하는 것이 가능해진다. 또한, 상감 게이트 공정을 이용함으로써, 상기된 불순물 프로파일을 제조하는 것이 가능해진다. 본 발명에 따른 메탈 게이트에 의한 p 및 nMISFET을 탑재하여 고성능 반도체 집적 회로 칩을 높은 수율로 제조할 수 있다.
본 발명의 제1 특징은, 제1 반도체 영역을 형성하는 제1 도전형의 불순물 농도 분포의 반도체 표면을 향한 프로파일은 급격하게 저농도가 되어, 3㎚당 농도의 비가 0.9보다도 작은 부분을 갖게 되어 효과적이다. 이에 따라, p형 불순물 농도가 높은 영역을 확보하여 단채널 효과를 억제하고, 또한 정미의 n형 영역의 프로파일과 이 영역의 n형 불순물 프로파일과의 차를 작게 하여, Vth 변화를 억제할 수 있다.
본 발명의 제1 특징은, 제2 반도체 영역의 반도체 내부측의 단부에서의 제2 도전형의 불순물 농도가, 반도체 장치의 동작 시의 공핍층 내의 제1 도전형의 불순물의 최대 농도의 2분의 1보다도 작게 되어 한층 효과적이다. 이에 따라, 예를 들면, p형 불순물 농도가 높은 영역을 확보하여 단채널 효과를 억제하여 동시에 n형 불순물 농도를 낮추고, 동시에 n형 불순물 분포의 장소 의존성을 작게 하여 n형 불순물 분포의 변화를 억제하고, 이에 따라 정미의 n형 영역 분포와 정미의 p형 영역 분포와의 변화를 억제하여 Vth의 변화를 억제할 수 있다.
본 발명의 제1 특징은, 제2 반도체 영역의 반도체 내부측의 단부에서, 제2 도전형의 불순물 농도 경사도가, 제1 도전형의 불순물 농도의 경사도보다도 작게 되어 효과적이다. 이에 따라, 상기된 바와 같은 유리한 효과를 얻을 수 있다.
본 발명의 제1 특징은, 반도체 장치의 동작 시의 공핍층 끝에서의 제2 도전형의 불순물 농도가, 공핍층 내의 제1 도전형의 불순물 농도의 최대치의 4분의 1보다도 작게 되어 한층 효과적이다. 이에 따라, 제1 반도체 영역, 예를 들면 p형 불순물 영역 중 MISFET의 특성에 영향을 주는 영역에서의 n형 불순물 농도를 낮추고, 이 영역에서의 정미의 p형 프로파일과 p형 불순물 프로파일과의 차를 작게 하여,Vth 변화를 억제할 수 있다.
본 발명의 제1 특징은, 제2 반도체 영역을 형성하는 제2 도전형의 불순물 프로파일의 피크 위치가, 제2 반도체 영역의 반도체 내부측의 단부보다도 반도체 표면에 위치하게 되어 효과적이다. 이에 따라, 제2 도전형, 예를 들면 n형의 불순물의 주된 분포를 p형 불순물 분포로부터 떨어져, 동시에 정미의 n형 영역의 프로파일과 이 영역의 n형 불순물 프로파일과의 차를 작게 하여, Vth 변화를 억제할 수 있다.
본 발명의 제1 특징은, 제2 반도체 영역을 형성하는 제2 도전형의 불순물 프로파일의 피크 위치에 있어서, 제1 도전형의 불순물 농도는 제2 도전형의 불순물 농도의 2분의 1보다도 작게 되어 한층 효과적이다. 이에 따라, 제2 도전형, 예를 들면 n형의 불순물 분포의 피크 위치에서의 p형 불순물 농도를 낮춤으로써, 정미의 n형 영역의 프로파일과 이 영역의 n형 불순물 프로파일과의 차를 작게 하여, Vth 변화를 억제할 수 있다.
본 발명의 제1 특징은, 반도체 표면에서, 제1 도전형의 불순물 농도는, 제2 도전형의 불순물 농도의 4분의 1보다도 작게 되어 더욱 효과적이다. 이에 따라, Vth에 강하게 영향을 주는 기판 표면에서의 제1 도전형, 예를 들면 p형 불순물 농도를 n형 불순물 농도보다도 낮춤으로써, 정미의 n형 영역의 프로파일과 여기서의 n형 불순물 프로파일과의 차를 작게 하여, Vth 변화를 억제할 수 있다.
본 발명의 제1 특징은, 제2 도전형의 불순물의 반도체 표면에서의 농도는, 제2 반도체 영역의 반도체 내부측의 단부에서의 제2 도전형의 불순물 농도, 또는제2 반도체 영역 내의 제2 도전형의 불순물 농도의 최대치와의 비가 2보다도 작고, 이 단부에서의 제2 도전형의 불순물 농도와의 비가 2분의 1보다도 커져 더욱 효과적이다. 이에 따라, 제2 도전형, 예를 들면 n형의 불순물 분포의 장소 의존성을 작게 하여 완만한 분포로 할 수 있으므로, n형 불순물 분포의 변화를 억제하고, 이에 따라 정미의 n형 영역 분포와 정미의 p형 영역 분포와의 변화를 억제하여, Vth 변화를 억제하고, Vth 제어를 용이하게 할 수 있다.
본 발명의 제1 특징은, 제1 반도체 영역을 형성하는 제1 도전형의 불순물 농도 분포의 반도체 표면을 향한 프로파일은 급격하게 저농도가 되고, 1㎚당 농도의 비가 0.9보다도 작은 부분을 갖게 되어 한층 효과적이다. 이에 따라, 제1 도전형, 예를 들면 p형의 불순물 농도가 높은 영역을 확보하여 단채널 효과를 억제하여 동시에 n형 불순물 농도를 낮추는 효과를 높이고, 동시에 Vth 변화를 억제하는 효과를 높일 수 있다.
본 발명의 제1 특징은, 제1 도전형의 불순물이 인듐이므로 더욱 효과적이다. 이에 따라, nMISFET의 경우에, 작은 확산 계수를 갖는 인듐의 특징을 활용하여 p형 불순물 분포를 형성할 수 있다.
본 발명의 제1 특징은, 제2 도전형의 불순물이 인이므로 더욱 효과적이다. 이에 따라, 큰 확산 계수를 갖는 인의 특징을 활용하여, 완만한 n형 불순물 분포를 갖는 nMISFET를 제조할 수 있다.
본 발명의 제1 특징은 제2 도전형의 불순물이 안티몬 또는 비소로 하는 것에 의해 더욱 효과적이다. 이에 따라, 작은 확산 계수를 갖는 안티몬의 특징을 활용하여, 좁은 분포 폭을 갖는 n형 불순물 분포를 갖는 nMISFET를 실현할 수 있고, p형 불순물 분포와의 중복이 작은 n형 불순물 분포를 실현하고, 단채널 효과를 억제하기 위해 충분한 정미의 p형 불순물 농도를 확보한 데다가 Vth 변화가 작은 Vth를 갖는 MISFET를 제조할 수 있다.
본 발명의 제1 특징은, 제1 도전형의 불순물이 안티몬 또는 비소이므로 한층 효과적이다. 이에 따라, pMISFET의 경우에, 작은 확산 계수를 갖는 안티몬 또는 비소의 특징을 활용하여 n형 불순물 분포를 형성할 수 있다.
본 발명의 제1 특징은, 제2 도전형의 불순물이 붕소이므로 더욱 효과적이다. 이에 따라, 큰 확산 계수를 갖는 붕소의 특징을 활용하여, 완만한 p형 불순물 분포를 갖는 pMISFET를 제조할 수 있다.
본 발명의 제1 특징은, 제2 도전형의 불순물이므로 더욱 효과적이다. 이에 따라, 작은 확산 계수를 갖는 인듐의 특징을 활용하여 좁은 분포 폭의 p형 불순물 분포를 갖는 pMISFET를 제조할 수 있다.
본 발명의 제1 특징은, 도전체가 금속 또는 금속 화합물이므로 더욱 효과적이다. 이에 따라, 게이트 전극을 저저항화할 수 있고, 또한 폴리게이트와 같이 계면의 공핍화에 의한 실효적 게이트 절연막 두께의 증가를 없앨 수 있다. 그리고, 단채널 효과에 강하여 저 Vth의 MISFET를 작은 Vth 변화에 있어서 실현할 수 있다.
본 발명의 제1 특징은, 반도체에, 제1 도전형이 p형인 본 발명의 제1 특징인 반도체 장치와, 제1 도전형이 n형인 본 발명의 제1 특징인 반도체 장치를 탑재하게 되어 더욱 효과적이다. 이에 따라, 낮은 게이트 저항을 갖는 폴리게이트와 같이게이트 절연막의 실효적 두께의 증가를 일으키지 않은 메탈 게이트의 nMISFET 및 pMISFET의 한쪽 또는 양쪽을 Vth의 변화가 작아지도록 제조할 수 있고, 저소비 전력 고성능의 반도체 집적 회로 칩을 실현할 수 있다.
본 발명의 제1 특징은, 제1 도전형이 p형인 본 발명의 제1 특징인 반도체 장치의 도전체와, 제1 도전형이 n형인 본 발명의 제1 특징인 반도체 장치의 도전체가, 동일한 금속 또는 금속 화합물로 구성되게 되어 한층 효과적이다. 이에 따라, 한 종류의 게이트 전극 재료에 의해 pMISFET와 nMISFET의 양쪽을 메탈 게이트에 의해 제조함으로써, 제조 공정을 간략화하여, 반도체 집적 회로 칩을 낮은 비용으로 실현할 수 있다.
본 발명의 제2 특징은,
반도체 표면을 포함하는 제1 영역의 농도보다 내부의 제2 영역의 농도가 4배이상 고농도가 되는 농도 프로파일을 제1 도전형의 불순물로 형성하는 제1 공정;
제1 영역에 제2 도전형의 불순물을 제1 영역의 농도를 넘어 분포시키는 제2 공정;
반도체 표면 상에 절연막을 성막하는 제3 공정;
절연막 상에 도전체를 형성하는 제4 공정; 및
제2 영역의 양측에 반도체 표면을 포함하는 제2 도전형의 반도체 영역을 형성하는 제5 공정
을 포함하는 반도체 장치의 제조 방법이다. 이에 따라, 급격하면서 좁은 폭의 불순물 프로파일을 갖는 반도체 장치를 실현할 수 있다.
본 발명의 제2 특징은, 우선 제5 공정을 실시하고, 다음에 도전체를 매립하기 위한 개구부를 형성하고, 다음에 제1 공정을 개구부를 통해 제1 도전형의 불순물을 반도체로 도입함으로써 실시하고, 마지막으로 제3 공정과 제4 공정을 실시하게 되어 한층 효과적이다. 이에 따라, 상감법으로 게이트 전극인 도전체의 형성을 할 수 있을 뿐만 아니라, 제1 공정에서 형성하는 채널 불순물 프로파일에 첨가되는 열 공정을 적게 하여, 농도 변화가 급격한 불순물 프로파일을 실현할 수 있다.
본 발명의 제2 특징은, 개구부의 형성 후에 제2 공정을 실시하게 되어 더욱 효과적이다. 이에 따라, 제2 공정에서 형성하는 카운터 불순물 프로파일에 부가하는 열 공정을 적게 하여, 분포 폭이 좁은 불순물 프로파일을 실현할 수 있다.
본 발명의 제2 특징은, 제5 공정보다 전에 제2 공정을 실시하게 되어 효과적이다. 이에 따라, 예를 들면 nMISFET의 경우에 대해서는(pMISFET인 경우에는 극성을 반대로 함), 「상감 게이트 공법」에 의해 MISFET를 제조할 때, 채널 불순물 중, 카운터 도핑을 먼저 행하여 표면의 n형 불순물 영역을 열 공정에 의해 완만하게 분포시키는 것을 가능하게 하고, 또한 채널의 이온 주입을 소스·드레인의 활성화를 위한 열 공정 후에 행하여 p형 불순물에 첨가되는 열 공정을 적게 하여, 급격한 p형 불순물 분포를 유지하는 것을 가능하게 할 수 있다.
본 발명의 제2 특징은, 절연막은 화학 기상 성장법을 이용하여 형성하게 되어 더욱 효과적이다. 이에 따라, 채널 불순물을 주입한 후의 게이트 절연막 형성을 열 산화를 이용하지 않고 저온으로 행할 수 있어, 채널의 급격하면서 좁은 폭을 갖는 불순물 프로파일을 실현할 수 있다.
본 발명의 제2 특징은, 제4 공정 이후의 공정에서 850도 이상의 지속 시간이 60초 이하가 되어 효과적이다. 이에 따라, 고온의 열 공정을 적게 할 수 있고, 채널이 급격하면서 좁은 폭을 갖는 불순물 프로파일을 유지하는 것을 가능하게 하고, 또한 불순물 농도와 불순물 분포 프로파일의 제어를 용이하게 할 수 있다.
본 발명의 제3 특징은,
제1 도전성 불순물을 함유하는 반도체로 이루어지는 기초층과,
상기 기초층 상에 형성되어 저면이 상기 기초층의 표면에서 구성된 홈부를 갖는 반도체층과,
상기 홈부의 저면과 측벽을 피복하는 절연체층과,
상기 절연체층으로 피복된 홈부 내에 형성된 도전체층을 구비하고,
상기 반도체층은 상기 제1 도전성 불순물은 도전형이 역의 제2 도전성 불순물을 함유하고,
상기 기초층은 그 표면 영역에 상기 반도체층에 비해 보다 저농도로 상기 제2 도전성 불순물을 함유하는 불순물 확산층을 구비하고,
상기 홈부를 포함하는 상기 반도체층이 형성하는 패턴과 상기 불순물 확산층이 형성하는 패턴과는 동일한 반도체 장치이다.
또한, 본 발명의 제4 특징은,
제1 도전성 불순물을 함유하는 반도체로 이루어지는 기초층 상에 상기 제1 도전성 불순물과 도전형이 역인 제2 도전성 불순물을 함유하는 반도체층을 형성하는 공정과,
상기 반도체층에 포함되는 상기 제2 도전성 불순물의 일부를 상기 기초층의 표면 영역 내에 확산시켜 불순물 확산층을 형성하는 공정과,
상기 불순물 확산층을 형성하는 공정 후에, 상기 반도체층에 저면이 상기 기초층의 표면에서 구성된 홈부를 형성하는 공정과,
상기 반도체층 상에 상기 홈부의 저면과 측벽이 피복되고 또한 상기 홈부 내에 공간이 남도록 절연체층을 형성하는 공정과,
상기 절연체층 상에 상기 공간 중 적어도 일부가 채워지도록 도전체층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법에 있다.
본 발명에 있어서, 불순물 확산층은, 상술된 바와 같이, 도전체층을 위한 홈부를 형성하기 전에, 반도체층에 포함되는 제2 도전성 불순물을 기초층의 표면 영역내에 고상 확산시킴에 따라 형성되는 것으로, 종래의 MISFET에서의 소스·드레인의 익스텐션과 매립 채널의 카운터 도핑층에 상당하고 있다. 즉, 불순물 확산층은, 익스텐션과 카운터 도핑층을 겸하고 있다. 그 때문에, 홈부 형성 후에 익스텐션과는 다른 카운터 도핑층을 형성하는 종래 기술과는 달리, 본 발명에 의하면, 소스·드레인 확산층과 채널 영역과의 접촉 상태에 변화를 생기게 할 수 없었다. 또한, 고상 확산을 이용하고 있으므로, 이온 주입법등을 이용하는 경우에 비해, 불순물 확산층을 얇게 형성하는 것이 용이하다. 따라서, 본 발명에 따르면, 게이트 전극을 금속재료로 구성한 경우에도, 쇼트 채널 효과가 충분히 억제되어, 임계치 전압이 충분히 낮아, 특성의 변화가 억제된 MISFET를 얻을 수 있다.
통상, 본 발명의 방법에 있어서, 우선 반도체층과 소자 분리 절연막이 형성된다. 이 소자 분리 절연막은 반도체층을 둘러싸도록 설치되고, 제2 불순물의 고상 확산은, 소자 분리 절연막에 둘러싸인 소자 영역 내에서 행해진다. 따라서, 본 발명에 있어서, 기초층의 주요면에 수직인 방향으로부터 본 경우, 홈부 형성전의 반도체층 및 불순물 확산층은 소자 영역과 동일한 패턴을 갖는다. 즉, 본 발명에 있어서, 홈부를 포함하는 반도체층의 패턴과 불순물 확산층의 패턴은 같다.
또한, 본 발명에서는, 불순물 확산층은 반도체층으로부터 제2 불순물을 기초층의 표면 영역 내에 고상 확산시킴으로써 형성되기 때문에, 불순물 확산층의 두께나 농도는 반도체층의 하측과 도전체층의 하측에서 같아진다. 즉, 불순물 확산층의 패턴이 홈부를 포함하는 반도체층의 패턴과 같은 것외에 불순물 확산층이 균일한 두께를 갖는 것 및 불순물 확산층이 그 면내 방향에 대해 제2 도전성 불순물을 실질적으로 균일한 농도로 함유하는 것도, 본 발명 방법을 적용함으로써 생기는 현저한 특징이라고 할 수 있다.
본 발명의 반도체 장치에 있어서, 절연체층 및 도전체층은, 상술된 바와 같이 홈부 내에 형성된다. 통상, 이들 절연체층 및 도전체층은, 반도체층의 홈부 중 적어도 일부를 매립하도록 순차 성막한 후, 절연체층 및 도전체층의 홈부의 외측에 형성된 부분을 CMP 법 등을 이용하여 제거함으로써 형성된다. 소자 분리 절연막은 이 CMP에 있어서의 스토퍼막으로서 이용할 수 있으므로, CMP의 앞 단계에서 반도체층 상면이 소자 분리 절연막의 상면과 동일 평면 내에 있는 경우 혹은 반도체층 상면이 소자 분리 절연막의 상면보다도 고위에 있는 경우에는, CMP 후의 반도체 장치에 있어서, 소자 분리 절연막의 상면과 반도체층의 상면은 실질적으로 동일 평면내에 있다. 즉, 소자 분리 절연막의 상면과 반도체층의 상면은 실질적으로 동일 평면 내에 있는 것은, 이러한 방법을 이용한 경우에 나타나는 구조적 특징 중 하나이다.
이상, 본 발명에 따르면, 프로세스 변화에 따른 불순물 프로파일의 변화에 영향을 받지 않고, 고성능의 트랜지스터의 미세화를 꾀할 수 있는 반도체 장치 및 그 제조 방법을 실현할 수 있게 된다. 또한, 본 발명은, 메탈 게이트의 경우에, 채널에 pn 접합을 갖는 불순물 프로파일을 이용하여 단채널 효과에 강한 MISFET를 실현하고, 또한 낮은 Vth를 실현한 후에, 상기 불순물 분포의 특징에 의해 불순물 분포 변화에 기인하는 Vth 변화를 억제하고, 폴리실리콘 게이트의 경우보다도 우수한 성능을 갖는 트랜지스터를 실현하여 높은 수율로 미세화를 추진한 집적 회로를 제조하는 방법을 제공한다.
도 1은 매립 채널을 형성하는 nMOSFET의 게이트 산화막의 바로 아래의 반도체 내의 전형적인 불순물 프로파일의 모식도.
도 2는 메탈 게이트의 경우에, 전형적인 매립 채널의 구조를 이용한 경우의, 카운터 불순물 농도에 대한 Vth와 카운터 불순물 프로파일의 변화에 따른 Vth 변화를 도시한 그래프.
도 3은 표면 채널을 형성하는 nMOSFET의 게이트 산화막 바로 아래의 반도체의 채널 불순물 프로파일의 모식도.
도 4는 게이트 길이(L)의 변화에 대한 Vth의 변화를 개념적으로 도시한 도면.
도 5는 메탈 게이트의 경우에, 도 3에 도시된 스텝형 프로파일을 이용한 경우의, 반도체 표면으로부터 스텝까지의 거리에 대한 Vth와 SCE 범위의 관계를 나타내는 그래프.
도 6a 내지 도 6c는 MOSFET의 단면도.
도 7의 (a)는 본 발명의 실시 형태에 따른 반도체 장치의 게이트 절연막 바로 아래의 정미의 불순물의 기본적인 농도 프로파일.
도 7의 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 게이트 절연막 바로 아래의 채널 불순물과 카운터 불순물의 기본적인 농도 프로파일.
도 8의 (a)와 (b), 도 9의 (a)와 (b), 및 도 10의 (a)와 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 게이트 절연막 바로 아래의 도 7의 (a)와 (b)의 기본적인 불순물 프로파일의 변형예.
도 11a 내지 도 12b는 본 발명의 실시 형태에 따른 반도체 장치의 게이트 절연막 바로 아래의 도 7의 (b)의 기본적인 불순물 프로파일의 변형예.
도 13의 (a)는 nMOSFET의 에너지 대역도.
도 13의 (b)는 nMOSFET의 깊이 방향의 전위를 나타내는 그래프.
도 14는 표면 채널을 생성하는 nMOSFET의 에너지 대역도.
도 15는 매립 채널을 생성하는 nMOSFET의 에너지 대역도.
도 16은 본 발명의 실시 형태에 따른 반도체 장치의 게이트 절연막 바로 아래의 도 7의 (a)의 기본적인 불순물 프로파일의 변형도.
도 17은 메탈 게이트에 도 7의 (a)에 도시된 계단형의 프로파일을 이용한 경우의, 카운터 불순물 농도에 대한 Vth와 SCE 범위의 관계를 나타내는 그래프.
도 18은 메탈 게이트에 도 7의 (a)에 도시된 계단형의 프로파일을 이용한 경우의, 카운터 불순물 농도에 대한 Vth와 Vth 변화의 관계를 나타내는 그래프.
도 19는 도 9의 (a)와 (b)의 계단형의 변형의 프로파일에 기초하여, 이온 주입이나 열 확산 등에 의해 실현 가능한 불순물 프로파일과, 게이트 전압이 임계치 전압 Vth일 때의 홀 농도 분포.
도 20은 제1 실시예의 유효성을 나타내기 위해 조사한 3종의 채널 불순물 프로파일.
도 21은 도 20의 3종의 프로파일에서의, 채널 불순물과 카운터 불순물의 프로파일 변화에 대한 Vth 변화를 나타내는 그래프.
도 22는 도 7의 (a)와 (b)의 계단형의 프로파일에 기초하여, 이온 주입이나 열 확산 등에 의해 실현 가능한 불순물 프로파일과, 게이트 전압이 임계치 전압 Vth일 때의 홀 농도 분포.
도 23은 도 22의 카운터 불순물 프로파일의 형상을 3가지로 변화시킨 각각의 경우에 대해, 채널 불순물과 카운터 불순물의 프로파일 변화에 대한 Vth 변화를 나타내는 그래프.
도 24는 도 9의 (a)와 (b)의 계단형 변형의 프로파일에 기초하여, 이온 주입이나 열 확산 등에 의해 실현 가능한 불순물 프로파일과, 게이트 전압이 Vth 일 때의 홀 농도 분포.
도 25는 실시예 2에 따른 불순물 프로파일을 갖는 MISFET의 단면도.
도 26a 내지 도 26e는 「상감 게이트」 공정을 이용하여 실시예 2의 불순물 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 27은 실시예 1에 따른 불순물 프로파일을 갖는 MISFET의 단면도.
도 28a 내지 도 28g는 「상감 게이트」 공정을 이용하여 실시예 1의 불순물 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 29는 실시예 3에 따른 채널 프로파일을 갖는 MISFET의 단면도.
도 30a 내지 도 30c는 플레이너 트랜지스터 제조 방법을 이용하여 실시예 3의 채널 불순물 분포를 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 31은 본 발명의 채널 불순물 프로파일과 메탈 게이트 전극을 가진 CMOS 트랜지스터의 단면도.
도 32a 내지 도 32c는 「상감 게이트」 공정을 이용하여, 본 발명의 채널 불순물 프로파일과 메탈 게이트 전극을 구비한 CMOS 트랜지스터를 제조하는 방법을 나타내는 공정 단면도.
도 33은 본 발명에 따른 실시예 8의 메탈 게이트를 갖는 pMOSFET의 채널 불순물 프로파일과 카운터 불순물 프로파일을 나타내는 도면.
도 34는 채널 불순물 및 카운터 불순물의 원자의 개수(個數) 또는 배치의 통계적 변화가 Vth에 미치는 변화를 나타내는 그래프.
도 35a 내지 도 35m은 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 36a 내지 도 36c는 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 상면도.
도 37a 내지 도 37c는 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 38은 도 35m에 도시된 구조를 갖는 n형 MISFET의 게이트 전압과 드레인 전류와의 관계에 대한 시뮬레이션의 결과를 나타내는 그래프.
도 39a 내지 도 39c는 실시예 3에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 40은 도 1에 따른 채널 프로파일을 갖는 MISFET의 단면도.
도 41a 내지 도 41f는 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 42a 내지 도 42c는 실시예 2에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
도 43은 실시예 1에 따른 채널 프로파일을 갖는 MISFET의 단면도.
도 44a 내지 도 44f는 실시예 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 채널 불순물 프로파일
2 : 카운터 불순물 프로파일
11 : MOSFET는 기판
12 : 소스 영역
13 : 드레인 영역
14 : 게이트 절연막
15 : 게이트 전극
17 : 좌표 축
도 6a는, 반도체 장치인 MOSFET의 단면도이다. MOSFET는 기판(11), 소스 영역(12), 드레인 영역(13), 게이트 절연막(14)과 게이트 전극(15)으로 구성된다. 후술할 설명을 하기 위해 좌표 축(17)을 설정한다. 좌표 축(17)은 기판(11)과 절연막(14)의 계면을 제로점으로 하고 바로 아래의 방향을 플러스로 하고 있다. 즉 이 축(17)은 기판(11) 내의 깊이를 나타낸다. 또, 제로점은 도면 내의 위치에 한정되지 않고, 상기 계면은 소스 영역(12) 및 드레인 영역(13)과 중첩되지 않으면 어디든 좋다. 또한, 소스 영역(12)과 드레인 영역(13)의 저면을 포함하도록 연장한 평면(16)과 축(17)의 교점을 깊이 A로 한다. 통상 깊이 A는 35㎚ 전후의 깊이이다.
도 7의 (a)와 (b)는 본 발명의 실시 형태에 따른 반도체 장치의 기본이 되는 불순물 프로파일이다. 횡축은 도 6의 좌표축(17)이다. 도 7의 (a)의 종축은 정미의 불순물 프로파일이고, 도 7의 (b)는 채널 불순물 프로파일과 카운터 불순물 프로파일이다. 도 7의 (a)와 (b)는, 도 7의 (b)의 각 깊이에서의 채널 불순물 프로파일과 카운터 불순물 프로파일의 차의 절대치가, 도 7의 (a)의 정미의 불순물 프로파일이라는 관계를 갖는다.
도 7의 (a)에서는, 깊이 B보다 깊은 영역에 제1 도전형의 정미의 불순물 프로파일(18)이 위치하고 있다. 프로파일(18)의 농도는 일정치라도 좋고, 점선(21)과 같이 작은 농도의 영역이라도 좋다. 깊이 제로로부터 깊이 B사이의 영역에는 제2 도전형의 정미의 불순물 프로파일(19)이 위치하고 있다. 프로파일(19)의 농도는 프로파일(18) 내의 최고 농도보다 작은 것이 바람직하다. 깊이 B는 도 6의 깊이 A보다 얕은 것이 바람직하다. 여기서, 「제1 도전형」과 「제2 도전형」은, 상호 반대의 도전형이다. 즉, 제1 도전형을 n형이라고 하면, 제2 도전형은 p형이고, 제1 도전형을 p형이라고 하면, 제2 도전형은 n형이다.
도 7의 (b)에서는, 채널 불순물 프로파일(1)이, 깊이 B보다 얕은 영역에서는 저농도로, 깊은 곳에서는 고농도로 되어 있다. 저농도는 제로라도 좋다. 카운터 불순물 프로파일(2)은, 깊이 제로로부터 깊이 B사이의 영역에 위치하고 있다. 프로파일(2)의 농도는, 프로파일(1)의 깊이 제로로부터 깊이 B사이의 영역의 농도보다 크다. 즉, 소스 및 드레인 전극의 접합 깊이 부근에 고농도 불순물 영역을 설치하고, 이 불순물 영역을 표면 쪽으로 급격하게 저농도로 하고, 이 저농도 부분에 역의 극성의 불순물 영역을 설치하는 것이다.
본 발명자 등의 고찰에 따르면, 카운터 불순물을 도입하는 MOSFET 채널 프로파일의 경우에, 동일 정미의 불순물 농도를 제공하는 불순물 프로파일이라도, 역의 극성의 고농도 불순물이 상호 상쇄하는 경우보다도, 상쇄가 없거나 적어, 각각의 불순물 농도와 정미의 불순물 농도와의 차가 없는 경우가, 프로세스 변화에 기인하는 불순물의 변화에 따라 생기는 Vth 변화가 작다. 이것은, 복수의 프로파일이 상호 상쇄하여 생기는 정미의 프로파일은 각각의 불순물 분포의 변화의 양쪽에 영향을 받기 때문이다. 또한, 상쇄를 이용하지 않음으로써 표면 카운터 불순물 농도 자체도 낮출 수 있고, 이 사실에 의해 더욱 Vth 변화를 억제할 수 있다. 낮은 농도인 경우의 프로세스 변화에 따른 농도 변화의 절대치는, 높은 농도인 경우의 그것보다도 일반적으로 작기 때문이다.
또한 미세화에 따라, 채널 공핍층 영역에 포함되는 불순물 원자수는 감소하고, 그 갯수 내지 배치의 통계적 변화가 Vth에 변화를 준다. 카운터 불순물층을 설치한 경우의 이 통계적 변화의 영향에 대해서는 지금까지 학회 등에서도 보고가 없어 조사되지 않았다. 본 발명자 등의 고찰에 따르면, 동일 Vth를 제공하는 불순물 분포에 대해 비교하면, 카운터 불순물의 기판 표면 근처의 농도가 높을수록, 그 갯수 및 배치의 변화가 Vth에 끼치는 영향은 크다. 따라서, 본 발명의 불순물 프로파일에 의해 단채널 효과를 억제하기 위해 필요한 고농도 채널 불순물 영역의, 표면 부분을 급격하게 저농도로 하고, 기판 표면근처의 카운터 불순물 농도를 낮추어 동일한 Vth를 실현하기 위한 불순물 갯수를 적게 함에 따라, 통계적 변화가 미치는 Vth 변화를 작게 할 수 있다.
여기서 불순물 농도 또는 불순물 원자수는 상술된 바와 같이 활성 불순물 농도 또는 활성 불순물 원자수이고, 실리콘 내에 포함되는 해당 불순물의 화학적 농도중 전기적으로 활성인 부분의 실리콘 중 농도, 또는 원자수이다. 일반적으로, 활성불순물 농도는 해당 불순물의 화학적 농도보다도 작은데, 그 비를 활성화율이라고 한다. 이온 주입 등에 의해 실리콘 내에 도입된 불순물은 일반적으로 부분적으로 만 활성이고, 나머지 부분은 열 공정에 의해 활성화되지만, 한층 고농도가 될수록 그 활성화율은 작아진다. 또한, 특히 기판 표면근처 내지 기판 표면과 게이트 절연막과의 계면에서는, 활성화율이 작아지는 경우가 있다. 일반적으로 채널 프로파일에 이용되는 농도 영역, 즉 5×1018㎝-3정도이하이면, 대부분의 불순물종에 대해, 통상의 활성화 어닐링 공정을 거치면 활성화율은 거의 100%라고 생각해도 좋지만, 기판 표면근처에서는 이 활성화율을 확보할 수 없는 경우가 있다. 도 1에 도시된 종래의 매립 채널의 불순물 프로파일은, 기판 표면근처에 고농도의 불순물 영역을 갖고, 활성화율의 저하가 생길 우려가 있다. 도 7의 (b)의 활성 불순물 농도 분포의 경우에는, 기판 깊이측의 고농도 채널 불순물 영역은 활성화율이 일반적으로 충분히 높고, 또한 기판 표면측은 고농도를 필요로 하지 않기 때문에 활성화율이 일반적으로 충분히 높고, 따라서 실현하기 위해서는 도 7의 (b)와 거의 동일한 해당 불순물 원자 분포를 형성하면 된다. 이 해당 불순물의 화학적 불순물 원자 분포는, SIMS 분석등의 불순물 분석 기술을 이용함으로써 확인할 수 있고, 도 7의 (b)의 프로파일은, 설계 단계에서 기판 표면 근처의 활성화율 저하를 고려하지 않고 채널 프로파일 설계 및 이온 주입 에너지나 도우즈량 등의 프로세스 설계를 행할 수 있다. 도 7의 (b)의 채널 불순물 프로파일(1)의 고농도 부분의 충분한 고농도를 확보하는 것은, 단채널 효과를 억제하는데 중요하다. 이 때문에, 5×1018㎝-3정도 이상의 고농도를 이용하여, 불순물종에 따라 이 부분의 활성화율이 저하될 때까지 고농도를 도입하고, 활성 불순물 농도를 확보할 필요가 생기는 경우가 있다. 이 경우, SIMS 분석 등으로 얻어지는 화학적 불순물 분포의 기판 표면 쪽의 저농도 영역의 급격함과, 활성 불순물 분포의 급격함은 엄격히 다르고, 활성화율의 저하가 생기는 부분에서는, 활성 불순물 분포의 급격함은 화학적 불순물 분포의 그것보다도 느슨해진다. 이 때문에, 설계에 있어서는 활성화율에 의해 환산하여 활성 불순물 분포를 충분히 급격하게 형성하도록 유의할 필요가 있다. 단, 이 경우라도 활성화율에 의해 급격함이 영향을 받는 것은 일반적으로 고농도의 피크 근처이고, 한편 프로파일을 설계하는 데에는 기판 표면 부분의 채널 불순물 프로파일(1)의 저농도 부분을 충분히 저농도로 유지하는 것 및, 이 표면 쪽의 부분에서의 채널 불순물 프로파일(1)의 활성 불순물 분포를 충분히 급격하게 저농도로 하는 것이 유효하고, 통상 이 표면 근처의 농도에 있어서의 채널 불순물 프로파일(1)의 활성화율은 충분히 커서, SIMIS 분석 등에 의해 화학적 불순물 분포를 확인함으로써 활성 불순물 분포의 급격함을 확인할 수 있다.
또, 미세화를 진행시킴에 따라, 단채널 효과를 억제하기 위해, 헤일로 영역을 이용하는 것이 많이 행해지고 있다. 이 경우의 MOSFET의 단면도의 예를 도 6b와 도 6c에 도시한다. 헤일로 영역이란, 도 6b에 도시된 바와 같이, 소스 영역(12) 및 드레인 영역(13)에 가까운 채널 영역에 형성되어 채널 불순물과 동일한 제1 도전형의 극성을 갖는 약간 고농도의 영역(1a, 1b)이다. 헤일로 영역(1a와 1b)이 채널 중앙근처에서 중첩하여, 도 6c에 도시된 바와 같이 영역(1c)을 형성해도 좋다. 이 경우에는, 상기 채널 불순물 프로파일(1)은 영역(1a, 1b, 또는 1c)을 포함시킨 전활성 농도 분포이다. 이후, 채널 불순물 농도는, 헤일로 영역에 기인하는 불순물 농도도 포함시킨 제1 도전형의 불순물 농도로 한다.
카운터 불순물의 분포의 상세한 내용은, 상황에 따라 몇 개의 경우가 있다. 예로서, 게이트 전극에 실리콘의 대역 갭 중앙의 에너지 레벨에 페르미 레벨이 일치하는 금속(미드 갭의 게이트 전극)을 이용하는 경우의, nMOSFET를 주로 생각한다. 이 게이트 재료의 경우, pMOSFET에 대해서도 게이트 전극과 기판과의 대역 도면은 극성을 반대로 하면 동일해지므로, 불순물의 극성을 반대로 한 프로파일을 이용함으로써 pMOSFET에도 적용할 수 있다.
메탈 게이트 nMOSFET의 경우, 기판과 게이트 전극과의 일 함수차가 n+폴리실리콘 게이트의 경우보다도 작기 때문에, n+폴리실리콘 게이트를 이용한 nMOSFET보다도 Vth가 높아진다. 저Vth화의 요구에 응하기 위해 카운터 불순물을 이용하는 종래의 매립 채널을 이용하여 낮은 Vth를 얻는 것이 가능하다. 그러나, 본 발명자 등이 시뮬레이션을 이용하여 검토한 결과, 종래의 매립 채널 구조를 이용하면 프로파일의 변화에 기인하는 Vth의 변화가 매우 커지는 것을 알았다.
본 발명자 등이 이용하는 구조는, 메탈 게이트 nMOSFET의 Vth에 따라 2개의 경우로 분류된다. 채널 p형 불순물의 표면측에 카운터 불순물이 없을 때, Vth는 높아, 채널은 표면 채널로서, 카운터 불순물을 첨가함에 따라, Vth는 서서히 낮아지고, 채널은 서서히 매립 채널이 된다. 표면 채널과 매립 채널 중간의, Vth 에서 채널이 기판의 깊이측이 아니라 기판 표면에 생기는 범위에서는, 매립 채널에서 종래 문제가 되는 게이트 절연막 두께의 실효적 증가가 문제가 되지 않는다. 따라서, 본 발명자 등의 고찰에 따르면, 이 범위에서는 종래의 매립 채널 pMOSFET에서 행해지도록 카운터 불순물을 조금 도입하는 것이 전기 특성의 개선을 가져오지 않아, 카운터 불순물을 조금 도입할 필요는 없다.
이 매립 채널이 되기 직전의 채널 구조를 제공하는 것은, 미드갭의 메탈 게이트의 경우 Vth는 0.4V 정도가 된다. Vth가 0.4V 정도 이하로 설정하는 경우, 채널은 기판 표면보다도 깊이측에 생기고, 게이트 절연막 두께의 실효적 증가가 생긴다.
우선, 미드갭의 메탈 게이트를 이용할 때의 Vth는 0.4V 이하(pMOSFET에서는 -0.4V보다도 절대치가 작은 Vth)이고, 채널이 매립 채널로 되는 경우, 또는 n+폴리실리콘 게이트를 이용한 경우의 매립 채널 pMOSFET인 경우, 도 8의 (b)와 같은 카운터 불순물 프로파일(2)을 이용할 수 있다. 도 8의 (b)에서는, 도 7의 (b)의 프로파일(1)과 마찬가지로 표면 근처의 채널 불순물 농도를 급격하게 낮춤으로써 낮은 농도의 카운터 불순물에 의해 원하는 Vth를 얻어, 이 카운터 불순물 프로파일(2)을 기판 표면에 얕게 형성하여 실효적인 게이트 절연막 두께의 증가를 억제하고 있다. 또, 메탈 게이트의 게이트 전극의 페르미 레벨이 미드갭으로부터 어긋나는 경우에는, Vth의 값도 그 만큼 어긋난다. 즉, 게이트 전극의 페르미 레벨이 xV만큼 미드갭보다도 전도대측으로 어긋나는 경우에는, nMOSFET에 대한 상기 표면 채널과 매립 채널 경계의 Vth는 (0.4-x)V 정도로, pMOSFET에 대해서는 -(0.4+x)V 정도가 된다. 또, 도 8의 (a)는 도 8의 (b)의 각 깊이에서의 채널 불순물 농도와 카운터 불순물 농도차의 절대치로부터 구해지는 정미의 불순물 농도이다.
이어서, 메탈 게이트의 표면 채널과 매립 채널의 경계 부근이상의 Vth (pMOSFET의 경우에는 이 경계에서의 값보다도 절대치가 큰 Vth)인 경우에는, 필요에 따라, 도 9의 (b)와 도 10의 (b)에 도시된 카운터 불순물 프로파일(2)을 이용한다. 상술된 바와 같이 이 경우에는 카운터 프로파일을 얕게 형성할 필요가 없다. 도 9의 (b) 또는 도 10의 (b)의 프로파일은, 채널 p형 불순물과 카운터 n형 불순물과의 pn 접합에서의 불순물 농도가 낮아, pn 접합에서의 농도의 상쇄가 발생하지 않는다. 채널 p형 불순물의 활성화 농도가 충분히 상승하지 않는 등, 단채널 효과를 억제하기 위해 충분한 불순물 농도를 얻을 수 없는 경우에, 카운터 n형 불순물 농도가 채널 p형 불순물 농도를 상쇄하지 않은 도 9의 (b) 또는 도 10의 (b)의 카운터 불순물 프로파일을 이용할 필요가 있다. 도 10의 (b)에서는 기판 표면의 카운터 불순물 농도를 낮추고, 채널 캐리어(전자 또는 홀)가 불순물과 산란함에 따른이동도의 저하를 막아, 전류치를 크게 할 수 있다. 단, 얕은 표면 저농도층의 폭 속에 좁은 분포의 카운터 불순물 프로파일(2)을, 변화없이 형성하는 것은 곤란하므로, 정밀한 프로세스 제어가 가능한 경우에 이용하는 것이 좋다.
본 발명자 등의 시뮬레이션이 도시된 바와 같이 도 9의 (b) 또는 도 10의 (b)에서 카운터층의 분포의 폭은 큰 편이, 프로세스 변화가 Vth 변화에 끼치는 영향은 작아진다. 따라서, p형 불순물의 활성 농도를 상쇄하지 않을 정도로 폭이 큰 카운터 n형 불순물 농도를 이용하는 것이 좋다. 또, 도 9의 (b)와 도 10의 (b)의 채널 불순물 프로파일(1)은, 도 7의 (b)의 채널 불순물 프로파일(1)과 동일하다. 또한, 도 9의 (a)는 도 9의 (b)의 깊이 마다의 채널 불순물 농도와 카운터 불순물 농도차의 절대치로부터 구해지는 정미의 불순물 농도이다. 도 10의 (a)는 도 10의 (b)의 깊이마다의 채널 불순물 농도와 카운터 불순물 농도차의 절대치로부터 구해지는 정미의 불순물 농도이다.
채널 p형 불순물의 활성화 농도가 단채널 효과를 억제하기 위해 충분할 정도로 높일 수 있는 경우에는, 도 11a와 도 11b와 도 12a와 도 12b의 프로파일을 이용할 수 있다.
도 11a에서는, 기판 표면의 채널 p형 불순물 농도를 표면에서 급격하게 저농도로 함으로써 카운터 불순물 농도를 낮추고, 이 카운터 n형 불순물 프로파일(2)이 채널 p형 불순물 프로파일(1)과 중복을 갖는다. 급격하게 저농도가 되는 채널 p형 불순물 프로파일(1)을 이용함으로써 저농도의 카운터 n형 불순물에 의해 원하는 낮은 Vth를 실현할 수 있다. 저농도의 카운터 n형 불순물을 이용함에 따라 채널 p형불순물 농도의 n형 불순물에 의한 취소를 작게 하여 단채널 효과 억제를 위해 필요한 정미의 p형 불순물 농도를 확보할 수 있다. 충분한 활성 p형 불순물 농도를 확보할 수 있는 경우에는, 도 11b와 같이 n형 불순물이 기판속까지 확대된 분포를 가져도 좋다.
도 12a는 카운터 n형 불순물 프로파일(2)은 기판 표면에 저농도 부분을 갖는다. 본 발명자 등의 고찰에 따르면, 매우 미세한 MOSFET의 경우에 중요해지는 불순물 원자의 갯수 및 배치의 통계적 변화가 미치는 Vrth의 변화는 기판 표면의 원자를 제거함에 따라 저감된다. 이 Vth 변화는 제1 도전형의 불순물의 변화에 기인하는 부분과, 제2 도전형의 불순물의 변화에 기인하는 부분이 있고, 제2 도전형의 불순물 농도를 높임에 따라, 제1 도전형의 불순물에 기인하는 변화는 상쇄되어 전체의 Vth 변화는 작아지고, 표면 채널과 매립 채널과의 경계 부근에서 최저치를 갖고, 또한 제2 도전형의 불순물 농도를 높임에 따라 다시 Vth 변화가 커진다. 도 12a의 불순물 프로파일에 따르면, 기판 표면 근처의 채널 p형 불순물 농도를 급격하게 저농도화함으로써 기판 표면 근처의 p형 불순물 원자 농도를 제외하고 통계적 변화를 저감시키고, 이 영역의 카운터 n형 불순물 농도를 낮춘 후에 더욱 n형 불순물 프로파일(2)의 최외측 표면을 저농도로 함에 따라, 또한 원자 배치 및 원자갯수의 통계적 변화에 따른 Vth 변화를 저감시키고 있다. 도 12a의 불순물 분포에 따른 불순물 원자수 및 원자 배치의 변화에 기인하는 Vth 변화의 저감의 효과는, Vth에서 채널이 충분히 매립 채널이 되는 경우에 특히 유효해진다. 카운터 n형 불순물의 표면을 저농도로 하는 구조에 있어서, 도 12b와 같이 저농도의 카운터 n형 불순물이 기판속까지 분포해도 좋다.
매우 미세한 트랜지스터에 있어서의 채널 영역의 불순물 원자수의 감소에 따라 생기는 이 원자수 및 그 배치의 통계적 변화에 따른 Vth의 변화는, 표면 채널에 대해 논의되고 있다. 표면 채널의 경우, 채널 캐리어 분포가 생기는 기판 표면의 위치의 채널 불순물이 이 Vth 변화에 가장 강하게 기여하고, 또한 채널 공핍층 내의 기판 표면측의 불순물만큼 이 Vth 변화에 의해 강하게 기여하는 것이 본 발명자 등에 의해 분명해지고 있다.
한편,매립 채널의 경우, 성긴 카운터 불순물 분포를 형성할 때 등의 프로세스 상의 변화에 기인하는 Vth 변화도 커서, 상기된 통계적 변화에 대한 논의는 되지 않고, 대책도 충분하지 않다.
예를 들면, 카운터 불순물의 기판 표면을 고농도로 하고, 기판 표면보다 속의 채널 캐리어가 생기는 위치의 불순물 농도를 급격하게 낮춤으로써, 채널 캐리어에의 불순물 원자수 및 그 배치의 통계적 변화를 억제하려는 노력을 해도, 이 때의 게이트 절연막 두께의 실효적 증가가 억제됨에 따른 특성 개선은 기대할 수 있지만, 불순물 원자의 통계적 변화에 기인하는 Vth 변화의 억제에 대해서는, 좋은 결과는 얻을 수 없다.
매립 채널의 경우에는, 표면 채널의 경우보다도 자세하게 원자수 및 배치의 통계적 변화가 Vth에 끼치는 영향의 요인을 분석할 필요가 있다.
도 13의 (a)와 (b)에 도시된 바와 같이, 게이트 바이어스(VG)를 결정하는 전기 포텐셜은, 기판 표면에서의 전기 포텐셜의 값(Φs)보다도, 실리콘 기판 표면에서의 전계(Eox)에 따라 결정되는 기울기에 의해, 게이트 절연막의 두께(tox)만큼, 더욱 낮은 값으로 되어 있다.
도 14에 도시된 바와 같이, 표면 채널의 경우에는 채널 캐리어 위치는 기판 표면에 있고, 채널 캐리어 위치에서의 전기 포텐셜(Φch)은 Φs와 일치한다. 또, 표면 채널에서의 캐리어 분포는 전자 파동 함수의 확대를 갖는다. qΦch는 이 확대의 무게 중심 위치에 있어서의 포텐셜로 행해야하고, 기판 최외측 표면과는 수㎚ 어긋나 있다. 공핍층 내에서의 불순물 원자의 통계적 변화는, Φch에 변화를 줌과 함께 기울기 Eox에 변화를 주고, Vth에 변화를 주고 있다. Eox는 게이트 전극에 달하는 전계이다. 보다 게이트 전극에 가까운 측, 즉 보다 기판 표면측의 불순물 원자만큼, 그 변화 Φs에 끼치는 영향이 커진다.
표면 채널의 경우에는, 가장 Φs에 큰 영향을 주는 기판 표면의 위치는, 채널이 생기는 위치이고, 채널 위치에서의 전기 포텐셜에의 불순물 원자 변화의 영향도, 보다 기판 표면측의 불순물의 변화만큼 커서, 양자가 일치하고 있었다.
그러나, 도 15에 도시된 바와 같이 매립 채널의 경우, Φs의 변화가 Vth에 대응하는 포텐셜에 변화를 준다. Φs는 보다 기판 표면측의 불순물 프로파일의 변화에 따라 크게 영향을 받는다. 예를 들면, 기판 깊이측의 채널 캐리어가 생기는 위치의 카운터 불순물 농도를 저하시켜, 기판 표면의 카운터 불순물 농도 프로파일을 급격하게 고농도로 하고, 채널 위치의 전기 포텐셜에의 불순물 원자의 변화의 영향을 작게 한다. 그러나, 기판 표면의 카운터 불순물 농도가 높기 때문에, 게이트 전극에 가까운 기판 표면에서의 불순물 전하가 변화됨에 따라, Φs의 변화는 오히려 커진다. 따라서, 이 경우의 매립 채널 Vth 변화는 오히려 커진다. 이 때문에, 불순물 원자의 통계 변화에 따른 Vth 변화를 억제하기 위해서는, 채널 위치가 아니라, 도 16과 같이 기판 표면에서의 정미의 불순물 프로파일(18, 19)의 변화를 억제하고, Φs 또한 Eox의 변화를 억제할 필요가 있다. 특히, 도 12a와 도 12b와 같이 기판 표면에서의 카운터 불순물 농도를 낮추고, 바람직하게는 농도를 제로로 하는 것이, Vth 변화를 억제하기 위해 유효하다. 또한, 마찬가지로 기판 표면에서의 채널 불순물의 표면 농도를, 단채널 효과를 열화시키지 않은 범위에서 낮추고, 이상적으로는 농도를 제로로 하는 것도, 불순물 원자의 분포의 통계 변화에 기인하는 Vth 변화를 작게 하는데 유효하다. 그런데, 도 16은, 도 12a와 도 12b의 깊이마다의 채널 불순물 농도와 카운터 불순물 농도차의 절대치로부터 구해지는 정미의 불순물 농도를 나타내는 그래프이다. 또, 카운터 불순물 프로파일이 높은 표면 농도를 갖는 형상을 하는 경우라도, 역의 극성을 갖는 채널 불순물의 표면이 낮은 것에 의해, 카운터 불순물 농도를 낮추어 원하는 Vth의 값을 얻을 수 있어, 통계 변화에 따른 Vth 변화를 억제할 수 있다.
매립 채널에서는, 카운터 불순물의 표면측을 저농도로 하고, 그 깊이측을 고농도로 하는 분포를 형성하는 것은, 게이트 절연막 두께의 실효적 증가를 초래하고, S 인자 열화나 단채널 효과 증대를 가져온다. 이들을 피하기 위해, 얕은 카운터층 형성의 필요성을 만족할 수 없게 된다.
카운터 불순물을, 저농도 혹은 좁은 범위에 도입하여, Vth에서 기판 표면에 채널이 생기는 경우, 즉 카운터 불순물 프로파일을 갖는 트랜지스터를 표면 채널의범위에서 동작시키는 경우, 채널 불순물의 표면 농도가 급격하게 저농도가 되고, 카운터 불순물의 표면 농도가 저농도가 되는 불순물 프로파일이 유효하다. 채널이 기판 표면에 생기기 때문에, 게이트 절연막의 두께의 실효적 증가가 없고, 따라서 얕은 카운터 불순물층 형성의 필요성이 작다. Vth보다도 게이트 바이어스를 내리면, 카운터 불순물층의 분포에 따라 캐리어는 서서히 기판속이 되기 때문에, 게이트 바이어스가 제로일 때의 전류치를 충분히 작게 유지될 정도로 얕은 카운터층이면 된다. 특히 메탈 게이트인 경우, 카운터 불순물층을 갖는 채널 불순물 분포를 이용하여 Vth가 0.4V전후를 표면 채널의 범위로 실현할 수 있다.
도 17은 메탈 게이트의 경우에, 도 7의 (b)에 도시된 계단형의 프로파일을 이용한 경우의, 카운터 불순물 농도에 대한 Vth와 SCE 범위를 시뮬레이션한 결과이다. 여기서 도 7의 p형 불순물 농도 프로파일의 스텝의 상단의 농도는 5×1018㎝-3이고, 스텝 하단의 표면 근방의 농도는 제로이다. 반도체 표면으로부터 스텝까지의 거리는 25㎚로 하였다. 게이트 길이는 95㎚로 하고 있다. 횡축은 카운터 불순물 농도이고, 종축은 Vth와, SCE 범위이다. □표시는 Vth를 나타내고 있다. △표시는 SCE 범위를 나타내고 있다. 이것으로부터, 카운터 불순물 농도가 높아질수록 Vth는 작아지고 SCE 범위는 커지는 것을 알 수 있다. 또한, 저 Vth인 예를 들면 0.4V를 달성하기 위해서는, 카운터 불순물 농도는 9×1017㎝-3이면 되고, 이 농도에 있어서, SCE 범위는 50㎷ 정도인 것을 알았다. 도 2의 Vth가 0.4V에서의 카운터 불순물 농도는 5.3×1018㎝-3이기 때문에, 동일한 크기의 Vth를 얻기 위해 5분의 1이하의 농도로 달성할 수 있는 것을 알 수 있다. 도 5의 Vth가 0.4V에서의 SCE 범위는 70㎷이므로, 동일한 크기의 Vth에서 SCE 범위를 20㎷ 저감시키는 것을 알 수 있다. 이와 같이 도 7의 (b)의 계단형의 프로파일은, 도 1의 프로파일보다, 카운터 불순물 농도의 저감이 가능하여, 도 3의 스텝형의 프로파일보다, SCE 범위를 저감시킬 수 있어 Vth가 변화하기 어려운 것을 알았다.
도 18도 메탈 게이트의 경우에, 도 7의 (b)에 도시된 계단형의 프로파일을 이용한 경우의, 카운터 도펀트 농도에 대한 Vth와 역도전형의 불순물층의 프로파일의 변화에 따른 Vth 변화를 시뮬레이션한 결과이다. 여기서 도 7의 (b)의 p형 불순물 농도 프로파일(1)의 형상은 도 16의 경우와 동일하게 하였다. 횡축은 카운터 도핑한 n+불순물층의 n형 불순물 농도이고, 종축은 Vth와, 도 7의 (b)의 프로파일(2)의 형상 변화에 따른 Vth의 변화가다. ×표시는 Vth를 나타내고 있다. □표시는 깊이 25㎚의 위치에 존재하는 pn 접합이 1㎚ 얕아져 깊이가 24㎚이 됐을 때의 Vth의 변화를 나타내고 있다. △표시는 프로파일(2)의 농도가 2% 감소했을 때의 Vth의 변화를 나타내고 있다. 따라서, 도 18의 ×표시의 Vth와 도 17의 □표시의 Vth는 동일한 관계를 나타내고 있다. 변화의 폭을 이와 같이 설정하는 것은 반도체 제조 장치 등에 의한 제조 변화를 상정하기 때문이다. 이것으로부터, 저 Vth인 예를 들면 0.4V를 달성하기 위해서는, n형 불순물 농도는 9.3×1017㎝-3의 고농도가 필요한 것을 알 수 있다. 또한, 이 농도에 있어서, □표시의 깊이의 변화에 따른 Vth의 변화량은 20㎷ 정도였다. △표시의 농도의 변화에 따른 Vth의 변화량은 5㎷였다. 도 2의 깊이의 변화에 대한 Vth의 변화량은 50㎷ 이었기 때문에, 40%로 저감되는 것을 알 수 있다. 또한, 도 2의 농도의 변화에 대한 Vth의 변화량은 10㎷이기 때문에, 반으로 저감할 수 있는 것을 알 수 있다. 이와 같이 도 7의 (b)의 계단형의 프로파일은, 도 1의 프로파일보다, 프로파일의 형상의 변화에 대해 Vth는 변화하기 어려운 것을 알았다.
(실시예 1)
도 19는, 도 9의 (b)의 계단형의 변형의 프로파일에 기초하여, 이온 주입이나 열 확산 등에 의해 실현할 수 있는 프로파일을 구하여 모델화하고, 또한 게이트 전압이 임계치 전압 Vth일 때의 홀 농도 분포를 디바이스 시뮬레이션을 이용하여 구한 본 발명의 실시예 1의 MIS 트랜지스터의 깊이 방향의 불순물 농도 프로파일이다. 횡축은, 게이트 절연막과 반도체 기판과의 계면(23)으로부터 반도체 내부에의 깊이이다. 종축은 불순물 농도이다. 실선은 정미의 불순물 농도 프로파일이고, 흑사각이 있는 실선은 카운터(n형) 불순물 농도 프로파일이고, 백사각이 있는 실선은 채널(p형) 불순물 농도 프로파일이고, 점선은 드레인 전극에 1V를 인가했을 때에 게이트 전압이 Vth일 때의 캐리어(홀) 농도 분포이다. 여기서, 불순물 농도 프로파일이란, 집적 회로 칩 내에서, 동일한 동작을 하도록 작성된 트랜지스터에 대해, 채널 영역에서, 게이트단으로부터 특정한 거리에서의 불순물 농도를 평균한 것의 기판 깊이 방향으로의 분포로 한다. 이하의 실시예에서는, 특별히 언급하는 경우를 제외하고, n 채널의 MIS 트랜지스터에 대해 설명한다. p 채널의 MIS 트랜지스터의 경우에는 각 도전형을 반대로 하면 된다.
실시예 1에서는, 깊이 35㎚ 부근으로부터 내측에서의 채널(p형) 불순물 농도를 5×1018㎝-3로 높이고 있다. 그리고, 깊이 30㎚ 전후에서 급격히 감소시키고, 기판 표면(23) 쪽에서는 농도를 저하시키고 있다. 채널 불순물 프로파일은 단채널 효과를 억제하기 위해 고농도가 요구되고, 한편 낮은 Vth를 얻기 위해, 기판 표면(23) 근처에서는 저농도인 것이 바람직하다. 또, 이 때문에, 채널 불순물 프로파일은 페르미 분포 함수에서 근사하는 것으로 하였다.
제1 실시예에서는, 채널 불순물 농도를 최대 1㎚당 20% 감소시키고, 기판 표면 1 부근에서의 채널 불순물 농도를 1×1017㎝-3로 억제하고 있다. 이 때문에, 카운터 불순물(n형 불순물)의 농도를 낮게 억제해도 낮은 Vth를 얻을 수 있었다.
즉, 카운터 불순물 농도는 대개 l.4×1018㎝-3이고, 정미의 n형 불순물 농도는 대개 1.3×1018s㎝-3이고, 정미의 n형 불순물 농도에의 채널 불순물 프로파일의 기여가 작다. 이 때문에, 정미의 n형 불순물 농도의 변화에, 채널 불순물 분포가 끼치는 영향이 작고, 카운터 불순물 농도 변화만이 정미의 n형 불순물 농도 변화를 결정한다. 이에 따라, p형 불순물 농도의 변화가 Vth에 미치는 변화를 작게 할 수 있다. 그뿐만 아니라, 동일한 Vth를 얻기 위한 카운터 불순물 농도를 낮게 억제할 수 있으므로, 정미의 n형 불순물 농도의 변화의 절대치를 작게 할 수 있고, 카운터 불순물 농도의 변화가 Vth로 미치는 변화를 작게 할 수 있다.
도 20에, 제1 실시예의 유효성을 나타내기 위해 조사한 3종의 채널 불순물프로파일을 나타낸다. 일반적으로, 채널에 pn 접합을 갖는 트랜지스터에 있어서는, 고에너지 이온 주입 및 열 공정에 따라, 채널(p형) 불순물 프로파일은 완만한 경사를 갖는다. 이들 채널 불순물 프로파일은 페르미 분포 함수의 형상 팩터 t를 참조 번호(2, 4, 6)를 대신하여 발생시켰다. 형상 팩터 t가 2인 프로파일은 실시예 1의 도 19에 도시된 채널 불순물 프로파일과 동일하고, 카운터 불순물의 피크 농도는 각각의 p형 불순물 프로파일인 경우에 Vth가 0.4V가 되도록 조절하였다. 단, 카운터 도핑의 피크 위치는 반도체 계면으로부터 15㎚의 깊이에 두었다. 한편, t가 6의 프로파일은 반도체 계면에서 t가 2의 프로파일과 마찬가지로 1×1017㎝-3정도의 표면 불순물 농도를 갖지만, 표면을 향한 농도의 감소가 완만하다. t가 4인 프로파일은 t가 2와 6인 프로파일의 중간에 위치하고 있다. t가 6인 프로파일의 경우에 t가 2인 프로파일과 동일한 Vth : 0.4V를 얻기 위해 필요한 카운터 불순물의 피크 농도는 2×1018㎝-3였다. 또한, t가 4인 경우에는, 1.7×1018㎝-3이었다. 이것보다 t가 작은 것이, 필요해지는 카운터 불순물 농도가 낮아, 따라서 정미의 n형 불순물 농도의 변화의 절대치가 작다. 또한 채널 불순물 프로파일 전역에서 채널 불순물 농도가 낮고, 정미의 n형 불순물 농도의 크기가 카운터 불순물 농도로 결정되기 때문에, Vth 변화가 작다.
도 21은, 도 20의 3종의 프로파일 각각에 상기된 대응하는 카운터 불순물 프로파일을 첨가한 경우의, 프로파일 변화에 대한 Vth 변화를 나타내는 그래프이다. 수치는 디바이스 시뮬레이션을 이용하여 구하였다. nsc-5%라고 적은 축은, 카운터불순물 농도가 5% 변화될 때의 Vth의 변화값을 나타낸다. nwell-5%라고 적은 축은, 채널 불순물 농도가 5% 변화될 때의 Vth의 변화의 값을 나타낸다. rgwx-1㎚이라고 적은 축은, 채널 불순물 농도가 급격히 감소하는 위치(도 20의 선분 25로 나타내는 깊이 : 30㎚)가 1㎚ 변화될 때의 Vth의 변화의 값을 나타낸다. scp-1㎚의 축은 카운터 불순물 농도의 피크 위치(도 20의 선분(26)으로 나타내는 깊이 : 15㎚)가 1㎚ 변화될 때의 Vth의 변화의 값을 나타낸다. scj-1㎚의 축은, 카운터 불순물 농도의 피크 위치로부터, 그 피크 위치의 농도의 10분의 1의 농도가 되는 위치까지의 거리(20㎚로 설정했음)가 1㎚ 변화될 때의 Vth의 변화의 값을 나타낸다. △표시는 t가 6인 경우이고, □ 표시는 t가 4인 경우이고, ○표시는 t가 2인 경우이다. 이것으로부터, t가 작은 것이, 채널 불순물 농도 변화, 카운터 불순물 농도 변화, 채널 불순물 프로파일의 스텝 형상의 단차의 깊이 변화 중 모든 것에 대해서도, 작은 Vth 변화를 주고 있다. 또한, 농도 변화뿐 아니라, 카운터 불순물 농도의 피크 위치의 변화, 카운터 불순물 프로파일의 형상의 변화 등에 대해서도, t가 작은 편이 작은 Vth 변화를 주는 것을 알았다. 이들은, Vth의 변화를 작게 하기 위해서는, 채널 불순물 프로파일의 스텝 형상의 단차부의 기울기를 가능한 한 급격하게 하면 된다고 생각할 수 있다.
또한, 도 2와 비교하여 보자. 우선, 불순물 농도에 대해, 도 2에서는 2% 변화되면 Vth가 10㎷ 변동했지만, 도 21에서는, 5% 변화됨에도 불구하고 10㎷ 정도밖에 변동하지 않는다. 프로파일의 깊이 방향의 변화에 대해서도 도 2에서는 0.5㎚ 변화되면 Vth가 50㎷ 변동했지만, 도 21에서는 최도 변화하기 쉬운 t가 6의 프로파일의 채널 불순물의 스텝의 위치가 1㎚ 변화되어도 24㎷밖에 변동하지 않는다. 이와 같이, t가 6이하이면 도 2에 비교하여 현저히 Vth의 변화를 저감시킬 수 있다. 또, t6의 프로파일의 최대의 농도 경사는 1㎚당 농도의 비가 0.9 정도이고, 0.9보다 작으면, t가 6보다 작은 경우에 해당한다.
실시예 1에서는, 카운터 불순물 프로파일이 채널 불순물 프로파일의 표면 저농도 영역 내에 포함되도록 형성되어 있다. 즉, 카운터 불순물 프로파일의 공핍층단에서의 농도가 공핍층 내의 채널 불순물 프로파일의 농도의 최대치의 1/4보다도 작아지도록 형성되어 있는, 이들은, 공핍층 내의 정미의 p형 불순물 프로파일에서의 카운터 불순물 농도가 낮은 것에 의해 달성된다. 단채널 효과를 억제하기 위해 채널 불순물 프로파일의 깊이측에 고농도의 p형 불순물 분포가 이용된다. 공핍층은 채널 불순물 프로파일의 고농도 영역으로 확대되고, 트랜지스터 특성은 공핍층 내의 고농도 채널(p형) 불순물 영역의 고농도의 전하에 강하게 의존한다. 카운터 불순물 프로파일이 채널 불순물 프로파일의 고농도 영역에 포함되지 않기 때문에, 공핍층 내의 정미의 채널(p형) 불순물 프로파일은 채널 불순물 프로파일만으로 결정된다. 카운터 불순물 프로파일이 변화되어도, 정미의 p형 불순물 프로파일의 Vth를 결정하는 중요한 부분은 영향을 받지 않아, Vth 변화는 작아진다. 또, 카운터 불순물 프로파일의 폭을 좁게 형성하기 때문에, 도 10의 (b)에 도시된 바와 같이 카운터 불순물 프로파일의 기판 표면측에 저농도의 pn 접합을 형성해도 괜찮다.
실시예 1에서는, pn 접합의 위치에서의 p형 및 n형 불순물 농도를 공핍층 내에서의 최대의 채널 불순물 농도보다도 1자릿수이상 낮춤으로써, 이들 변조가 트랜지스터 동작에 끼치는 영향을 작게 하고 있다. 여기서, 공핍층이란, 불순물 농도에 대해 캐리어 농도가 10% 이상 작아지는 영역이라고 정의하고, 도 19의 실시예 1에 있어서는 공핍층단은 깊이 38㎚ 부근, 공핍층 내에서의 채널 불순물 농도의 최대치는 공핍층단 부근에 위치하고, 농도는 5×1018㎝-3이다. 또, 채널 불순물 농도의 최대치는 공핍층단보다도 얕은 위치에 존재해도 좋다.
또한, 실시예 1에서는, 반도체 계면에서, 채널 불순물 농도가 카운터 불순물 농도의 4분의 1보다도 작다. 공핍층 내의 단위 전하당 전기 특성에의 영향은, 반도체 계면측에서의 전하 분포가 전기 특성에 끼치는 단위 전하당의 영향이, 반도체 깊이측에서의 전하 분포에 의한 그것보다도 크다. 반도체 계면에서, 정미의 n형 불순물 농도에 대한 채널 불순물 프로파일의 영향을 작게 함으로써, 채널 불순물 농도의 변화가 전기 특성에 미치는 변화를 작게 할 수 있다. 한편, 공핍층 내의 정미의 n형 불순물 농도 프로파일 중, 최대 농도의 전기 특성에의 영향은 일반적으로 크다. 실시예 1에 있어서는 최대의 정미의 n형 불순물 농도를 제공하는 장소에서의 채널 불순물 농도를 카운터 불순물 농도의 1/4보다도 작게 하고, 채널 불순물 농도의 변화가 전기 특성에 끼치는 영향을 작게 할 수 있다.
또한, 실시예 1에서는, 카운터 불순물 프로파일의 피크 위치가, pn 접합의 위치보다도 얕게 위치한다. 이에 따라, 카운터 불순물의 주된 프로파일은 채널 불순물 프로파일로부터 떨어져 위치하고, 정미의 n형 불순물 프로파일은 오로지 카운터 불순물 프로파일에 의해 결정되고, 또한 정미의 p형 불순물 프로파일은 오로지채널 불순물 프로파일에 의해 결정된다. 카운터 불순물 프로파일과 채널 불순물 프로파일의 변화에 따른 정미의 p형 및 n형 불순물 프로파일의 변화를 작게 하고, Vth의 변화를 작게 하고 있다.
실시예 1에 있어서, 카운터 불순물 농도를 높임으로써, 더욱 낮은 Vth의 MISFET에서 Vth 변화를 작게 억제할 수 있다. 그 때, 카운터 불순물 프로파일을 채널 불순물 프로파일의 표면 저농도 부분의 깊이 정도로 억제하는 것이 바람직하지만, 고농도의 카운터 불순물 프로파일을 이용함으로써 카운터 불순물 프로파일의 단이 채널 불순물 프로파일의 고농도 부분에 중첩되는 경우라도, 본 실시예 1에 도시된 표면을 향하여 급격히 저농도가 되는 채널 불순물 프로파일을 이용함으로써, Vth 변화를 작게 할 수 있다.
실시예 1에서는, 도 19와 같이 채널 불순물 프로파일이 표면을 향하여 급격히 낮아지는 장소를 30㎚ 부근으로 하고 있지만, 이 장소를 보다 표면측으로 이동시킨 프로파일을 이용함으로써, 단채널 효과를 더욱 억제할 수 있다. 이 경우, 도 19의 경우와 동일한 Vth를 얻기 위해서는 도 19에 도시된 것보다도 높은 농도의 혹은 보다 넓게 분포하는 카운터 불순물 프로파일을 이용하면 좋다. 반대로, 급격히 낮아지는 장소를 깊이측으로 이동시키고, 동일한 Vth를 얻기 위해 도 19의 경우보다도 낮은 농도의 혹은 보다 좁게 분포하는 n형 불순물 프로파일을 이용하면, 도 1의 경우보다도 단채널 효과가 커져 버린다. 단, 일반적으로 급격히 낮아지는 장소를 표면측으로 이동할수록 불순물의 변화가 Vth에 미치는 변화는 커져 버린다. 이와 같이, 단채널 효과의 억제와 불순물 분포 변화에 따른 Vth의 변화의 억제는 소위 트레이드 오프의 관계에 있다. 트랜지스터의 제조에 이용하는 리소그래피나 에칭등 게이트 가공의 정밀도와, 이온 주입이나 열 공정등 채널 불순물 프로파일 제어의 정밀도를 감안하고, 원하는 Vth를 얻기 위해 상기 트레이드 오프에 있어서의 최적의 채널 불순물 분포를 이용하면 좋다. 본 발명의 채널 불순물 분포를 이용함으로써, 단채널 효과와 불순물 프로파일 변화에 기인하는 Vth 변화가 억제된다. 그리고, 낮은 Vth의 트랜지스터를 실현할 수 있어, 높은 수율에 의해 고속으로 소비 전력이 낮은 집적 회로를 실현할 수 있다.
(실시예 2)
도 22는, 도 7의 (a)의 계단형의 프로파일에 기초하여, 도 19와 마찬가지로 이온 주입이나 열 확산 등에 의해 실현할 수 있는 프로파일을 모델화하여 구하고, 또한 게이트 전압이 Vth 일 때의 캐리어(홀) 농도 분포를 디바이스 시뮬레이션을 이용하여 구한 본 발명의 실시예 2의 MIS 트랜지스터의 깊이 방향의 채널 프로파일이다. 횡축, 종축, 실선, 흑사각이 있는 실선, 백사각이 있는 실선과 점선의 의미는 도 19의 경우와 마찬가지이다. 실시예 1과 마찬가지로 기판 표면(23)을 향하여 급격히 농도가 감소하는 채널 불순물 프로파일과, pn 접합 위치에서 저농도의 카운터 불순물 프로파일을 이용하여, 단채널 효과를 억제하고 있다. 실시예 2에 있어서는, 실시예 1와 달리, 카운터 불순물 프로파일이 채널 불순물 프로파일에 교차하는 위치에서는, 카운터 불순물 농도 경사가 채널 불순물 농도 경사보다도 완만하다. 그리고, 카운터 불순물 프로파일이, 채널 불순물 프로파일의 고농도 부분까지 확대되고 있다.
실시예 2에서는, 반도체 계면으로부터 26㎚의 깊이(도 22의 선분 24의 위치)에서 채널 불순물 프로파일과 카운터 불순물 프로파일의 농도가 일치하고, pn 접합을 형성하고 있다. 계면(23)을 향하여 급격히 저농도가 되는 스텝형의 채널 불순물 프로파일을 이용하고, 이에 따라 pn 접합에서의 채널 불순물 및 카운터 불순물 농도를 공핍층 내에서의 최대의 채널 불순물 농도의 12% 정도로 낮출 수 있다. pn 접합에서의 채널 불순물 및 카운터 불순물 농도는 약 6×1017㎝-3이고, pn 접합에 있어서의 채널 불순물 농도를 낮춤으로써, 접합 부근에서의 채널 불순물 농도의 변화가 정미의 n형 불순물 농도에 미치는 변화가 작아지고, 트랜지스터 동작에의 변화의 영향이 작아진다.
또한, 채널 불순물 프로파일은 깊이 15㎚ 부근을 피크로 하여 완만히 분포한다. pn 접합에 있어서의 카운터 불순물 농도 경사는 채널 불순물 농도 경사보다도 작다. 이 때문에, 채널 불순물 프로파일의 깊이 위치 의존성이 작아, 깊이 및 분포의 폭이 변화되어도 정미의 n형 불순물 프로파일은 변화하지 않아, 전기 특성에 영향을 주지 않는다.
도 23은, 도 22의 카운터 불순물 프로파일의 형상을 3가지로 변화시킨 각각의 경우에 대해, 프로파일 변화에 대한 Vth 변화를 나타내는 그래프이다. 수치는 디바이스 시뮬레이션을 이용하여 구하였다. 이 때, 채널 불순물 프로파일의 t는 2로 일정하게 하고, 채널 불순물 농도가 급격히 감소하는 깊이도 30㎚로 일정하게 하였다. 또한, 카운터 불순물 농도의 피크 위치를 깊이 15㎚의 위치로 일정하게하였다. 그리고, 카운터 불순물 농도의 피크 위치로부터 그 피크 위치의 농도의 10분의 1의 농도가 되는 위치까지의 거리(scj)를 변화시키고, 프로파일의 농도 경사를 변화시켰다. nsc-5%라고 적은 축, nwell-5%라고 적은 축, rgwx-1㎚라고 적은 축, scp-1㎚의 축과 scj-1㎚의 축의 의미는 도 21과 마찬가지이다. □표시는, scj가 40㎚인 경우이고, 도 22의 카운터 불순물 프로파일에 해당한다. ○표시는 scj가 20㎚인 경우이고, △표시는 scj가 10㎚인 경우이다. 이것으로부터, nsc-5%, nwell-5%와 rgwx-1㎚은, scj를 변화시켜도 일정 값을 취하는 것을 알았다. 또한, scp-1㎚과 scJ-1㎚은, scj를 크게 하면 할수록 작아지는 것을 알았다. 이것은, Vth의 변화를 작게 하기 위해서는, scj를 크게 하면 되고, 이것을 바꿔 말하면, 카운터 불순물 농도 경사가 완만할수록 좋다.
또한, 도 2와 비교하여 보자. 우선, 불순물 농도에 대해, 도 2에서는 2% 변화되면 Vth가 10㎷ 변동했지만, 도 23에서는, 5% 변화됨에도 불구하고 10㎷ 정도밖에 변화하지 않는다. 프로파일의 깊이 방향의 변화에 대해서도 도 2에서는 0.5㎚ 변화되면 Vth가 50㎷ 변동했지만, 도 23에서는 가장 변화하기 쉬운 scj가 10㎚의 프로파일로 scj가 9㎚로 감소해도 17㎷밖에 변화하지 않는다. 이와 같이, scj가 10㎚이상이면 도 2에 비교하여 현저히 Vth의 변화를 저감시킬 수 있다. 그리고, Vth를 0.4V로 설정하기 위해서는, scj가 40㎚의 카운터 불순물 프로파일의 피크 농도를 7.5×1017㎝-3로 설정하면 되고, scj가 20㎚의 경우에는 9.4×1017㎝-3로, scj가 10㎚인 경우에는 1.6×1018㎝-3로 설정하면 되는 것을 알았다. 이것은, 도 2인 경우에 Vth를 0.4V로 설정하기 때문에, 카운터 불순물 프로파일의 피크 농도를 5×1018㎝-3의 고농도로 설정해야 하는데 비해 3분의 1이하로 저농도화할 수 있다.
pn 접합 위치에서의 채널 불순물 농도 경사가 카운터 불순물의 그것보다도 커서, 채널 불순물 프로파일은 기판 속을 향해 급격히 고농도가 된다. 이에 따라, 정미의 p형 불순물 프로파일에 중첩되는 카운터 불순물 프로파일은 상쇄되고, 높은 농도를 유지한 정미의 p형 불순물 프로파일을 형성할 수 있다. 카운터 불순물 프로파일이, 평탄이면 농도가 위치에 의해 의존하지 않으므로, pn 접합 부근의 정미의 p형 불순물 프로파일에 중첩되는 카운터 불순물 프로파일이 변화되어도, 정미의 p형 불순물 프로파일은 변화되지 않고, 전기 특성에 영향을 주지 않는다.
또한, pn 접합 부근에서의 정미의 p형 불순물 프로파일은 주로 채널 불순물 프로파일에 의해 결정되지만, 카운터 불순물 프로파일과의 차감의 기여를 받고 있다. 카운터 불순물 농도 경사가 채널 불순물의 그것보다도 작고, 채널 불순물 농도의 위치에 대한 의존성이 작기 때문에, 채널 불순물 농도가 변화되어도, 카운터 불순물 농도차감의 변화는 작고, 정미의 p형 불순물 농도의 변화는 억제되어, 전기 특성에의 영향이 작게 억제된다.
또한, 카운터 불순물 농도의 최대치를 제공하는 장소에서, 채널 불순물 농도가 카운터 불순물 농도의 1/4 이하로 작다. 공핍층 내의 정미의 n형 불순물 농도의 최대치가 전기 특성에 끼치는 영향은 한층 크다. 채널 불순물 농도의 변화가 전기 특성에 끼치는 영향을 작게 할 수 있다.
기판 표면에서, 채널 불순물 농도가 카운터 불순물 농도보다도 1/4 이하로 작다. 또, 공핍층 내의 단위 전하당 전기 특성에의 영향은, 기판 표면측에서의 전하 분포가 전기 특성에 끼치는 단위 전하당 영향이, 기판 깊이측에서의 전하 분포에 의한 그것보다도 크다. 기판 표면에서의 카운터 불순물 농도에 대해 채널 불순물 농도를 1/4 이하로 작게 함으로써, 정미의 n형 불순물 농도에 대한 채널 불순물 프로파일의 영향을 작게 하고, 채널 불순물 농도의 변화가 전기 특성에 미치는 변화를 작게 할 수 있다.
또한, 도 20으로부터 공핍층단은 깊이 38㎚ 부근, 공핍층 내에서의 채널 불순물 농도의 최대치는 공핍층단 부근 농도 5×1018㎝-3이다. 채널 불순물 농도의 최대치는 공핍층단보다도 얕게 위치해도 좋다.
기판 표면에서의 카운터 불순물 농도는 카운터 불순물 프로파일 농도의 최대치의 1/2보다도 크고, pn 접합에 있어서의 농도의 l/2보다도 크고 2배보다도 작은 것이다. 이 특징에 따라, 카운터 불순물 농도의 장소 의존성은 작고, 카운터 불순물 프로파일의 변화에 정미의 n형과 p형의 불순물 농도 프로파일도 영향받기 어렵다.
또한, 카운터 불순물 프로파일의 피크는 채널 불순물 프로파일의 표면 저농도 영역의 중앙부 부근으로 했지만, 보다 표면측 또는 깊이측에 위치해도 좋고, 또한 피크가 정미의 p형 불순물 프로파일 중 또는 깊이측에 위치해도 좋다. 도 11a와 도 11b의 프로파일(2)과 같이 피크를 갖지 않은 균일 분포해도 좋다.
카운터 불순물 농도를 높임으로써, 보다 낮은 Vth를 얻을 수 있다. 동일 Vth이면, 카운터 불순물 농도는 낮은 것이 바람직하고, 저농도의 n형 불순물층을 이용하여 원하는 저Vth가 얻는 경우에는 카운터 불순물 프로파일을 평탄하게 하는 것이 유효하다. 채널 불순물 농도와 같은 정도로 카운터 불순물 농도가 높아져 정미의 p형 불순물 농도에 카운터 불순물 농도가 크게 기여하는 경우라도, 기판 표면을 향해 감소하는 채널 불순물 농도 경사가 카운터 불순물 농도 경사보다도 크다고 하는 특징에 의해, 일반적으로 종래 예보다도 작은 Vth 변화를 얻을 수 있다. 이것은, 카운터 불순물 농도를 높인 경우에는, 카운터 불순물 분포에 영향을 받는 정미의 p형 불순물 프로파일은 기판 표면으로부터 멀고, 그 변화가 Vth에 끼치는 영향이 일반적으로 기판 표면에 가까운 경우보다도 작게 될 뿐만 아니라, 카운터 불순물 분포는 완만한 형상이므로 변화가 작은 것이다.
실시예 2가 실시예 1에 비해 우수한 점은, 카운터 불순물 프로파일이 완만하여 위치 또는 형상 의존성이 적기 때문에, 이 프로파일의 형성 및 제어가 보다 용이한 것이다. 실시예 1에서는 카운터 불순물 프로파일의 폭을 채널 불순물 프로파일의 표면 저농도층의 폭 정도로 억제할 필요가 있기 때문에, 열 공정을 제한할 필요가 있고, 카운터 불순물 농도, 피크 위치, 분포 형상등을 제어할 필요가 있다. 실시예 2에서는, 완만한 분포이기 때문에 카운터 불순물 프로파일의 형성에 대해 열 공정을 제한할 필요성은 낮아, 기본적으로 농도만을 제어하면 된다. 단, 농도를 높일수록 Vth는 낮아지는 의존성을 갖고, 공핍층 내의 채널 불순물 프로파일과 원하는 Vth의 값과 대응하여, 농도를 정밀하게 제어할 필요가 있다. 실시예 2에서는, 원하는 Vth를 얻기 위해서는, 채널 불순물 프로파일 카운터 불순물을 표면에서 급격하게 저농도가 되도록 형성한 후에, 카운터 불순물 농도만을 파라미터로서 이용하면 좋다.
(실시예 3)
도 24는, 도 9의 (a)와 도 9의 (b)의 계단형의 변형의 프로파일에 기초하여, 도 19와 마찬가지로 이온 주입이나 열 확산 등에 의해 실현할 수 있는 프로파일을 모델화하여 구하고, 또한 드레인 전극에 1V를 인가하여 게이트 전압이 Vth일 때의 캐리어(홀) 농도 분포를 디바이스 시뮬레이션을 이용하여 구한 본 발명의 실시예 3의 MIS 트랜지스터의 깊이 방향의 채널 프로파일이다. 횡축, 종축, 실선, 흑사각이 있는 실선, 백사각이 있는 실선과 점선의 의미는 도 19의 경우와 마찬가지이다. 실시예 1과 마찬가지로 기판 표면을 향하여 급격히 농도가 감소하는 채널 불순물 프로파일과, pn 접합 위치에서 저농도의 카운터 불순물 프로파일을 이용하여, 단채널 효과를 억제하고 있다. 실시예 3에서는, 실시예 1 및 실시예 2와 달리, 카운터 불순물 프로파일의 피크 위치가 기판 표면(23)에 있다. pn 접합 및 정미의 n형 불순물 프로파일과 중첩되는 채널 불순물 프로파일의 농도를 낮추고, 카운터 불순물 농도를 높이고 있다. 이에 따라, 낮은 Vth를 얻을 수 있다. 또한, 높은 정미의 n형 불순물 농도를 얻기 위한 카운터 불순물 농도를 낮게 억제하고, 카운터 불순물 프로파일의 변화의 절대치를 작게 할 수 있다. 이와 같이, 채널 또는 카운터 불순물 농도의 변화가 상호 각각 정미의 n형 또는 p형 불순물 농도의 변화에 끼치는 영향을 작게 하고, 전기 특성의 변화를 작게 할 수 있다.
실시예 3의 프로파일이 실시예 1의 프로파일에 비해 우수한 점은, 기판 표면을 카운터 불순물 프로파일의 피크로 하기 때문에, pn 접합(2)에 있어서의 불순물 농도를 낮게 유지한 상태에서 보다 많은 카운터 불순물을 기판에 도입하는 것이 용이하다. 이에 따라, 실시예 1의 경우보다도 열 공정에의 제한을 완만히 할 수 있다. 또한, 열 공정을 아주 억제하여 얕은 카운터 불순물 프로파일을 형성한 경우에는, pn 접합(2)에서의 불순물 농도를 낮게 유지한 상태에서, 채널 불순물 프로파일이 급격히 감소하는 장소를 보다 표면측으로 이동시킬 수 있어, 단채널 효과를 보다 억제하는 것이 가능하다.
또, 실시예 1 내지 실시예 3은, 게이트 전극을 폴리게이트로 한 경우에도, 메탈 게이트로 한 경우에도 적용할 수 있다. 메탈 게이트 전극으로서는, 게이트 절연막과 접하는 부분이 IV속, V속, VI 속 중 적어도 하나의 천이 금속 원소의 질화물, 탄소 질화물, 및 규소 질화물 중 적어도 하나로 구성되어 있는 것을 이용한다. 구체적으로는, 상기 게이트 절연막과 접하는 부분이 텅스텐(W) 질화물, 몰리브덴(Mo) 질화물, 탄탈(Ta) 질화물, 티탄(Ti) 질화물, W 규소 질화물, Mo 규소 질화물, Ta 규소 질화물, Ti 규소 질화물, Ti 탄소 질화물, W 탄소 질화물, Mo 탄소 질화물 및 Ta 탄소 질화물 중 적어도 하나로 구성되는 것을 이용한다. 혹은, 메탈 게이트 전극의 게이트 절연막과 접하는 부분을, 산소를 포함하는 루테늄(Ru), 질소를 포함하는 Ru, 및 질소를 포함하는 산화 Ru(RuO2) 중 적어도 1개로 구성한다.
또한, 게이트 전극의 게이트 절연막과 접하는 부분의 일 함수의 크기가 Vth의 값을 변화시키기 위해, 이 부분의 결정 입경이 크면, 일 함수는 면방위에 따라 다르기 때문에, Vth의 변화를 생기게 한다. 이 때문에, 이 부분의 결정 입경은 10㎚ 이하로 하고, 30㎚ 이하로 하는 것이 바람직하다.
실시예 1 내지 실시예 3은, 메탈 게이트의 MISFET에 적용한 경우, 특히 일 함수가 실리콘의 대역 갭의 중앙 부근에 위치하는 금속 재료, 예를 들면 질화 티탄(TiN)을 이용한 MISFET에 적용한 경우에, 중요한 효과를 발휘한다. 이 때, pMISFET, nMISFET 중 어느 한 경우에 대한 Vth도 커져 버린다. 낮은 Vth를 얻기 위해, 실시예 1 내지 실시예 3을 적용함으로써, 이중 게이트를 이용하지 않고, 실리콘 대역 갭의 중앙 부근에 일 함수를 갖는 동일한 금속 또는 금속 화합물 재료를 이용하여, Vth의 변화를 억제한 고성능의 CMOS용 MISFET를 실현할 수 있다.
(실시예 4)
실시예 4는 실시예 2에 따른 도 7의 (a)와 (b), 및 도 22의 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다. 도 25는, 실시예 2에 따른 불순물 프로파일을 갖는 MISFET의 단면도이다. MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)의 상면과 면 접촉하는 게이트 전극(47)으로 구성된다. 기판(31)은, 절연막(46) 밑에 위치하는 제2 도전형의 카운터 불순물 영역(44)과, 영역(44) 밑에 위치하는 제1 도전형의 채널 불순물 영역(45)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 소스 영역(38)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 드레인 영역(39)으로 구성된다. 영역(44와 45)의 불순물 프로파일은, 실시예 2에 따른 불순물 프로파일로 되어 있다. 또, 소스 영역(38)과 드레인 영역(39)의 상면에 면 접촉하도록 희생 절연막(33)이 배치되고, 절연막(33) 상면에 면 접촉하도록 층간 절연막(42)이 배치되어 있다.
또, 여기서, 소스 영역(38), 드레인 영역(39)은 도면 상 게이트 전극(47) 하부에는 연장되지 않지만, 게이트 전극(47) 단부의 하부에 게이트 절연막(46)을 통해 소스 영역(38), 드레인 영역(39)이 연장 형성되어 있는 것이 바람직하다. 이에 따라 게이트 소스 저항, 게이트 드레인 저항을 삭감하는 것이 가능해진다.
도 26a에서 도 26e는, 「상감 게이트」 공정을 이용하여 실시예 2의 채널 불순물 분포를 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 「상감 게이트」를 이용함으로써 게이트 전극(47)에 폴리실리콘을 이용하지 않고, 소스 및 드레인 불순물의 활성화를 게이트 전극 형성보다도 전에 행할 수 있다. 이에 따라, 금속 또는 금속 화합물을 게이트 전극(47)으로서 이용하는 것이 가능해지는 것뿐만 아니라, 게이트 전극(47)에 폴리실리콘을 이용한 경우에 필요한 고온 열 공정 또는 소스·드레인 영역(38, 39)의 불순물을 활성화하기 위한 열 공정이 채널 불순물 프로파일에 영향을 주는 일이 없으므로, 실시예 2의 특징인 표면을 향하여 급격히 농도가 감소하는 채널 불순물 프로파일을 실현할 수 있다. 이하에 제조 방법을 설명한다.
(가) 우선, 도 26a에 도시된 바와 같이, 실리콘 기판(31) 상에 열 산화법을 이용하여 두께 100㎚의 희생 절연막(33)을 형성한다. 이어서, 이 희생 절연막(33)을 통해 이온 주입(49) 방법을 행하고, n형 불순물을 도입한다. 예를 들면 인을40keV의 가속 에너지를 이용하여 5×1013㎝-2의 도우즈량으로 도입한다. 이것은, 나중의 열 공정에 의해 확산하고, 기판 표면 부근에 완만한 농도 경사를 갖는 카운터 불순물 프로파일을 형성하는 것이다. 또, 이온 주입 방법을 이용하지 않고, 기판 표면에 균일하게 n형 불순물을 포함한 실리콘 결정층을 두께 50㎚ 에피택셜 성장시켜도 좋다.
(나)이어서, 도 26b에 도시된 바와 같이, 희생 절연막(33) 상에 두께 50∼200㎚ 정도의 더미 게이트 전극 패턴(35)을 리소그래피법 및 비등방성 에칭을 이용하여 형성한다. 패턴(35)으로는, 예를 들면 수소를 포함하는 실리콘 산화막, 열 산화로 형성한 실리콘 산화막, 열 질화로 형성한 실리콘 산화막, 비정질 실리콘막 또는 다결정 실리콘막을 이용한다. 이와 같이 패턴(35)으로서 금속이 아니라 실리콘계의 반도체막이나 절연막을 이용함으로써, 패턴(35)의 리액티브 이온 에칭(RIE)에 의한 측면 거칠기를 작게 할 수 있고, 이에 따라 게이트 길이의 치수의 변화를 적게 할 수 있다.
이어서, 도 26b에 도시된 바와 같이, 패턴(35)을 마스크로 하여 불순물 이온을 주입하고, 그 후 어닐링을 행하여 소스·드레인 불순물 영역(38 및 39)을 형성한다.
소스·드레인 영역(38, 39)의 활성화를 위한 어닐링은, 후공정에서 행해지는 채널 불순물 프로파일의 형성 및 매립 게이트 전극(47)의 형성보다도 전에 행해지기 때문에, 이것에 특별히 열적인 영향을 주는 일은 없다.
(다) 도 26c에 도시된 바와 같이, 층간 절연막(42)이 되는 실리콘 산화막을 패턴(35)을 피복하도록 전면에 CVD법을 이용하여 형성한다. 이어서, 패턴(35)이 노출할 때까지 실리콘 산화막을 화학적 기계적 연마(CMP)법 또는 기계적 연마(MP)법에 따라 연마한다. 이에 따라, 실리콘 산화막이 평탄화되고, 층간 절연막(42)을 형성할 수 있다. 또, 층간 절연막(42)으로는, 실리콘 산화막과, 그 위에 인을 포함하는 실리콘 산화막을 적층한 적층막을 이용해도 좋다.
(라) 도 26d에 도시된 바와 같이, 패턴(35) 및 희생 절연막(33)을 습식 엣칭법을 이용하여 제거하여 개구부(41)를 형성한다. 개구부(41)의 내측에 두께 5㎚의 희생 산화막(33)을 퇴적시킨다. 개구부(41)를 통해 기판(31) 내에 선택적으로 채널 불순물의 이온 주입(50)을 행한다. nMISFET의 경우에는, 인듐(In)을 5×1013㎝-2의 도우즈량으로, 200keV의 가속 에너지로 주입한다. 주입 이온을 900℃ 30초의 래피드 서멀 어닐링(RTA)법을 이용하여 활성화한다. pMISFET의 경우에는, 카운터 불순물로서 예를 들면 붕소(B)를 이용하고, 채널 불순물로서 안티몬(Sb)을 이용한다. 이온 주입은, nMISFET의 경우와 동일한 도우즈량과 가속 에너지로 처리하면 된다.
또, 이 (라)의 공정의 채널 불순물의 이온 주입 50 외에, 또는 이 이온 주입을 대신하여, 도 26b에 도시된 (나)의 공정의 소스·드레인 영역(38, 39)의 활성화를 위한 어닐링 전에, 소위 4분할 헤일로 이온 주입을 행하여, 채널 불순물 영역(45)을 형성해도 좋다.
도 26b의 더미 게이트 전극 패턴(35)에 대해, 기울어진 이온 주입을 소스 영역(38)측으로부터의 입사축에 의한 기울어진 이온 주입과, 드레인 영역(39)측으로부터의 입사축에 의한 기울어진 이온 주입을 각각 행한다. 이에 따라, 주입 이온은 패턴(35)의 하측에도 주입된다. 기울어진 각도는, 예를 들면 웨이퍼 표면으로부터 25도 등의 각도로 하면 된다. 또한, 일반적으로 웨이퍼 상의 게이트 전극의 방향은 한방향이 아니라, 상호 직교하는 2종류의 게이트 전극 방향을 갖는다. 따라서, 웨이퍼에 대한 입사축을 +x, -x, +y, -y와 같이 4종 변화시켜 경사 이온 주입한다. 이것을 4분할 헤일로 이온 주입이라고 한다. 그리고, 900℃ 10초 사이의 RTA에 의해 활성화한다.
패턴(35)의 폭이 좁고, 기판 표면으로부터 떨어진 영역(45)에 비스듬히 이온 주입하므로, 도 6b 또는 도 6c에 도시된 바와 같이, 게이트 길이에 대응하여 채널 영역 중앙부의 농도도 서서히 높일 수 있다. 게이트 길이가 짧아짐에 따라 서서히 채널 불순물 농도를 높일 수 있게 됨에 따라, 단채널 효과를 억제할 수 있다.
(마) 희생 산화막(33)을 제거하고, 게이트 절연막(46)을 CVD법에 따라 형성한다. 이어서, 도 26E에 도시된 바와 같이, 메탈 게이트 전극이 되는 금속막(47), 예를 들면, TiN을, CVD법을 이용하여 기판 표면의 전면에 형성하여 개구부(41)을 충전한다.
(바) 마지막으로, CMP 법 또는 MP 법을 이용하여, 개구부(41) 외의 잉여의 금속막(47)을 제거하고, MISFET가 완성된다.
(실시예 5)
실시예 5는 실시예 1에 따른 도 9의 (a), 도 9의 (b)와 도 19의 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다. 도 27은, 실시예 1에 따른 불순물 프로파일을 갖는 MISFET의 단면도이다. MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)의 상면과 면 접촉하는 제1 게이트 전극(47)과, 제1 게이트 전극(47)의 상면과 면 접촉하는 제2 게이트 전극(48)으로 구성된다. 기판(31)은, 절연막(46) 밑에 위치하는 제2 도전형의 카운터 불순물 영역(44)과, 영역(44) 밑에 위치하는 제1 도전형의 채널 불순물 영역(45)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 소스 영역(36)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 드레인 영역(37)과, 기판(31)의 상면을 포함하여 영역(36)과 면 접촉하는 제2 도전형이 깊은 소스 영역(38)과, 기판(31)의 상면을 포함하여 영역(37)과 면 접촉하는 제2 도전형이 깊은 드레인 영역(39)으로 구성된다. 영역(44와 45)의 불순물 프로파일은, 실시예 1에 따른 불순물 프로파일로 되어 있다. 또, 소스 영역(38)과 드레인 영역(39)의 상면에 면 접촉하여 절연막(46) 측면에 면 접촉하도록 희생 절연막(33)이 배치되고, 절연막(33)의 상면에 면 접촉하여 절연막(46)의 측면에 면 접촉하도록 측벽(40)이 배치되고, 소스 영역(38)과 드레인 영역(39)의 상면에 면 접촉하여 절연막(33)과 측벽(40)의 측면에 면 접촉하도록 층간 절연막(42)이 배치되어 있다. 소스 영역(38)과 드레인 영역(39)의 측면에 면 접촉하여 절연막(42)의 저면에 면 접촉하도록 소자 분리 영역(32)이 배치되어 있다.
또, 여기서, 소스 영역(36)(소스 익스텐션 영역), 드레인 영역(37)(드레인 익스텐션 영역)은 도면 상 게이트 전극(47) 하부에까지 이르지 않지만, 게이트 전극(47) 단부의 하부에 게이트 절연막(46)을 통해 소스 영역(36), 드레인 영역(37)이 연장 형성되는 편이 바람직하다. 이에 따라 게이트 소스 저항, 게이트 드레인 저항을 삭감하는 것이 가능해진다.
도 28a 내지 도 28g는, 「상감 게이트」 공정을 이용하여 실시예 1의 불순물 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 이하에 제조 방법을 설명한다.
(가) 우선, 실리콘 기판(31)을 드라이 에칭하여 소자 분리용의 홈을 형성한다. 이어서, 실리콘 산화막등의 절연 재료로 이루어지는 절연막을 퇴적 또는 도포에 의해 홈내를 매립한다. 소자 분리홈 외부의 절연막을 CMP 법 또는 MP법에 따라 제거함으로써, 도 28a에 도시된 바와 같이, 실리콘 기판(31) 내에 소자 분리 영역(32)을 형성한다. 이어서, 기판(31) 상에 두께 3㎚ 정도의 희생 산화막(33)을 열 산화법에 따라 형성한다. 더미 게이트 패턴(35)이 되는 막(34)을 희생 산화막(33)과 소자 분리 영역(32) 상에 성막한다. 막(34)에는, 예를 들면 수소를 포함하는 실리콘 산화막이나 2층의 적층막을 이용한다. 적층막으로 하는 경우에는, 하층에는 희생 산화막(33)보다도 에칭 속도가 빠른 막, 예를 들면 비정질 실리콘막을 이용하여, 상층에는 후속 공정의 층간 절연막(42)의 연마 공정에서 층간 절연막(42)보다도 연마 속도가 늦어지는 막, 예를 들면 실리콘 질화막을 이용한다.
(나) 이어서, 도 28b에 도시된 바와 같이, 게이트 전극과 동일 패턴이 되도록, 막(34)을 RIE 법등의 이방성 에칭을 이용하여 가공하고, 더미 게이트 패턴(35)을 형성한다. 계속해서, 이 패턴(35)을 마스크로 하여 기판 표면에 이온 주입등에 의해 불순물을 도입한다. 열 처리하여, 이 불순물을 전기적으로 활성화함으로써, 소스·드레인 영역(36과 37)을 형성한다. 불순물의 도입은, 플라즈마 도핑, 기상 확산, 혹은 고상 확산에 의해 행해도 좋다. 또한, 불순물의 활성화는, 승온 속도 100℃/초 이상, 온도 800∼900℃ 정도, 30초 이하의 RTA에 의해 행함에 따라, 소스·드레인 영역(36과 37)의 깊이를 얕게 유지할 수 있다.
(다) 도 28c에 도시된 바와 같이, 두께 5∼30㎚의 실리콘 질화막 또는 실리콘 질화 산화막으로 이루어지는 측벽(40)을 형성한다. 측벽을 형성하기 위해서는, 패턴(35) 상에도 포함시킨 기판 표면의 전면에 절연막을 화학 기상 성장(CVD)법으로 성막한 후, 그 절연막을 RIE 법을 이용하여 부분적으로 에칭하고, 패턴(35)의 측벽 부분에만 절연막을 남김에 따라 형성한다. 여기서, 절연막으로서는 패턴(35)보다도 RIE 법에 따른 에칭 속도가 늦어지는 재료를 이용한다. 예를 들면, 패턴(35)으로서 실리콘 산화막을 이용하는 경우에는, 실리콘 질화막 또는 실리콘 산화 질화막(SiOxNy)등의 절연막을 이용한다. 다결정 실리콘막의 경우에는, 실리콘 산화막을 이용한다.
또, 측벽(40)과 패턴(35) 사이에는, 후속 공정의 패턴(35)의 제거 공정시에, 측벽(40)이 가로 방향으로 후퇴하지 않도록, 두께 10㎚이하의 산화막을 미리 패턴(35) 표면에 형성해 두는 것이 바람직하다.
이어서, 측벽(40) 및 패턴(35)을 마스크로 하여 기판 표면에 이온 주입법등에 따라 불순물을 도입한다. 이 불순물을 전기적으로 활성화함으로써 깊은 소스·드레인 영역(38 및 39)을 형성한다. 활성화하는 불순물 농도를 높이기 위해, 전자 빔, 자외선 영역의 파장을 갖는 레이저, 수은 램프 또는 크세논 램프를 이용하여, 1000℃이상으로 1초 이하의 열처리를 행해도 좋다. 또한, 소스·드레인 영역(36 및 37)의 활성화를, 깊은 소스·드레인 영역(38 및 39)의 불순물을 활성화할 때에 동시에 행해도 좋다. 깊은 소스·드레인 영역(38 및 39) 상에 코발트 실리사이드(CoSi2)층등의 금속 실리사이드층을 형성할 수도 있다.
이와 같이, 「상감 게이트 트랜지스터」 공정에서는, 통상의 플래너 트랜지스터 공정의 경우과는 달리, 채널 불순물 프로파일의 형성보다도 먼저, 소스 및 드레인 영역(36, 37) 및 깊은 소스 및 드레인 영역(38, 39)을 형성할 수 있다. 이에 따라, 이 활성화를 위한 열 공정을 채널 불순물은 받지 않는다. 깊은 소스·드레인 영역(38, 39)의 표면을 실리사이드화하기 위한 열 공정도 채널 불순물은 받지 않는다. 이상에 의해 라이트 리드 풋 드레인(LDD) 구조를 형성할 수 있다.
(라) 이어서, 층간 절연막(42)을 CVD법에 따라 기판 표면의 전면에 성막한다. 도 28d에 도시된 바와 같이, 패턴(35)의 표면이 나타날 때까지 층간 절연막(42)을 CMP법에 따라 연마한다. 이 연마에 의해 층간 절연막(42)의 표면은 평탄화된다.
(마) 도 28e에 도시된 바와 같이, 선택성 에칭을 이용하여 패턴(35)과 희생 산화막(33)을 제거하고, 개구부(41)를 형성한다. 이어서, 도 28f에 도시된 바와같이, 개구부(41)를 통해 기판 표면에 불순물 이온을 주입한다. 우선, 도우즈량 5×1013㎝-2의 인듐을 l90keV의 가속 에너지로 주입하고, 계속해서 도우즈량 5×1011㎝-2의 안티몬을 5keV의 가속 에너지로 주입한다. 주입한 불순물을 850℃ 30초의 RTA 법에 따라 활성화한다.
(바) 도 28g에 도시된 바와 같이, 게이트 절연막(46)으로 하여, 두께 2∼3㎚의 SiOxNy막 혹은 500℃ 이하의 온도로, 질화종으로서 질화 래디컬등을 이용한 질화에 의해 형성한 질화막을 성막한다. 도시된 바와 같이 게이트 절연막(46)을 CVD를 이용하여 개구부(41)의 저면만이 아니라 측벽 상에까지 형성하는 것뿐만 아니라, 개구부(41) 저면이 노출한 실리콘 기판(31) 표면을 산화함으로써, 개구부(41)의 저면에만 게이트 절연막(46)을 형성해도 좋다.
이어서, 게이트의 일 함수를 결정하는 TiN 등의 금속 도전성을 갖는 물질로 이루어지는 두께 10㎚ 이하의 제1 게이트 전극이 되는 도전막(47)을 형성한다. TiN을 이용한 경우에는, TiN의 입경이 30㎚ 이하가 되도록, TiN의 조성, 성막 온도, 압력등의 성막 조건을 설정한다.
이어서, 제2 게이트 전극이 되는 도전막(48)을 전면에 형성한다. 구체적으로는, Al막을 스퍼터법에 따라 전면 형성한 후, Al 막을 리플로우시켜 개구부(41)의 내부를 충전한다. 혹은 도전막(48)으로서 W막등의 저저항 금속막을, 개구부(41)의 내부를 충전하도록, CVD법에 따라 전면에 퇴적한다.
(사) 마지막으로 도 27에 도시된 바와 같이, 개구부(41) 외부의 잉여의 게이트 절연막(46), 도전막(47, 48)을 CMP법 또는 MP법에 따라 제거한다. 이에 따라 연마 표면은 평탄화한다. 이상, 개구부(41) 내에 매립된 게이트 절연막(46), 제1 게이트 전극(47), 제2 게이트 전극(48)을 형성함으로써, MIS 트랜지스터가 완성된다. 그 후, 배선을 위해 소스·드레인 확산층에의 컨택트가 층간 절연막(42)을 관통하여 형성되지만, 미세화에 따라 게이트 전극과 컨택트 내지 배선사이의 기생 용량이 커져 스피드 등의 회로 특성을 열화시키고 있다. 이 기생 용량을 저감시키기 위해, 상술된 (사)의 CMP 또는 MP 법에 따라 표면을 평탄화할 때에 측벽 질화막의 상면을 노출시키고, 이어서 이 제거된 후의 홈의 내부로 질화막보다도 유전률이 작은 절연막을 매립하여, 측벽(40)을 저유전률막에 의해 치환하는 것도 유효하다. 측벽(40)을 치환하는 막으로는, 감압 CVD에 의해 형성하는 실리콘 산화막, 플라즈마 CVD에 의해 형성하는 불소 첨가 실리콘 산화막, 회전 도포법에 따라 형성하는 저유전률의 유기막 또는 유기 무기 혼합막 또는 무기막 등을 이용한다.
(실시예 6)
실시예 6은 실시예 3에 따른 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다. 실시예 6은, 「상감 게이트 프로세스」를 이용하지 않고 본 발명의 트랜지스터를 제조하는 방법이다. 실시예 3의 채널 프로파일은, 실시예 4 또는 실시예 5와 같은 「상감 게이트 프로세스」를 이용하지 않고, 종래의 플래너 트랜지스터 제조 방법에 따라서도, 채널 불순물 프로파일을 형성하는 불순물로서 확산 계수가 작은 중 금속을 이용하고, 또한 게이트 절연막 형성과 소스 및 드레인 불순물 활성화 또는 게이트 전극을 폴리실리콘으로 형성하는 경우의 활성화 어닐링 등의 열 공정을 아주 억제함에 따라 제조하는 것이 가능하다. 채널 불순물 프로파일의 기판 표면에의 급격히 감소하는 농도 경사가 완만해지지만, Vth의 변화를 저감시킬 수 있다.
도 29는, 실시예 3에 따른 채널 프로파일을 갖는 MISFET의 단면도이다. MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)의 상면과 면 접촉하는 게이트 전극(47)으로 구성된다. 기판(31)은, 절연막(46) 하에 위치하는 제2 도전형의 카운터 불순물 영역(44)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 소스 영역(38)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 제2 도전형의 드레인 영역(39)과, 영역(44, 38과 39) 하에 위치하는 제1 도전형의 채널 불순물 영역(45)으로 구성된다. 영역(44와 45)의 불순물 프로파일은, 실시예 3에 따른 불순물 프로파일로 되어 있다. 소스 영역(38), 드레인 영역(39)과 채널 불순물 영역(45)의 측면에 면 접촉하도록 소자 분리 영역(32)이 배치되어 있다. 절연막(32) 상면에 면 접촉하여 게이트 전극(47)의 상면과 측면에 면 접촉하도록 층간 절연막(42)이 배치되고, 소스 영역(38)과 드레인 영역(39) 상면에 면 접촉하여 절연막(42)의 상면과 측면에 면 접촉하도록 인출 전극(컨택트 플러그 : 56)이 배치되어 있다.
도 30a로부터 도 30c는, 플래너 트랜지스터 제조 방법을 이용하여 실시예 3의 채널 불순물 분포를 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 이하에 제조 방법을 설명한다.
(가) 우선, 도 30a에 도시된 바와 같이, 기판(31) 상에 소자 분리 영역(32)을 형성한다. 이어서, 막 두께 20㎚의 희생 산화막(33)을 형성한다. 이 희생 산화막(33)을 통해, 도우즈량 1.2×1014㎝-2의 인듐을 가속 에너지 60keV로 이온 주입한다. 이에 따라, 채널 불순물 영역(45)을 형성한다. 이어서, 비소를 가속 에너지 5keV로 도우즈량 1×1012㎝-2로 이온 주입한다. 이에 따라. 카운터 불순물 영역(44)을 형성한다.
(나) 희생 산화막(33)을 박리하고, 5㎚ 두께의 게이트 산화막(46)을 850℃ 10분간의 수증기 산화(수소첨가 열 산화) 공정에 따라 형성한다. 폴리실리콘을 CVD법에 따라 퇴적한다. 포토리소그래피 공정과 RIE 법에 따른 드라이에칭 공정을 거침에 따라, 도 30b에 도시된 바와 같이, 게이트 전극(47)을 형성한다.
(다) 도 30c에 도시된 바와 같이, 게이트 전극(47)을 마스크로 하여 이온 주입을 행한다. 이에 따라, 소스 및 드레인 불순물 영역(38, 39)을 형성할 수 있을 뿐아니라, 폴리실리콘 게이트 전극(47) 내에 불순물을 도입할 수 있다. 이어서, 소스·드레인 영역(38, 39) 및 게이트 전극(47) 내의 불순물을 활성화하기 위해, 기판 온도 900℃에서 1분간의 활성화 어닐링을 행한다.
(라) 마지막으로, 층간 절연막(42)을 퇴적하고, 마스크를 이용한 리소그래피의 공정을 이용하여, 컨택트홀을 형성한다. 그리고, 도 29에 도시된 바와 같이, 스퍼터링법에 따라 알루미늄막을 컨택트홀에 매립하면서 성막하고, 포토리소그래피 공정과 RIE 법에 따른 드라이 에칭 공정을 거침에 따라 인출된 배선(56)을 형성한다. 이 때, 인듐의 프로파일의 피크 위치는 실리콘 표면으로부터 30㎚ 부근, 피크농도는 3×1018㎝-3정도가 되고, 표면 농도는 5×1017㎝-3정도이다. 인듐이 이온 주입 후의 열 공정에 의해 확산하여 표면 농도가 높지만, 채널 영역에 pn 접합을 갖는 종래의 MISFET보다도 정미의 n형 불순물 영역에서의 채널 불순물 농도가 낮아, 작은 Vth 변화를 얻을 수 있다.
(실시예 7)
실시예 7은, 본 발명의 채널 불순물 프로파일과, 메탈 게이트 전극을 구비한 CMOS 트랜지스터와 그 제조 방법에 관한 것이다. CMOS 트랜지스터를 갖는 집적 회로에서는 동일 기판 상에 nMOSFET와 pMOSFET와의 양쪽을 밀하게 작성한다. 이 때문에, 메탈 게이트를 이용하는 경우, nMOSFET와 pMOSFET에 이용하는 게이트 전극 제조 공정을 간략화하는 것과, nMOSFET와 pMOSFET와의 원하는 Vth를 실현하는 각각의 채널 프로파일을 Vth의 변화가 작아지도록 제조할 수 있는 것이 필요하다. 본 발명의, 저농도의 카운터 불순물 프로파일과, 표면에서 급격하게 저농도가 되는 채널 불순물 프로파일을 이용함으로써, pMOSFET와 nMOSFET에 동일한 메탈 게이트 전극 재료를 이용하는 간편한 게이트 전극을 갖고 있어도, 낮은 Vth를 실현하여, Vth 변화가 작은 CMOS 집적 회로를 실현할 수 있다. 또, pMOSFET와 nMOSFET의 어느 한 쪽에만 본 발명의 채널 프로파일 등을 이용하고, 다른 쪽을 종래의 채널 프로파일로 할 수도 있지만, 본 실시예에서는 pMOSFET와 nMOSFET의 양쪽에 이용하는 경우에 대해 설명한다.
도 31은, 본 발명의 채널 불순물 프로파일과, 메탈 게이트 전극을 구비한CMOS 트랜지스터의 단면도이다. CMOS 트랜지스터는 반도체 기판(31) 상에 배치되는 nMISFET와 pMOSFET로 구성된다.
nMOSFET는 p형 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)의 상면과 면 접촉하는 제1 게이트 전극(47)과, 제1 게이트 전극(47)의 상면과 면 접촉하는 제2 게이트 전극(48)으로 구성된다. 기판(31)은, 절연막(46) 밑에 위치하는 카운터 n형 불순물 영역(44)과, 영역(44) 밑에 위치하는 채널 p형 불순물 영역(45)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 n형 소스 영역(38)과, 기판(31)의 상면을 포함하여 영역(44)과 면 접촉하는 n형 드레인 영역(39)으로 구성된다. 영역(44와 45)의 불순물 프로파일은, 실시예 2에 따른 불순물 프로파일로 되어 있다. 또, 소스 영역(38)과 드레인 영역(39)의 상면에 면 접촉하고 절연막(46)의 측면에 면 접촉하도록 층간 절연막(42)이 배치되어 있다. 소스 영역(38)과 드레인 영역(39)의 측면에 면 접촉하여 절연막(42)의 저면에 면접촉하도록 소자 분리 영역(32)이 배치되어 있다. 소스 전극과 드레인 전극에는 층간 절연막을 관통하여 컨택트가 형성되고(도시하지 않음), 집적 회로의 배선으로 접속하고 있다.
pMOSFET는 p형 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)의 상면과 면 접촉하는 제1 게이트 전극(47)과, 제1 게이트 전극(47)의 상면과 면 접촉하는 제2 게이트 전극(48)으로 구성된다. 기판(31)은, 절연막(46) 밑에 위치하는 카운터 p형 불순물 영역(44p)과, 영역(44p) 하에 위치하는 채널 n형 불순물 영역(45p)과, 기판(31)의 상면을 포함하여 영역(44p)과 면접촉하는 p형 소스 영역(38p)과, 기판(31)의 상면을 포함하여 영역(44p)과 면 접촉하는 p형 드레인 영역(39p)과, 영역(45p, 38p와 39p)의 저면과 면 접촉하는 n형 웰 영역(52)으로 구성된다. 영역(44p와 45p)의 불순물 프로파일은, 실시예 2에 따른 불순물 프로파일로 되어 있다. 또, 소스 영역(38p)과 드레인 영역(39p) 상면에 면 접촉하여 절연막(46)의 측면에 면 접촉하도록 층간 절연막(42)이 배치되어 있다. 소스 영역(38p)과 드레인 영역(39p) 측면에 면 접촉하여 절연막(42)의 저면에 면 접촉하도록 소자 분리 영역(32)이 배치되어 있다.
도 32a에서 도 32c는, 「상감 게이트」 공정을 이용하여, 본 발명의 채널 불순물 프로파일과, 메탈 게이트 전극을 구비한 CMOS 트랜지스터를 제조하는 방법을 나타내는 공정 단면도이다. 제조 방법으로는 이미 실시예 1 내지 실시예 6에서 진술한 방법 중 어느 하나를 이용해도 실현하는 것이 가능하다. 여기서는 예로서 실시예 4의 채널 프로파일의 제조 방법을 이용하여 CMOS 구조를 제조한다. 이하에 이 제조 방법을 설명한다.
(가) 우선, nMOSFET과 pMOSFET를 전기적으로 분리하기 위해, p형 실리콘 기판(31) 상에 도 32a에 도시된 바와 같이, 예를 들면 실시예 5의 도 28a를 이용하여 설명한 것과 마찬가지로, 홈에의 산화막 매립 공정과 CMP 법을 이용하여 평탄화된 소자 분리 영역(32)을 형성한다.
이어서, pMOSFET를 제작하는 영역의 기판 내에 n 웰 영역(52)을 형성한다. 이 때문에 우선, 소자 영역의 표면에 예를 들면 4㎚의 희생 산화막을 열 산화에 의해 형성한다. 다음에, 광 리소그래피의 기술을 이용하여 nMOSFET를 형성하는 영역을 레지스트(51)로 피복한다. 이 레지스트를 마스크로 하여 예를 들면 인을 500keV의 가속 에너지로 도우즈량 2×1013㎝-2의 이온 주입한다. 마지막으로, 열어닐링을 행하여 n 웰 영역(52)의 불순물을 원하는 깊이까지 확산시킴과 동시에 활성화시킨다. 또, 이 어닐링을 대신하여, 나중의 게이트 산화 등의 열 공정에 의해 활성화를 행해도 좋다.
이어서, 본 발명의 실시예 4의 카운터 불순물 프로파일의 제조 방법을 pMOSFET에 이용한다. 우선, n 웰 영역(52)을 형성했을 때와 동일한 레지스트를 마스크로 하여, 이온 주입(53)을 행하고, pMOSFET의 카운터 불순물을 주입하고, 카운터 p형 불순물 영역(44p)을 형성한다. pMOSFET의 카운터 불순물로서는 예를 들면 붕소이고, 10keV의 가속 에너지로 0도의 주입 각도에 의해 도우즈량 1×1013㎝-2의 이온 주입한다.
이어서, 기판 상의 레지스트(51)를 박리하고, 본 발명의 실시예 4의 카운터 프로파일의 제조 방법을 실시한다. 우선, pMOSFET를 형성하는 영역을 광 리소그래피의 기술을 이용하여 레지스트로 피복하고, 이 레지스트를 마스크로 하여 이온 주입을 행하고, nMOSFET의 카운터 불순물 영역(44)을 형성한다. nMOSFET의 카운터 불순물로서는, 예를 들면 비소가 이용되어, 비소를 5keV의 가속 에너지로 2×1012㎝-2의 도우즈량으로 0도에서 주입한다.
(나) 이어서, 레지스트를 박리하고, 실시예 5에서 설명한 바와 같이 도 28b의 더미 게이트 패턴(35)이 되는 막(34)을 성막한다. 이어서, 도 28b에서 설명한바와 같이, 리소그래피와 이방성 에칭 방법에 따라 더미 게이트 패턴(35)을 형성한다.
이어서, 도 28b에서 설명한 바와 같이, 이 패턴(35)을 마스크로 하여 패턴(35)의 양측에 인접하는 소스 및 드레인 영역을 형성한다. nMOSFET 또는 pMOSFET를 형성하는 영역을 순차 광 리소그래피 방법을 이용하여 레지스트로 피복하여 한 쪽을 마스크하고, pMOSFET의 소스 및 드레인 영역(38p 및 39p)에는 p형 불순물을, nMOSFET의 소스 및 드레인 영역(38 및 39)에는 n형 불순물을, 각각 선택적으로 이온 주입한다. 이어서, 바람직하게는, 도 28c에서 설명한 바와 같이, 측벽(40)을 이용하여 채널 영역으로부터 후퇴시킨 깊은 확산층을 첨가한 LDD 구조의 소스·드레인 구조를 형성하는 편이 좋다. 이 때에도 먼저 설명한 바와 같이 순차 레지스트 등에 의해 마스크를 행하여, pMOSFET에 대해서는 p형이 깊은 불순물층을, nMOSFET에 대한 n형이 깊은 불순물층을 선택적으로 도입한다.
그 후 기판 상의 레지스트를 제거하여 불순물의 활성화를 행한다. 또한, 동일하게 실시예 5에서 설명한 바와 같이, 소스·드레인 영역(38, 39, 38p, 39p) 상에 티탄 또는 코발트 등의 금속을 퇴적하고, 실리사이드를 형성함으로써, 소스·드레인에의 컨택트 저항을 작게 하는 것이 바람직하다. 본 실시예에서는 pMOSFET와 nMOSFET 각각의 카운터 불순물을 기판 내에 도입한 후에, 소스·드레인 불순물 영역의 형성과 활성화, 실리사이드화하는 경우의 열 공정 등을 행한다. 실시예 4에서 설명한 바와 같이, 카운터 불순물이 이들 열 공정에 따라 완만한 분포가 되고, 실시예 2에서 설명된 바와 같이, 완만한 카운터 불순물 분포에 의해 프로파일의 변화가 Vth에 미치는 변화를 작게 할 수 있다.
이어서, 도 28d에서 설명된 바와 같이, 층간 절연막(42)을 퇴적하고, CMP 법에 따라 평탄화하고, 에칭에 의해 패턴(35)을 제거하고, 도 32b와 같이, 개구부(41)를 형성한다.
(다) 이어서, 채널 불순물을 주입하고, nMOSFET 및 pMOSFET의 채널 불순물 영역(45, 45p)을 형성한다. 우선, 개구부(41) 내의 실리콘 기판 표면의 산화막을 박리한 후, 노출한 실리콘 기판의 표면에, 예를 들면 2㎚의 희생 산화막을 750도 정도의 수증기 산화에 의해 형성한다. 희생 산화막으로는 열 공정을 경감시키기 위해 COM 처리 등에 의한 화학 산화막을 이용해도 좋다. 이어서, 도 32c와 같이, 광 리소그래피 방법을 이용하여 순차 nMOSFET 및 pMOSFET의 한 쪽을 레지스트로 피복하여 마스크하고, pMOSFET의 채널 영역에, 개구부(41)를 통해, 표면이 급격하게 저농도가 되는 n형 불순물 이온 주입(55)을 선택적으로, 또한 단채널 효과를 억제하기 위해 충분히 고농도로 행한다. 표면이 급격하게 저농도가 되는 n형 불순물로서는 예를 들면 안티몬이 있고, 130keV의 가속 에너지에 의해 0도의 주입 각도로, 4×1013㎝-2의 도우즈량을 주입한다. 마찬가지로, nMOSFET의 채널 영역에, p형 불순물 이온 주입을 선택적이면서 충분히 고농도로 행한다. p형 불순물에서는 예를 들면 인듐이 있고, 130keV의 가속 에너지에 의해 0도의 주입 각도로, 2×1013㎝-2의 도우즈량을 주입한다.
(라) 마지막으로, 기판의 레지스트를 제거하고, 실시예 5의 도 28g에서 설명한 바와 같이, 게이트 절연막 및 게이트 전극을 형성하고, 도 31에 도시된 바와 같이, pMOSFET 및 nMOSFET를 완성시킨다.
게이트 전극의 일 함수에 따라 본 발명의 채널 프로파일을 이용하여 원하는 Vth를 변화없이 실현할 수 있음에 따라, pMOSFET와 nMOSFET의 양쪽의 게이트 전극을 동시에 형성할 수 있고, 즉 싱글 게이트 구조를 이용할 수 있어, 이중 게이트의 경우보다도 크게 프로세스를 간략화하여 비용을 삭제하고, 또한 수율을 올리는 것이 가능해진다.
또, 싱글 게이트 구조를 이용하기 위해 본 발명의 채널 프로파일을 pMOSFET와 nMOSFET의 양쪽에 이용하는 것은, 채널 프로파일 형성 프로세스의 난이도를 높이고 있다. 원하는 Vth에 따라 nMOSFET 또는 pMOSFET의 프로파일 형성이 보다 용이해지도록, 싱글 게이트의 일 함수치를 미드갭으로부터 어긋난 값으로 설정하는 것도 유효하다. 또한, 동일한 금속 또는 금속 화합물 재료를 이용하여 싱글 게이트로서 pMOSFET와 nMOSFET의 양쪽의 제1 게이트 전극(47) 및 제2 게이트 전극(48)을 형성하고, 그 때 한 쪽에 대해서만 추가의 공정을 첨가하고, 한 쪽의 제1 게이트 전극(47)만을 개질 또는 조성을 변화시켜 그 일 함수를 변화시키고, pMOSFET와 nMOSFET의 양쪽에 원하는 Vth를 실현해도 좋다.
한 쪽에 대해 추가하는 추가의 공정으로는, 게이트 전극(47)을 CVD 또는 PVD를 이용하여 형성한 후, 그 금속 또는 금속 화합물의 결정 방위를 변화시켜 그 일 함수를 변화시킬 수 있다. 혹은 한 쪽의 게이트 전극(47)에 추가된 불순물, 예를 들면 질소를 주입하여 그 일 함수를 변화시킬 수 있다.
본 발명의 채널 프로파일을 pMOSFET와 nMOSFET의 양쪽 또는 한 쪽에 이용한 후에, 싱글 게이트의 일 함수치를 조절하고, 더욱 필요하면 pMOSFET와 nMOSFET의 양쪽 또는 한 쪽에 대해 추가의 조절을 행함에 따라, 변화가 작은 Vth를 갖는 고성능 메탈 게이트 CMOS 집적 회로를 실현할 수 있다.
(실시예 8)
도 33은 본 발명에 따른 실시예 8의 메탈 게이트를 갖는 pMOSFET의 채널 불순물 프로파일과 카운터 불순물 프로파일을 나타내는 도면이다. 횡축은 실리콘 계면으로부터의 깊이이고, 종축은 불순물 농도를, 프로세스 시뮬레이션을 이용하여 구한 것이다. 도면 내의 도트가 이온 주입 직후의 프로파일을, 실선이 열공정을 거친 최종 프로파일을 나타낸다. 채널 불순물이 안티몬(Sb)이고, 카운터 불순물이 붕소(B)이다. 또, 인은 n 웰을 형성하기 위해 미리 깊게 이온 주입되어 있는 불순물이다. 이것으로부터, 채널 불순물의 안티몬은 실리콘 표면으로부터 40㎚ 부근의 농도가 5×1018㎝-3이상으로 높고, 또한 기판 표면을 향하여 급격하게 저농도로 되어 있다. 또한, 이 저농도 영역에 카운터 불순물의 붕소가 도핑되어 있고, 기판 표면을 향하여 농도가 저하하고, 기판 표면에서 붕소 농도는 낮게 되어 있다. 이들은, 도 12a와 도 12b의 채널 불순물 프로파일과 카운터 불순물 프로파일이 형성되어 있는 것을 나타내고 있다.
이어서, 실시예 8의 메탈 게이트를 갖는 pMOSFET의 제조 방법을 나타낸다. 우선은, 실시예 5와 마찬가지로 도 28e에 설명한 공정까지를 행한다. 이어서, 더미 게이트 제거 후, 두께 3㎚의 희생 산화막을 통해 안티몬을 가속 에너지 130keV, 도우즈량 4×1013㎝-2로 이온 주입하고, 계속하여 붕소를 가속 에너지 5keV, 도우즈량 8×1012㎝-2로 이온 주입한다. 이어서, 희생 산화막을 박리하고, 750도의 수증기 산화에 의해 두께 3㎚의 게이트 절연막을 형성한다. 후공정은, 실시예 5와 마찬가지로 도 28g에 설명한 공정부터 먼저 행한다.
이와 같이, 안티몬의 이온 주입 직후에, 표면이 급격하게 저농도가 되는 안티몬 프로파일의 기판 표면측에 중복되도록, 붕소를 중복하여 깊게 도입하고 있다. 그리고, 게이트 산화 공정 등이 끝난 최종 공정 후에도 기판 내의 붕소 농도를 높게 유지하고 있다. 한편, 기판 표면에 얕게 이온 주입하는 경우의 붕소는, 그 후의 열 처리에 의해, 실리콘 표면으로부터 산화막 내로 확산하고, 또한 기판 밖으로 외측 확산하고, 붕소 농도는 감소한다. 또한, 본 실시예 8에서는, 마이너스의 전하를 갖는 붕소를, 역의 플러스의 전하를 갖는 안티몬에 중복하여 분포시킴에 따라, 붕소가 전계 효과에 의해 안티몬에 모여든다. 이들에 의해, pn 접합부로부터 실리콘 기판 표면을 향하여 저농도가 되는 카운터 불순물 분포를 얻을 수 있다.
(실시예 9)
도 34는 디바이스 시뮬레이션을 이용하여 채널 불순물 및 카운터 불순물의 원자의 갯수 내지 배치의 통계적 변화가 Vth에 미치는 변화를 계산기 실험한 결과이다. 이 계산기 실험 방법은, 표면 채널 디바이스의 경우에 본 발명자등이 이용한 방법과 기본적으로 동일하다(Kazumi Nishinohara등 "Effects of MicroscopicFluctuztions in Dopant Distributions on MOSFET Threshold Voltage," IEEE Transactions on Electron Devices, Vol, 39, pp634-639,1992). 이하에 이 방법을 설명한다.
우선, 디바이스 시뮬레이션에 있어서 디바이스 구조를 격자형으로 이산화하여 디바이스 특성을 계산할 때에, 각각의 이산화된 단위 영역에 대해, 설정된 불순물 농도와 이 단위 영역의 체적으로부터 얻을 수 있는 불순물 갯수를 산출한다. 다음에, 이 불순물 갯수를 이 단위 영역의 불순물 갯수의 평균치로 하여, 계산기 상에서 별도 난수를 발생시킴으로써 이 평균치 주위로 불순물 갯수를 변화시킨다. 이 변화한 불순물 갯수에 대응하는 불순물 농도로 설정된 불순물 농도를 치환한다. 이와 같이 함으로써 변화를 갖는 불순물 농도 프로파일을 구하고, 이것을 이용하여 디바이스 시뮬레이션을 행하는 것이다. 이용한 난수의 분포는 포아슨 분포이다.
1회의 난수 열 발생에 의해 이 난수 열에 대응하여 1개의 디바이스 구조 샘플을 얻을 수 있다. 각각의 불순물 프로파일에 대해 각각 10샘플을 생성하고, 각각의 Vth를 구하였다. 실험에 이용한 3종의 불순물 프로파일을 설명한다. 이들은, 메탈 게이트 nMOSFET의 경우에 관한 것으로 이하에 상세한 내용을 나타낸다.
(1) 도 1의 불순물 프로파일. 채널 불순물 농도는 2×1018㎝-3, 카운터 불순물 농도는 5.3×1018㎝-3, 카운터 불순물 영역(2)은 반도체 표면으로부터 깊이 10㎚까지 달하고 있다고 했다.
(2) 도 8의 (b)의 불순물 프로파일. 채널 불순물 프로파일의 고농도 영역의농도는 5×1018㎝-3, 카운터 불순물 농도는 1.6×1018㎝-3, 점 B의 깊이는 25㎚, 카운터 불순물 영역(2)은 반도체 표면으로부터 깊이 10㎚까지 달하고 있다고 한다.
(3) 도 7의 (b)의 불순물 프로파일. 채널 불순물 프로파일의 고농도 영역의 농도는 5×1018㎝-3, 카운터 불순물 농도는 8.3×1017㎝-3, 점 B의 깊이는 25㎚로 하였다.
또, 게이트 길이 L=95㎚, 채널의 폭 W0=95㎚로 하였다.
일반적으로 폭 W를 WO에 비해 크게 함으로써 불순물 분포의 통계 변화는 평균화되고, Vth 변화는(WO/W)1/2정도로 작아진다. 각각의 카운터 불순물 농도는 변화를 주지 않은 불순물 분포에 있어서 Vth=0.4V가 되도록 조절하였다. 도 34로부터, 도 1의 프로파일의 기판 표면에서 높은 n형 불순물 농도와 높은 p형 불순물 농도가 상쇄하는 경우에는, 원자 분포의 통계 변화는 가장 큰 Vth 변화를 주고 있다. 본 발명의 불순물 프로파일인 도 8의 (b)의 기판 표면에 카운터 불순물의 고농도 부분을 설치하는 프로파일의 경우에는, 도 1의 프로파일에 비해 1/3 정도 내지 그 이하의 Vth 변화였다. 또한, 도 8의 (b)의 프로파일의 경우보다도, 기판 속까지 카운터 불순물이 분포를 갖고 기판 표면 농도가 보다 낮은 도 7의 (b)의 프로파일의 경우가, Vth 변화가 작아지고 있다.
원자 분포의 통계 변화는, 이온 주입, 열 확산등의, 통계적 성질을 갖는 제조 프로세스를 이용하여 디바이스를 제조하는 경우에는, 원리적으로 제거할 수 없다. 미세화에 따라 게이트 길이가 짧아짐에 따라, 채널 영역의 면적은 작아지고,채널 공핍층 내에 포함되는 불순물 원자갯수는 작아져, 이 갯수 및 배치의 변화가 디바이스 특성에 미치는 변화는 커진다고 생각된다. 본 발명의 채널 프로파일은, 카운터 불순물을 갖는 채널 불순물 분포에 의한 MISFET를 매우 미세화된 집적 회로를 위해 제조할 때에, 수율을 향상시키기 때문에 유효하다.
(실시예 10)
MOSFET의 미세화에 따른, 쇼트 채널 효과가 문제가 되었다. 이 쇼트 채널 효과는, 보다 얕은 소스·드레인 확산층(38, 39)을 형성함으로써 억제하는 것이 가능하다. 따라서, 채널 영역을 소스·드레인 확산층의 표면보다도 하측에 형성하는 콘케이브형 구조를 채용하는 것이 유효하다. 그리고, 이 콘케이브형 구조에 매립 채널을 채용함으로써, 비교적 낮은 임계치 전압을 실현할 수 있다. 그러나, 소스·드레인 확산층(38, 39)과 채널 영역과의 접촉 상태는 형성되는 nMOS의 특성에 매우 큰 영향을 준다. 실시예 10에서는, 소스·드레인 확산층과 채널 영역과의 접촉 상태를 일정하게 함에 따라, 균일한 특성의 nMOS를 제조할 수 있는 MISFET의 구조와 그 제조 방법에 대해 설명한다.
실시예 10은, 도 1에 따른 채널 프로파일과, 실시예 3에 따른 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다.
도 35m과 도 36c는, 도 1에 따른 채널 프로파일을 갖는 MISFET의 단면도와 상면도이다. 이 MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)과 저면과 제1과 제2 측면에서 면 접촉하는 게이트 전극(47)과, 기판(31)의 상면에 대해 저면이 면 접촉하여 전극(47)의제1 측면에 대향하는 측면을 갖는 제2 도전형의 소스 영역(38)과, 기판(31)의 상면에 대해 저면이 면 접촉하여 전극(47)의 제2 측면에 대향하는 측면을 갖는 제2 도전형의 드레인 영역(39)으로 구성된다. 기판(31)은, 상면을 포함하여 영역(38, 39)과 막(46) 밑에 위치하는 제2 도전형의 카운터 불순물 영역(44)을 갖고 있다. 영역(44)의 불순물 프로파일은, 도 1에 따른 불순물 프로파일로 되어 있다. 그리고, 소자 분리 영역(32)이 영역(38, 39)의 주위를 둘러싸도록 설치되어 있다. 전극(47)과 일체가 되는 인출 전극(68)이 영역(32)의 상부에 설치되어 있다. 영역(44)을 도입함으로써, 영역(44)을 통해, 소스·드레인 확산층과 채널 영역과의 접촉 상태를 일정하게 할 수 있다.
도 35a 내지 도 35m은, 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 또한, 도 36a에서 도 36c는, 제조 공정의 일부를 개략적으로 도시하는 상면도이고, 도 37a에서 도 37c는, MISFET의 주변부도 포함시킨 제조 공정의 일부를 개략적으로 도시하는 단면도이다. 또, 이하, n형 MISFET에 대해 설명하겠지만, 도전형을 반대로 하면, 후술하는 것과 동일한 방법에 따라 p형 MISFET를 제조할 수 있다.
n형 MISFET를 갖는 반도체 장치를 제조하는데 있어서, 우선 도 35a에 도시된 바와 같이, p형의 실리콘 기판 혹은 p웰(도시하지 않음)이 형성된 실리콘 기판과 같은 p형 기판(31) 상에, 기상 퇴적법에 따라 실리콘 질화막(61)을 형성한다. 이 질화막(61)의 두께는, 최종적인 반도체 장치에 소스·드레인 영역(38, 39)으로서 남겨지는 다결정 실리콘막(65)의 두께 및 게이트(47)의 깊이를 결정하는 것으로,예를 들면 100㎚ 정도로 설정된다.
이어서, 도 35b에 도시된 바와 같이, 실리콘 질화막(61) 상에 레지스트 패턴(62)을 형성하고, 이것을 마스크로 하여 이용하여 질화막(61) 및 기판(31)을 에칭한다. 이에 따라, 기판(31)의 질화막(61)을 형성한 면에, 예를 들면 깊이가 200㎚ 정도의 홈부(63)를 형성한다.
레지스트 패턴(62)을 제거하고, 필요에 따라 홈부(63)의 결함 제거 등을 행한 후, 도 35c에 도시된 바와 같이, 기판(35)의 질화막(61)을 형성한 면에 실리콘 산화물 등을 주성분으로 하는 절연체막(64)을 형성하여, 홈부(63)를 절연체로 매립한다. 이 절연체막(64)은 소자 분리(32)로서 이용된다.
또, 홈부(63)의 결함은, 홈부(63)의 내벽에 얇은 열 산화막을 형성하는 것, 혹은 CDE나 웨트 에칭등에 의해 홈부(63) 내벽의 표층을 에칭하는 것등에 의해 제거할 수 있다. 또한, 절연체막(64)은, O3-TEOS 가스를 이용한 sub-atmospheric CVD나, Inductively Coupled(ICP) High Density Plasma CVD 등과 같이 매립 특성에 우수한 CVD법을 이용하여 형성해도 좋고, 혹은 spin on g1ass (SOG)등을 이용하여 형성해도 좋다.
이어서, 도 35d에 도시된 바와 같이, CMP 법을 이용하여 표면의 평탄화를 행함에 따라 질화막(61)의 상면을 노출시킨다. 그 후, 도 35e에 도시된 바와 같이, 열 인산 등을 이용하여 질화막(61)을 제거한다.
계속해서, 도 35f에 도시된 바와 같이, CVD법 등을 이용하여 반도체층으로서 다결정 실리콘막(65)을 형성한다. 또한, 도 35g에 도시된 바와 같이, CMP 법 등을이용하여 다결정 실리콘막(65)의 표면을 연마하여, 절연체막(32)의 상면을 노출시킨다.
그 후, 도 35h에 도시된 바와 같이, 다결정 실리콘막(65)에, 이온 주입법을 이용하여 As나 P등의 n형 불순물을, 바람직하게는 다결정 실리콘막(65) 내의 n형 불순물의 평균 농도가 2×1020㎝-3이상이 되도록 도입한다. 또, 이 이온 주입은, 기판(31)의 표면 영역에서의 n형 불순물 농도가, 원래 함유되는 p형 불순물 농도를 넘지 않도록 도우즈나 가속 에너지를 조절하는 것이 필요하다. 또한, 이온 주입으로 n형 불순물을 도입하는 대신에, CVD법에 따른 다결정 실리콘막(65)의 퇴적시에 동시에 불순물을 도입해도 좋다.
이상과 같이 다결정 실리콘막(65) 내에 n형 불순물을 도입한 후, 예를 들면 1050℃, 10초의 RTA(rapid thermal annealing)를 행하여, 다결정 실리콘막(65) 내의 n형 불순물을 기판(31)의 표면 영역 내에 고상 확산시킨다. 이에 따라, 도 35i에 도시된 바와 같이, 기판(31)의 표면 영역에, 카운터 불순물 영역(44)이 되는 다결정 실리콘막(65)에 비교하여 n형 불순물을 보다 낮은 농도로 함유하는 얇은 불순물 확산층(44)을 형성한다. 이 불순물 확산층(44)의 전형적인 두께는 20㎚에서 30㎚ 이하의 범위 내이다. 또한, 통상, 불순물 확산층(44) 내의 n형 불순물 농도는, 1×1018∼2×1020㎝-3정도이다.
이어서, 도 35j에 도시된 바와 같이, 다결정 실리콘막(65) 상에 레지스트 패턴(66)을 형성한다. 또한, 도 35k에 도시된 바와 같이, 이 레지스트 패턴(66)을마스크로 하여 이용하여, RIE 법에 따라 다결정 실리콘막(65)에 홈부(41)를 형성한다.
레지스트 패턴(66)을 제거한 후, 도 35l에 도시된 바와 같이, 기판(31)의 다결정 실리콘막(65)을 형성한 면에, CVD법에 따라, 게이트 절연막으로서 이용되는 절연막(46)을 홈부(41)의 저면 및 측벽을 피복하도록 형성한다. 또, 절연막(46)의 형성은 스퍼터법을 이용하여 행해도 좋고, 열 산화나 열 질화의 조합이라도 좋다. 또한, 절연막(46) 상에 CVD법이나 스퍼터법에 따라, 게이트 전극으로서 이용되는 도전층으로서 금속막(47)을 홈부(41)를 매립하도록 형성한다.
이 절연막(46)은, 예를 들면 실리콘 산화물, 실리콘 산화막보다도 유전률이 높은 실리콘 질화물, Ta2O5, TiO2,(Ba, Sr) TiO3, HfO2, ZrO2, 혹은 이들 금속과 Si를 포함하는 산화물 등으로 구성하는 것이 바람직하다. 또한, 금속막(47)은, 예를 들면 TiN, TaN, Al, W, 및 Cu 등으로 구성할 수 있다. 게이트 절연막(46)과 금속층(47)이 반응하는 경우에는, 이들사이에 TiN, TaN, ZrN, HfN, VN, NbN, CrN, MoN, 및 WN 등의 반응 방지막을 형성해도 좋다.
이어서, 도 35m에 도시된 바와 같이, CMP 법 등을 이용하여, 절연막(46) 및 금속막(47)의 홈부의 내측에 위치하는 부분이 잔치하도록, 다결정 실리콘막(65, 38, 39)의 상면이 노출할 때까지 홈부(41)의 외측에 위치하는 부분을 제거한다. 이상과 같이 함으로써, n형 MISFET를 얻는다. 그 후, 통상의 공정에서 PMD(pre metal dielectrics) 및 배선을 형성한다.
또, 상술된 방법에 있어서, 도 35j 및 도 35k의 공정시에 게이트 전극의 인출하여 영역을 확보해 두는 것이 바람직하다. 도 36a는, 도 35j에 도시된 구조를 상측에서 본 평면도이다. 도 35j는, 도 36a에 도시된 구조의 IIj-IIj선에 따른 단면도이다. 도 37a는, 도 36a에 도시된 구조의 IVa-IVa 선에 따른 단면도이다. 또한, 도 36b는, 도 35k에 도시된 구조를 상측에서 본 평면도이다. 도 35k는, 도 36b에 도시된 구조의 IIk-IIk 선에 따른 단면도이다. 도 37c는 도 36b에 도시된 구조의 IVc-IVc 선에 따른 단면도이다. 또한, 도 36c는 도 35m에 도시된 구조를 상측에서 본 평면도이고, 도 35m은 도 36c에 도시된 구조의 IIm-IIm 선에 따른 단면도이다.
도 35j 및 도 35k의 공정시에 게이트 전극(47)의 인출 영역(68)을 확보하는 것에 있어서, 우선 도 36a 및 도 37a에 도시된 바와 같이 레지스트 패턴(66)을 형성한다. 이어서, 도 37b에 도시된 바와 같이, 절연체막(32)을 다결정 실리콘막(65)에 대해 선택적으로 에칭하여, 노출한 절연체막(32)의 상면(32a)을 다결정 실리콘막(65)의 상면보다도 낮춘다.
그 후, 도 36b 및 도 37c에 도시된 바와 같이, 다결정 실리콘막(65)을 절연체막(32)에 대해 선택적으로 에칭한다. 이와 같이 함으로써, 인출 전극(68)을 위한 오목부인 인출 영역을 확보할 수 있다.
상술된 방법으로 도 35j 및 도 35k의 공정을 행하고, 도 37c에 도시된 구조를 얻는다. 또한 도 35l 및 도 35m의 공정을 실시하여, 도 36c에 도시된 게이트 전극(47) 및 인출 전극(68)을 동시에 형성할 수 있다.
이어서, 도 35m에 도시된 바와 같이 동일한 구조를 갖는 n형 MISFET의 성능을 예측하는 시뮬레이션의 결과에 대해 도 38을 참조하면서 설명한다. 횡축은 게이트 전압을 나타내고, 종축은 드레인 전류를 나타내고 있다. 또, 이 시뮬레이션에 있어서는, 게이트 길이 및 게이트 폭을 모두 0.085㎛로 하고, 불순물 확산층(44)의 두께를 30㎚로 하고, 게이트 절연막(46)의 두께를 2.7㎚로 하고, 드레인 전압을 1.5 V로 하였다. 또한, 기판(31), 불순물 확산층(44), 및 반도체층(65) 내의 불순물 농도는, 각각 1×1018, -2×1017, 및 -1×1020㎝-3로 한다(n형을 마이너스, p형을 플러스로서 나타내고 있음). 또한, 이 시뮬레이션에서는, 게이트 전극(47)이 TiN 등의 금속으로 구성되는 경우와 같이, 게이트 전극(47)의 페르미 레벨이 실리콘의 금제대의 중심에 있는, 즉 하전자대 및 전도대의 쌍방에 대해 0.55eV 떨어진 위치에 있는 경우를 상정하였다.
도 38에 도시된 바와 같이, 도 35m의 n형 MISFET은 트랜지스터로서 정상적으로 동작 가능하다. 또한, 이 n형 MISFET의 임계치 전압은 약 0.2V와 충분히 낮다(드레인 전류가 10-9A일 때의 게이트 전압을 임계치 전압이라고 정의한 경우). 도 35m의 n형 MISFET에 의하면, 게이트 전극(47)을 금속 재료로 구성한 경우에 있어서도 충분히 낮은 임계치 전압을 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 있어서는, 기초층(31) 상에, 그것이 함유하는 도전성 불순물과는 역도전형의 도전성 불순물을 함유하는 반도체층(65)이 형성되고, 이 반도체층(65)에 게이트 전극(47)을 위한 홈부(41)를 형성하기 전에, 반도체층(65)에 도입한 도전성 불순물을 기초층(31)의 표면 영역 내에 고상 확산시킴에 따라, 종래의 MISFET에서의 소스·드레인의 익스텐션과 매립 채널의 카운터 도핑층에 상당하는 불순물 확산층(44)이 형성된다. 그 때문에, 본 발명에 따르면, 소스·드레인 확산층(38, 39(65))과 채널 영역과의 접촉 상태에 변화를 생기는 것이 아니라, 또한 고상 확산을 이용하고 있으므로 불순물 확산층(44)을 얇게 형성하는 것이 용이하다.
이어서, 실시예 10의 응용예로서, 실시예 3에 따른 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 대해 설명한다. 도 39c는, 실시예 3에 따른 불순물 프로파일을 갖는 MISFET의 단면도이다. 이 도 39c의 MISFET가, 도 35m의 MISFET와 비교하여 다른 점은, 게이트 전극(47)의 하측에서, 영역(44)의 하면에 접하는 위치에, 제1 도전형의 채널 불순물 영역(45)을 갖고 있는 점이다. 영역(44, 45)의 불순물 프로파일은, 실시예 3의 도 24, 도 9의 (b)에 따른 불순물 프로파일로 되어 있다.
도 35a 내지 도 35m은, 실시예 3에 따른 불순물 프로파일을 갖는 MISFET를 제조하는 방법은, 도 35a에서 도 35k까지는, 실시예 10과 동일하다. 이어서, 도 39a에 도시된 바와 같이, 개구부(41)를 통해 기판 표면에 불순물 이온을 주입한다. 도우즈량 5×1013㎝-2의 인듐을 190keV의 가속 에너지로 주입한다. 주입한 불순물을 850℃, 30초의 RTA법에 따라 활성화한다. 이어서, 도 35l과 도 35m과 동일 처리를 행하고, 각각의 공정에서 도 39b와 도 39c의 단면 형상을 얻을 수 있다.
실시예 10에 따르면, 게이트 전극이 금속 재료로 구성된 경우에 있어서도 임계치 전압이 충분히 낮고 또한 특성의 변화가 억제된 MISFET를 갖는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
(실시예 11)
실시예 11에서도 실시예 10과 마찬가지로 채널 영역을 소스·드레인 확산층의 표면보다도 하측에 형성하는 콘케이브형 구조를 채용한다. 또한, 실시예 10과 마찬가지로, 소스·드레인 확산층과 채널 영역과의 접촉 상태를 일정하게 하기 위해, 동일한 구조의 카운터 불순물 영역(44)을 설치하고 있다. 그리고, 실시예 11에서는 새롭게, 콘케이브형 구조 때문에 생긴 과제에 해답을 제공할 수 있다. 우선, 과제이지만, 소스·드레인 확산층(38, 39)과 게이트 전극(47)이 서로의 측면에서 대향하므로, 큰 기생 용량이 생겼다. 이 기생 용량은 FET의 동작 속도의 향상을 방해하였다. 그래서, 실시예 11에서는, 기생 용량을 저감시키는 대책이 설명되어 있다.
실시예 11은, 도 1에 따른 채널 프로파일과, 실시예 2에 따른 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다.
도 40은, 도 1에 따른 채널 프로파일을 갖는 MISFET의 단면도이다. 이 MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)과 저면과 제1과 제2의 기운 측면에서 면 접촉하는 게이트 전극(47)과, 기판(31)의 상면에 대해 저면이 면 접촉하여 전극(47)의 제1 측면에 대향하는 기운 측면을 갖는 제2 도전형의 소스 영역(38)과, 기판(31)의 상면에대해 저면이 면 접촉하여 전극(47)의 제2 측면에 대향하는 기운 측면을 갖는 제2 도전형의 드레인 영역(39)으로 구성된다. 기판(31)은, 상면을 포함하여 영역(38, 39)과 막(46) 밑에 위치하는 제2 도전형의 카운터 불순물 영역(44)을 갖고 있다. 영역(44)의 불순물 프로파일은, 도 1에 따른 불순물 프로파일로 되어 있다. 그리고, 소자 분리 영역(32)이 영역(38, 39)의 주위를 둘러싸도록 설치되어 있다. 영역(44)을 도입함으로써, 영역(44)을 통해, 소스·드레인 확산층과 채널 영역과의 접촉 상태를 일정하게 할 수 있다. 또한, 소스 영역(38)과 드레인 영역(39)에 기운 측면을 설치함에 따라, 영역(38, 39)의 상부에 있어서 전극(47)과의 거리를 크게 할 수 있다. 이에 따라, 기생 용량을 작게 할 수 있다.
MISFET의 제조에는, 활성 영역이 되는 더미 게이트 전극 패턴(35)의 저면에 피복되지 않은 실리콘 기판(31) 상에, 게이트 전극 패턴(35)의 측면에 대해 경사를 갖는 테이퍼형의 표면을 갖고 선택적으로 에피택셜 성장시킨 단결정 실리콘으로 이루어지는 에피택셜 영역(71, 72)을 설치하고, 이 에피택셜 영역(71, 72)의 경사를 갖은 표면을 갖는 부분을, 기울기를 갖는 소스 및 드레인으로서 이용한 것에 있다.
도 41a 내지 도 41f는, 도 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 또, 이하 n형 MISFET에 대해 설명하겠지만, 도전형을 반대로 하면, 후술된 바와 동일한 방법에 따라 p형 MISFET를 제조할 수 있다.
n형 MISFET를 갖는 반도체 장치를 제조하는데 있어서, 우선 도 41a에 도시된 바와 같이, 활성 영역 이외의 영역에 소자 분리 영역(32)을 형성한다. p형의기판(31)의 활성 영역에 이온 주입에 의해 n형의 카운터 불순물 영역(44)을 형성한다. 영역(44)의 상부에 희생 산화막(33)이 되는 산화 실리콘(SiO2)막을 예를 들면 열 산화법에 따라 형성하고, 질화 실리콘(Si3N4) 막을 CVD법으로 형성한다. 이어서, 리소그래피의 기술을 이용하여, 질화 실리콘(Si3N4) 막에 의한 더미 게이트(35)를 형성한다. 이어서, 영역(44) 중 더미 게이트(35)에 피복되지 않은 영역의 산화막을 예를 들면 희석 불산에 의해 제거한다. 산화막(33)은, 더미 게이트(35) 하에 위치함으로써 잔존한다.
이어서, 영역(44) 상에, 더미 게이트(35)를 마스크로 하여, 영역(44)의 실리콘 결정을 핵으로 하여 선택적으로 n형의 결정 실리콘층(71, 72)을 에피택셜 성장시킨다. 더미 게이트(35)와 같이, 핵이 되는 실리콘 결정의 분포를 차단하는 물질이 배치된 표면 상에 고상 성장시키는 경우, 실리콘 영역 단에 있어서는 연속적으로 바로 위에 적층되어 성장하지 않고, 기울기를 갖는 표면, 소위 파세트가 나타난다. 본 실시예 11의 경우, 실리콘 결정에 있어서 (111)면이 가장 표면 에너지가 작아 가장 성장 속도가 느린 것을 활용하고, (111)면에서, 실리콘 기판(31) 표면과 약 50도의 각도를 이루는 파세트를 이용한다.
구체적으로는 우선, LPCVD 장치 내에서, 노출된 영역(44)의 실리콘 기판(31) 표면을 예를 들면 900℃의 수소 분위기속에서 180초간 어닐링함으로써, 기판 표면의 자연 산화막을 제거한 후, 연속하여 동일 챔버 내에서, 예를 들면 600℃, 100Torr에서, 수소 가스 10slm, 실란(SiH4) 가스 1slm 유량에 의해, 전면에 비정질실리콘을 28초간 퇴적한다.
또한, 연속하여 동일 챔버 내에서, 단결정 실리콘을 600℃, H2분위기 내에서 80초간 어닐링함으로써 고상 성장시키면, 기판 표면 실리콘 단결정이 핵이 되어 비정질 실리콘이 단결정 실리콘화한다. 이 때, SiO2막(32) 및 더미 게이트(35)의 표면에 접하는 부분은 단결정화하지 않고, SiO2막(32) 및 더미 게이트(35)를 일단으로 하여, 실리콘 기판(31) 표면에 대해 50도의 각도를 갖는 측벽을 형성한다.
이와 같이 함으로써, 더미 게이트(35)의 형성 영역에 대해 자기 정합적으로 실리콘 기판(31)에 대해 기울기를 갖는 에피택셜 실리콘 영역(71, 72)이, 실리콘 기판(61) 표면 상에 선택 형성된다. 다음에, 단결정화하지 않고 비정질 실리콘으로서 남은 부분을 불질산에 의해 제거하고, 도 41a에 도시된 선택 성장 에피택셜 영역(71, 72)이 형성된다.
이어서, 도 41b에 도시된 바와 같이, 선택 성장 에피택셜 영역(71, 72) 상 및 더미 게이트(35)를 피복하여, 예를 들면 10㎚의 SiO2막(73)을 CVD법에 따라 형성한다. 더미 게이트(35)의 측면 하단과 에피택셜 영역(71, 72) 단이 접하는 영역 상의 SiO2막(73)은, 게이트 절연막(46)의 두께보다 두껍게 형성함으로써, 측면이 기운 게이트 전극(47)을 형성할 수 있다. 게이트 전극(47)이 기운 측면은, 소스 및 드레인 영역(38, 39)의 단부가 기운 측면에 평행하게, 경사 상측에 형성된다.
이어서, 도 41c에 도시된 바와 같이, 장치 전면에 폴리실리콘(42)을 퇴적한후, CMP를 이용하여, 더미 게이트(35)를 스토퍼로 하여 상층의 폴리실리콘(42)을 제거하고, 더미 게이트(35)의 상단을 노출시킨 폴리실리콘막(42)을 형성한다. 또, 장치 전면에 퇴적하는 재료로는 폴리실리콘에 한하지 않고, 예를 들면 TEOS 등, 더미 게이트(35)의 재료에 따라 여러가지 변경 가능하다.
이어서, 도 41d에 도시된 바와 같이, 핫 인산을 이용하여 더미 게이트(35)를 제거하고, 게이트 전극 부분에 대응하는 오목부(41)를 형성한다. 이 오목부(41)는 게이트 절연막(46) 및 게이트 전극(47)을 매립하여 형성하는 영역이다.
또, 도 42a에 도시된 바와 같이, 게이트 전극(47) 형성에 앞서, 필요에 따라 폴리실리콘막(42) 및 포토레지스트 등을 마스크로 하여, 오목부(41)에 선택적으로 Vth 제어를 위한 채널 이온 주입을 행한다. 이 단계에서 채널 이온 주입을 행함에 따라, 이온 주입층(45)을 채널 영역에 선택적으로 형성할 수 있다. 이 방법에 따라, 비선택적인 채널 이온 주입을 이용한 경우와 비교하여, 소스 및 드레인의 접합 누설 전류를 낮출 수 있고, 더욱 접합 용량도 작게 할 수 있다. 실시예 2의 도 22, 도 7의 (b)의 불순물 프로파일을 형성할 수 있다.
이어서, 오목부(41)의 저면 및 측벽에 형성되어 있는 SiO2막(33 및 73)을 제거한다. 이 제거한 후의 오목부(41)는, 저면과 측벽사이에 층(71 및 72)의 측면과 동일한 기울기의 테이퍼부를 갖는다. 즉, 오목부(41)의 측벽에 형성되어 있던 SiO2막(73)의 두께만큼 오목부(41)의 측벽은 넓어지지만, SiO2막(73)은 에피택셜 영역(71, 72)의 기울기를 갖은 측면에 형성되기 때문에, SiO2막(73)을 제거함과 함께 기울기를 갖은 에피택셜 영역(71, 72)의 일부가 노출되기 때문이다.
이어서, 도 41e 혹은 도 42b에 도시된 바와 같이, 오목부(41) 내에 게이트 절연막(46)을 예를 들면 열 산화 등에 의해 형성한다. 또, 게이트 절연막(46)으로는, CVD-SiO2막, CVD-SiON막, CVD-Si3N4막을 포함하는 적층막을 이용해도 좋다. 이 게이트 절연막(46)은 SiO2막(73)보다도 얇고, 예를 들면 35㎚ 정도에 의해 형성한다. 이와 같이, SiO2막(73)보다도 얇은 게이트 절연막(46)을 형성함으로써, 영역(71, 72)의 측면과 동일한 기울기의 측면을 갖는 게이트 전극(47)을 형성할 수 있다.
이어서, 게이트 전극(47)을 형성하기 위해, 오목부(41) 내를 충전하도록 도전막을 전면에 퇴적시키고, 그 후 오목부(41) 외부의 도전막을 CMP법에 따라 연마 제거한다. 게이트 전극(47)의 양단의 기울기를 갖는 게이트 단부에 대향하는 영역(71, 72)이 축적층으로서 동작하는 부분이 된다. 게이트 전극(47)을 형성하는 도전막으로서는, 메탈막을 이용할 수 있다. 이것은, 소스 및 드레인의 활성화의 고온 어닐링 공정을 끝냈기 때문에 게이트 전극(47)이 고온 과정의 영향을 받지 않는다. 구체적으로는 예를 들면 TiN과 Al의 적층 구조를 이용할 수 있다.
이어서, 도 41f 혹은 도 42c에 도시된 바와 같이, CDE법에 따라 폴리실리콘막(42)을 제거하여 층간 절연막(42)을 전면에 형성한다. CDE 법에 따라 폴리실리콘막(42)을 제거하기 위해서는, 게이트 전극(47)에 이용한 도전성막의 종류에 따라, 게이트 전극(47) 상에 절연막층의 캡을 이용한 후에, CMP 법 등에 따라 폴리실리콘막(42) 상의 절연막을 제거하여 표면 노출한 후에 행한다. 층간 절연막(42)을 형성한 후에, 플러그(56)를 형성한다.
또, 이상의 공정에서는 질화막에 의한 더미 게이트(35)를 이용하여 고상 성장에 의해 (111)면을 이용하여 실리콘 기판(31) 표면과 거의 50도의 기울기를 갖는 소스 및 드레인을 위한 선택적 에피택셜 영역(71, 72)을 형성했지만, 이것을 대신하여 예를 들면 보다 완만한 약 30도의 기울기를 갖는 (311)면을 이용할 수 있다. 이 경우, SiO2막(33)(막 두께 50㎚), 질화막(35)(막 두께 50㎚)의 적층막에 의한 더미 게이트(35)를 이용하여, 기상 성장에 의해 선택적 에피택셜 영역(71, 72)을 형성한다.
실시예 11에 따르면, 더미 게이트(35) 제조시에 리소그래피로 결정되는 게이트 위치와 자기 정합적으로 기울기를 갖는 소스 및 드레인의 위치가 결정되기 때문에, 채널 길이 변화의 요인이 적다.
또한, 영역(44)의 표면이 RIE 법에 따른 에칭에 노출되지 않고, 에칭 시의 실리콘 기판(31) 표면에의 손상을 받지 않는다. 선택적 에피택셜 영역(71, 72)을 이용함으로써, 평면형 트랜지스터와 동일한 양질의 실리콘 표면을 이용한 상태에서, 오목형 트랜지스터의 단채널 효과 억제의 이점을 활용할 수 있다.
또한, 게이트 전극(47) 하의 채널 부분에 선택적으로 임계 전압 제어용의 이온 주입층(45)을 형성할 수 있다. 선택 에피택셜층(71, 72)을 형성하기 위해서는, 게이트 전극(47)을 설치하는 영역을 제외하고 선택적으로 실리콘층을 에피택셜 성장시키기 때문에, Si3N4를 이용한 더미 게이트(35)를 이용한다. 즉, 더미 게이트(35)를 이용하여 트랜지스터 외의 부분을 제조한 후에, 더미 게이트(35)를 제거하고, 소위 상감 공정을 이용하여 게이트 전극(47)을 매립하여 형성(상감 게이트)한다. 이 상감 게이트 공정을 이용함으로써, 채널 부분에만 선택적으로 이온 주입을 행할 수 있다.
(실시예 12)
실시예 12에서도 실시예 10, 실시예 11과 마찬가지로 채널 영역을 소스·드레인 확산층의 표면보다도 하측에 형성하는 콘케이브형 구조를 채용한다. 또한, 실시예 11과 동일한 기생 용량을 저감시키는 대책이 채용되고 있다. 그리고, 실시예 12에서는 새롭게, 소스·드레인 확산층(38, 39)의 내부에서 생기는 기생 저항을 저감시키는 대책이 설명되고 있다.
실시예 12는 실시예 1에 따른 불순물 프로파일을 갖는 MISFET와 그 제조 방법에 관한 것이다.
도 43은 실시예 1에 따른 불순물 프로파일을 갖는 MISFET의 단면도이다. 이 MISFET는 제1 도전형의 반도체 기판(31)과, 기판(31)의 상면과 면 접촉하는 게이트 절연막(46)과, 절연막(46)과 저면과 제1과 제2의 기운 측면에서 면 접촉하는 게이트 전극(47)과, 기판(31)의 상면에 대해 저면이 면 접촉하여 전극(47)의 제1 측면에 대향하는 기운 측면을 갖는 제2 도전형의 소스 영역(38)과, 기판(31)의 상면에 대해 저면이 면 접촉하여 전극(47)의 제2 측면에 대향하는 기운 측면을 갖는 제2도전형의 드레인 영역(39)으로 구성된다. 기판(31)은, 상면을 포함하는 막(46) 밑에 위치하는 제2 도전형의 카운터 불순물 영역(44)과, 영역(44) 밑에 위치하는 채널 불순물 영역(45)을 갖고 있다. 영역(44와 45)의 불순물 프로파일은, 실시예 1에 따른 도 19, 도 9의 (b)의 불순물 프로파일로 되어 있다. 그리고, 소자 분리 영역(32)이 영역(38, 39)의 주위를 둘러싸도록 설치되어 있다. 영역(44와 45)을 도입함으로써, 실시예 1의 효과를 얻을 수 있다. 또한, 소스 영역(38)과 드레인 영역(39)에 기운 측면을 설치함에 따라, 실시예 11과 동일한 효과를 얻을 수 있다. 또한, 영역(38, 39) 저면의 가장 높은 위치를, 게이트 절연막(46) 저면의 가장 낮은 위치보다 높인다. 이에 따라, 영역(38, 39) 내의 전류 경로가 짧아지고, 전류가 플러그(56)에 유입되기 쉬워지므로, 기생 저항을 작게 할 수 있다.
도 44a 내지 도 44f는, 실시예 1에 따른 채널 프로파일을 갖는 MISFET를 제조하는 방법을 나타내는 공정 단면도이다. 또, 이하, n형 MISFET에 대해 설명하겠지만, 도전형을 반대로 하면, 후술된 것과 동일한 방법에 따라 p형 MISFET를 제조할 수 있다.
n형 MISFET를 갖는 반도체 장치를 제조하는데 있어서, 우선 도 44a에 도시된 바와 같이, 활성 영역 이외의 영역에 소자 분리 영역(32)을 형성한다. 활성 영역의 상부에 희생 산화막(33)이 되는 산화 실리콘(SiO2)막을 예를 들면 열 산화법에 따라 형성하고, 질화 실리콘(Si3N4) 막을 CVD법으로 형성한다. 이어서, 리소그래피의 기술을 이용하여, 질화 실리콘(Si3N4) 막에 의한 더미 게이트(35)를 형성한다.다음에, 영역(44) 중 더미 게이트(35)에 피복되지 않은 영역의 산화막을 예를 들면 희석불산에 의해 제거한다. 산화막(33)은, 더미 게이트(35)밑에 위치함으로써 잔존한다.
이어서, 영역(44) 상에, 더미 게이트(35)를 마스크로 하고, 영역(44)의 실리콘 결정을 핵으로 하여 선택적으로 기판(31)과 동일형의 p형의 결정 실리콘층(71a, 72a)을 에피택셜 성장시킨다. 실리콘 영역 단에서는 파세트가 나타난다.
이어서, 도 44b에 도시된 바와 같이, 선택 성장 에피택셜 영역(71a, 72a) 상 및 더미 게이트(35)를 피복하여, 예를 들면 10㎚의 SiO2막(73)을 CVD법에 따라 형성한다. 에피택셜 영역(71a, 72a) 상에 형성된 SiO2막(73)은 다음 공정의 이온 주입(74, 74a, 74b)을 위한 보호막으로서 기능한다.
이어서, n형 불순물의 이온 주입(74), 또한 경사 이온 주입(74a, 74b)을 행한다. 이들 이온 주입(74, 74a, 74b) 후, 예를 들면 900℃ 30초 RTA에 의한 활성화를 겸한 열 확산 어닐링에 의해, 주입한 불순물을 기판(31) 막(33)의 하부에까지 확산시킨다. 새롭게 불순물이 주입된 영역(71b와 72b)이 도 43의 소스 확산층(38) 및 드레인 확산층(39)이 된다. 선택 성장 에피택셜 영역(71a와 72a)이 기운 측면에 이온 주입(74)을 행하거나, 경사 이온 주입(74a, 74b)을 행함에 따라, 에피택셜 영역(71a와 72a)의 상부와, 기울기를 갖는 표면 근처의 기판(31)에 이르는 영역으로 이루어지는 n형의 영역(71a와 72a)을 형성할 수 있다.
이어서, 도 44c에 도시된 바와 같이, 장치 전면에 폴리실리콘(42)을 퇴적시킨 후, CMP를 이용하여, 더미 게이트(35)를 스토퍼로 하여 상층의 폴리실리콘(42)과 막(73)을 제거한다.
이어서, 도 44d에 도시된 바와 같이, 핫 인산을 이용하여 더미 게이트(35)를 제거하고, 게이트 전극 부분에 대응하는 오목부(41)를 형성한다. 필요에 따라 폴리실리콘막(42) 및 포토레지스트 등을 마스크로 하여, 오목부(41)에 선택적으로 이온 주입을 행한다. 우선, 도우즈량 5×1013㎝-2의 인듐을 190keV의 가속 에너지로 주입하고, 계속해서 도우즈량 5×1011㎝-2의 안티몬을 5keV의 가속 에너지로 주입한다. 주입한 불순물을 850℃, 30초의 RTA법에 따라 활성화한다.
이어서, 오목부(41)의 저면 및 측벽에 형성되어 있는 SiO2막(33 및 73)을 제거한다. 이 제거한 후의 오목부(41)는, 저면과 측벽사이에 층(71 및 72)의 측면과 동일한 기울기의 테이퍼부를 갖는다.
이어서, 도 44e에 도시된 바와 같이, 오목부(41) 내에 게이트 절연막(46)을 예를 들면 열 산화 등에 의해 형성한다. SiO2막(73)보다도 얇은 게이트 절연막(46)을 형성함으로써, 영역(71, 72)의 측면과 동일한 기울기의 측면을 갖는 게이트 전극(47)을 형성할 수 있다.
이어서, 게이트 전극(47)을 형성하기 위해, 오목부(41) 내를 충전하도록 도전막을 전면에 퇴적하고, 그 후 오목부(41) 외부의 도전막을 CMP법에 따라 연마 제거한다.
이어서, 도 44F에 도시된 바와 같이, CDE 법에 따라 폴리실리콘막(42)을 제거하여 층간 절연막(42)을 전면에 형성한다. 층간 절연막(42)을 형성한 후에, 플러그(56)를 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, 단채널 효과나 제조 변화에 기인한 Vth의 변화를 억제하는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (30)

  1. 반도체 내부에 설치되는 제1 도전형 제1 반도체 영역;
    상기 제1 반도체 영역과 상기 반도체의 표면사이에 설치되고, 함유된 상기 제1 도전형의 불순물의 활성 농도가 상기 제1 반도체 영역의 상기 제1 도전형의 불순물 활성 농도의 4분의 1보다 작은 제2 도전형 제2 반도체 영역;
    상기 표면 상에서, 상기 제2 반도체 영역 상측에 설치되는 절연막;
    상기 절연막 상에 설치되는 도전체;
    상기 제2 반도체 영역과 접하는 제2 도전형 제3 반도체 영역; 및
    상기 제2 반도체 영역과 접하는 제2 도전형 제4 반도체 영역
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 영역을 형성하는 제1 도전형의 불순물 활성 농도가 상기 표면을 향하여 저농도가 되고, 3㎚당 농도의 비가 0.9보다도 작은 부분을 포함하는 것을 특징으로 하는 반도체 장치．
  3. 제1항에 있어서,
    상기 제2 반도체 영역의 상기 반도체 내부측의 단부에서의 제2 도전형의 불순물 활성 농도가, 상기 반도체 장치의 동작 시의 공핍층 내의 제1 도전형의 불순물의 최대 농도의 2분의 1보다도 작은 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 반도체 영역의 상기 반도체 내부측의 단부에서, 제2 도전형의 불순물의 활성 농도 경사도가, 제1 도전형의 불순물의 활성 농도 경사도보다도 작은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치의 동작 시의 공핍층 단에서의 상기 제2 도전형의 불순물의 활성 농도가, 상기 공핍층 내의 상기 제1 도전형의 불순물의 활성 농도의 최대치의 4분의 1보다도 작은 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 반도체 영역을 형성하는 제2 도전형의 불순물 프로파일의 피크 위치가, 상기 제2 반도체 영역의 상기 반도체 내부측의 단부보다도 상기 표면에 의해 위치하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 반도체 영역을 형성하는 상기 제2 도전형의 불순물 프로파일의 피크 위치에서, 상기 제1 도전형의 불순물 활성 농도는, 상기 제2 도전형의 불순물활성 농도의 2분의 1보다도 작은 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 표면에서, 상기 제1 도전형의 불순물 활성 농도는, 상기 제2 도전형의 불순물 활성 농도의 4분의 1보다도 작은 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 도전형의 불순물의 상기 표면에서의 활성 농도는, 상기 제2 반도체 영역의 상기 반도체 내부측의 단부에서의 제2 도전형의 불순물의 활성 농도, 또는 상기 제2 반도체 영역 내의 제2 도전형의 불순물의 활성 농도의 최대치와의 비가 10보다도 작고, 상기 단부에서의 제2 도전형의 불순물의 활성 농도와의 비가 10분의 1보다도 큰 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 반도체 영역을 형성하는 제1 도전형의 불순물 활성 농도 분포의 상기 표면을 향한 프로파일은 급격하게 저농도가 되고, 1㎚당 농도의 비가 0.9보다도 작은 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 도전형의 불순물이 인듐인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제2 도전형의 불순물이 인인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제2 도전형의 불순물이 안티몬 또는 비소인 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제1 도전형의 불순물이 안티몬 또는 비소인 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 제2 도전형의 불순물이 붕소인 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서, 상기 제2 도전형의 불순물이 인듐인 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 도전체가 금속 또는 금속 화합물인 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서,
    상기 반도체에, 상기 제1 도전형이 p 형인 상기 반도체 장치와, 상기 제1 도전형이 n형인 상기 반도체 장치를 탑재하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 도전형이 p형인 상기 반도체 장치의 상기 도전체와, 상기 제1 도전형이 n형인 상기 반도체 장치의 상기 도전체가, 동일한 금속 또는 금속 화합물로 구성되는 것을 특징으로 하는 반도체 장치.
  20. 반도체 표면을 포함하는 제1 영역의 활성 농도보다, 안쪽의 제2 영역의 활성 농도가 4배이상 고농도가 되는 활성 농도 프로파일을, 제1 도전형의 불순물로 형성하는 제1 공정;
    상기 제1 영역에 제2 도전형의 불순물을 상기 제1 영역의 활성 농도를 넘어 분포시키는 제2 공정;
    상기 반도체 표면 상에 절연막을 성막하는 제3 공정;
    상기 절연막 상에 도전체를 형성하는 제4 공정; 및
    상기 제2 영역에 접하고, 상기 도전체 양측에 제2 도전형의 반도체 영역을 형성하는 제5 공정
    을 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    우선 제5 공정을 실시하고,
    이어서, 상기 도전체를 매립하기 위한 개구부를 형성하고,
    다음에, 상기 제1 공정을, 상기 개구부를 통해 상기 제1 도전형의 불순물을 상기 반도체에 도입함으로써 실시하고,
    마지막으로, 상기 제3 공정과 상기 제4 공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 개구부의 형성 후에 상기 제2 공정을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제21항에 있어서,
    상기 제5 공정보다 전에 상기 제2 공정을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제20항에 있어서,
    상기 절연막은 화학 기상 성장법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  25. 제20항에 있어서,
    상기 제4 공정 이후의 공정에서 850도 이상의 지속 시간이 60초 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 제1 도전성 불순물을 함유하는 반도체로 이루어지는 기초층;
    상기 기초층 상에 형성되어 저면이 상기 기초층의 표면인 홈부를 포함하고, 상기 제1 도전성 불순물과는 도전형이 역인 제2 도전성 불순물을 함유하는 반도체층;
    상기 홈부의 저면과 측벽을 피복하는 절연체층; 및
    상기 절연체층으로 피복된 홈부 내에 형성된 도전체층
    을 포함하고,
    상기 기초층은 그 표면 영역에 상기 반도체층에 비해 보다 저농도로 상기 제2 도전성 불순물을 함유하는 불순물 확산층을 포함하고,
    상기 홈부를 포함하는 상기 반도체층이 형성하는 패턴과 상기 불순물 확산층이 형성하는 패턴과는 동일한 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 불순물 확산층은 균일한 두께를 갖는 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 불순물 확산층은 그 면내(面內) 방향에 대해 상기 제2 도전성 불순물을 실질적으로 균일한 농도로 함유하는 것을 특징으로 하는 반도체 장치.
  29. 제26항에 있어서, 상기 불순물 확산층, 상기 반도체층, 상기 절연체층, 및 상기 도전체층은 반도체 소자를 구성하고,
    상기 반도체 장치는 상기 반도체 소자의 주위를 둘러싼 소자 분리 절연막을 더 포함하고,
    상기 소자 분리 절연막의 상면과 상기 반도체층의 상면은 실질적으로 동일 평면 내에 있는 것을 특징으로 하는 반도체 장치.
  30. 제1 도전성 불순물을 함유하는 반도체로 이루어지는 기초층 상에 상기 제1 도전성 불순물은 도전형이 역의 제2 도전성 불순물을 함유하는 반도체층을 형성하는 공정;
    상기 반도체층에 포함되는 상기 제2 도전성 불순물의 일부를 상기 기초층의 표면 영역 내에 확산시켜 불순물 확산층을 형성하는 공정;
    상기 불순물 확산층을 형성하는 공정 후에, 상기 반도체층에 저면이 상기 기초층의 표면으로 구성된 홈부를 형성하는 공정;
    상기 반도체층 상에 상기 홈부의 저면과 측벽이 피복되고 또한 상기 홈부 내에 공간이 남도록 절연체층을 형성하는 공정; 및
    상기 절연체층 상에 상기 공간 중 적어도 일부가 채워지도록 도전체층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6552392B2 (en) * 2001-07-03 2003-04-22 Intersil Americas Inc. MOS integrated circuit with reduced ON resistance
JP2003060200A (ja) * 2001-08-13 2003-02-28 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6995397B2 (en) * 2001-09-14 2006-02-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
CN100334732C (zh) * 2001-11-30 2007-08-29 株式会社瑞萨科技 半导体集成电路器件及其制造方法
US6762469B2 (en) * 2002-04-19 2004-07-13 International Business Machines Corporation High performance CMOS device structure with mid-gap metal gate
KR100831974B1 (ko) * 2002-07-12 2008-05-26 주식회사 하이닉스반도체 텅스텐을 적용한 이중 일 함수 금속 게이트 전극 및 그제조 방법
US7394626B2 (en) * 2002-11-01 2008-07-01 Nec Corporation Magnetoresistance device with a diffusion barrier between a conductor and a magnetoresistance element and method of fabricating the same
US6794315B1 (en) * 2003-03-06 2004-09-21 Board Of Trustees Of The University Of Illinois Ultrathin oxide films on semiconductors
US6995060B2 (en) * 2003-03-19 2006-02-07 Promos Technologies Inc. Fabrication of integrated circuit elements in structures with protruding features
US6962851B2 (en) * 2003-03-19 2005-11-08 Promos Technologies, Inc. Nonvolatile memories and methods of fabrication
US6962852B2 (en) 2003-03-19 2005-11-08 Promos Technologies Inc. Nonvolatile memories and methods of fabrication
US6893921B2 (en) * 2003-04-10 2005-05-17 Mosel Vitelic, Inc. Nonvolatile memories with a floating gate having an upward protrusion
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
US6846712B2 (en) * 2003-05-16 2005-01-25 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates
US7214585B2 (en) * 2003-05-16 2007-05-08 Promos Technologies Inc. Methods of fabricating integrated circuits with openings that allow electrical contact to conductive features having self-aligned edges
US6902974B2 (en) * 2003-05-16 2005-06-07 Promos Technologies Inc. Fabrication of conductive gates for nonvolatile memories from layers with protruding portions
US6974739B2 (en) * 2003-05-16 2005-12-13 Promos Technologies Inc. Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7169667B2 (en) * 2003-07-30 2007-01-30 Promos Technologies Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate
US7060565B2 (en) * 2003-07-30 2006-06-13 Promos Technologies Inc. Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates
US7052947B2 (en) * 2003-07-30 2006-05-30 Promos Technologies Inc. Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
US6885044B2 (en) 2003-07-30 2005-04-26 Promos Technologies, Inc. Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates
US7101757B2 (en) * 2003-07-30 2006-09-05 Promos Technologies, Inc. Nonvolatile memory cells with buried channel transistors
US6951782B2 (en) * 2003-07-30 2005-10-04 Promos Technologies, Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions
US7323726B1 (en) * 2003-09-09 2008-01-29 Spansion Llc Method and apparatus for coupling to a common line in an array
US7057220B2 (en) * 2003-10-09 2006-06-06 Micron Technology, Inc. Ultrashallow photodiode using indium
US7109099B2 (en) * 2003-10-17 2006-09-19 Chartered Semiconductor Manufacturing Ltd. End of range (EOR) secondary defect engineering using substitutional carbon doping
US6884672B1 (en) * 2003-11-04 2005-04-26 International Business Machines Corporation Method for forming an electronic device
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
US6927137B2 (en) * 2003-12-01 2005-08-09 Texas Instruments Incorporated Forming a retrograde well in a transistor to enhance performance of the transistor
US7232731B2 (en) * 2003-12-31 2007-06-19 Dongbu Electronics Co., Ltd. Method for fabricating transistor of semiconductor device
US7579636B2 (en) * 2004-01-08 2009-08-25 Nec Corporation MIS-type field-effect transistor
US7148104B2 (en) * 2004-03-10 2006-12-12 Promos Technologies Inc. Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines, wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other, and non-volatile memory structures
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
WO2005101477A1 (ja) * 2004-04-14 2005-10-27 Fujitsu Limited 半導体装置及びその製造方法
US7579280B2 (en) * 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7169675B2 (en) * 2004-07-07 2007-01-30 Chartered Semiconductor Manufacturing, Ltd Material architecture for the fabrication of low temperature transistor
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
WO2007004272A1 (ja) * 2005-06-30 2007-01-11 Fujitsu Limited 不純物濃度分布の予測方法及び不純物濃度分布を決定するプログラム
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070013026A1 (en) * 2005-07-12 2007-01-18 Ching-Hung Kao Varactor structure and method for fabricating the same
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7776725B2 (en) * 2005-09-12 2010-08-17 International Business Machines Corporation Anti-halo compensation
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US20070134853A1 (en) * 2005-12-09 2007-06-14 Lite-On Semiconductor Corp. Power semiconductor device having reduced on-resistance and method of manufacturing the same
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US20070210421A1 (en) * 2006-03-13 2007-09-13 Texas Instruments Inc. Semiconductor device fabricated using a carbon-containing film as a contact etch stop layer
US7348629B2 (en) * 2006-04-20 2008-03-25 International Business Machines Corporation Metal gated ultra short MOSFET devices
US8124529B2 (en) 2006-06-01 2012-02-28 Texas Instruments Incorporated Semiconductor device fabricated using a metal microstructure control process
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US20080157225A1 (en) * 2006-12-29 2008-07-03 Suman Datta SRAM and logic transistors with variable height multi-gate transistor architecture
KR101312259B1 (ko) * 2007-02-09 2013-09-25 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US8258029B2 (en) * 2007-04-10 2012-09-04 Macronix International Co., Ltd. Semiconductor structure and process for reducing the second bit effect of a memory device
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR101060616B1 (ko) * 2008-10-02 2011-08-31 주식회사 하이닉스반도체 반도체 장치의 게이트 및 그 제조 방법
JP2010287614A (ja) * 2009-06-09 2010-12-24 Renesas Electronics Corp 半導体装置の解析方法、設計方法、設計支援プログラム、及び設計支援装置
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
CN102087979A (zh) * 2009-12-04 2011-06-08 中国科学院微电子研究所 高性能半导体器件及其形成方法
US8093117B2 (en) * 2010-01-14 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a metal gate
US8940589B2 (en) 2010-04-05 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Well implant through dummy gate oxide in gate-last process
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
WO2011155105A1 (ja) * 2010-06-07 2011-12-15 パナソニック株式会社 半導体装置及びその製造方法
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US20120038007A1 (en) * 2010-08-16 2012-02-16 International Business Machines Corporation Field Effect Transistor Device With Self-Aligned Junction
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US20120267724A1 (en) * 2011-04-20 2012-10-25 Globalfoundries Inc. Mos semiconductor device and methods for its fabrication
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US9224773B2 (en) * 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US9373684B2 (en) * 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US9012276B2 (en) 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US9293502B2 (en) * 2013-07-26 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor switching device separated by device isolation
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US9923046B1 (en) * 2016-09-21 2018-03-20 Globalfoundries Inc. Semiconductor device resistor structure
JP6996858B2 (ja) * 2017-03-29 2022-01-17 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
US20190019472A1 (en) * 2017-07-13 2019-01-17 Vanguard International Semiconductor Corporation Display system and method for forming an output buffer of a source driver
US20220085017A1 (en) * 2018-12-31 2022-03-17 Unist(Ulsan National Institute Of Science And Technology) Transistor element, ternary inverter apparatus comprising same, and method for producing same
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61140175A (ja) * 1984-12-13 1986-06-27 Semiconductor Energy Lab Co Ltd 被膜作製方法
JPS62219966A (ja) * 1986-03-22 1987-09-28 Toshiba Corp 半導体装置
DE3789894T2 (de) * 1987-01-05 1994-09-08 Seiko Instr Inc MOS-Feldeffekttransistor und dessen Herstellungsmethode.
KR920022553A (ko) * 1991-05-15 1992-12-19 문정환 Ldd 소자의 구조 및 제조방법
JP3435173B2 (ja) * 1992-07-10 2003-08-11 株式会社日立製作所 半導体装置
KR960008735B1 (en) * 1993-04-29 1996-06-29 Samsung Electronics Co Ltd Mos transistor and the manufacturing method thereof
JPH07273212A (ja) 1994-03-31 1995-10-20 Toshiba Corp 半導体装置及びその製造方法
US5759901A (en) * 1995-04-06 1998-06-02 Vlsi Technology, Inc. Fabrication method for sub-half micron CMOS transistor
US5719424A (en) * 1995-10-05 1998-02-17 Micron Technology, Inc. Graded LDD implant process for sub-half-micron MOS devices
JPH09116142A (ja) 1995-10-23 1997-05-02 Denso Corp 半導体装置およびその製造方法
US5698884A (en) * 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
JPH10189920A (ja) * 1996-12-27 1998-07-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US5952701A (en) * 1997-08-18 1999-09-14 National Semiconductor Corporation Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US5952693A (en) * 1997-09-05 1999-09-14 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded junctions with reduced junction capacitance
US6157062A (en) * 1998-04-13 2000-12-05 Texas Instruments Incorporated Integrating dual supply voltage by removing the drain extender implant from the high voltage device
US6465842B2 (en) 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
JP4237332B2 (ja) 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6541829B2 (en) * 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US20010009292A1 (en) 2001-07-26
US20030122203A1 (en) 2003-07-03
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