CN113130661A - 一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器 - Google Patents
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Abstract
本发明公开了一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器，其中无屏蔽三栅晶体管器件从下至上依次包括中心线重合的控制栅、控制栅绝缘层、底栅、底栅绝缘层、沟道层、顶栅绝缘层和顶栅，所述底栅和顶栅的尺寸相同，所述沟道层的尺寸大于底栅和顶栅的尺寸，所述控制栅的尺寸大于底栅的尺寸；所述源极和漏极均设置于沟道层的顶面且分别位于顶栅的左右两侧。电阻型全摆幅反相器包括上述无屏蔽三栅晶体管器件和分压电阻。本发明的晶体管器件在电路运行过程中，顶栅用于调控晶体管器件初始掺杂，进而精确控制其阈值电压位置，从而获得反相器电路的全摆幅属性。
Description
技术领域
本发明属于集成电路应用领域，具体涉及一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器。
背景技术
反相器是数字集成电路中数量最多的逻辑门。在数字电路中，功能单元如运算放大电路等均要求反相器具有全摆幅属性，以保证电路可靠性和抗干扰能力。传统的全摆幅反相器电路通常是基于互补金属氧化物半导体(CMOS)，由一个增强型p型晶体管和一个增强型n型晶体管串联组成，通常不论偏置电压(VDD)的值为多少，反相器的逻辑阈值电压(VM)约等于偏置电压的一半。在传统的晶体管器件中p型晶体管和n型晶体管的获得通常基于硅的离子注入掺杂工艺。而对于二维材料来说，绝大部分二维半导体材料均表现出n型特性，而且由于其超薄的厚度，导致其掺杂浓度很难通过离子注入的方式获得，这就导致p型晶体管的短缺，使得基于二维材料的CMOS电路构筑困难。
反相器电路不仅可以通过CMOS实现，也可以通过单极性晶体管串联负载电阻构筑。对于电阻型反相器，其VM依赖于晶体管的开启电压的位置，一旦晶体管开启电压位置固定，反相器电路的逻辑阈值电压VM也就定了，这会导致所实现的反相器电路只能在晶体管某个VDD下获得全摆幅属性，很难实现晶体管任意VDD下的全摆幅特性。
发明内容
本发明提供一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器，可以根据偏置电压VDD的大小设置晶体管的阈值电压位置，从而实现晶体管的阈值电压精确可调，进而实现电阻型反相器在任意偏置电压下的全摆幅属性，以满足高密度集成电路对全摆幅反相器电路的实际需求。
为实现上述技术目的，本发明采用如下技术方案：
一种无屏蔽三栅晶体管器件，从下至上依次包括中心线重合的控制栅、控制栅绝缘层、底栅、底栅绝缘层、沟道层、顶栅绝缘层和顶栅，所述底栅和顶栅的尺寸相同，所述沟道层的尺寸大于底栅和顶栅的尺寸，所述控制栅的尺寸大于底栅的尺寸；所述源极和漏极均设置于沟道层的顶面且分别位于顶栅的左右两侧。
在更优的技术方案中，所述沟道层采用二维半导体材料，所述顶栅绝缘层和底栅绝缘层均为二维栅介质材料。
在更优的技术方案中，所述沟道层采用的二维材料为MoS2。
在更优的技术方案中，所述控制栅的尺寸不小于所述沟道层的尺寸。
在更优的技术方案中，所述控制栅的材质为Si，所述控制栅绝缘层的材质为SiO2。
在更优的技术方案中，所述顶栅绝缘层和底栅绝缘层的材质为氮化硼，所述底栅的材质为石墨烯，所述顶栅、源极和漏极的材质均为铬或者金。
一种基于无屏蔽三栅晶体管器件的电阻型全摆幅反相器，包括分压电阻和上述任一所述的无屏蔽三栅晶体管器件，所述分压电阻的一端与无屏蔽三栅晶体管器件的漏极连接，分压电阻的另一端用于电阻型全摆幅反相器的电源接入端；所述无屏蔽三栅晶体管器件的源极接地，底栅和漏极分别作为电阻型全摆幅反相器的输入端和输出端。
有益效果
本发明的无屏蔽三栅晶体管器件基于电容器原理，利用静电掺杂手段，通过多栅的引入对沟道层不同位置的载流子进行独立调控，顶栅和底栅对等调控沟道区域的载流子浓度，控制栅调控接触区域的载流子浓度，从而在保证器件性能的前提下，实现了器件阈值电压的大范围精确灵活调控，并进一步实现了电阻型全摆幅反相器电路。与以往的电阻型反相器相比，本发明利用晶体管阈值电压的灵活调控，有效实现了反相器电路逻辑阈值电压的灵活控制，大大提高了电阻型反相器的应用领域，同时此发明方法可以与实际应用兼容并适用于绝大多数二维半导体晶体管器件阈值电压的调控和全摆幅反相器电路构筑。在如今信息时代集成电路技术高速发展的今天，本发明的设计对其今后的发展方向具有重要的指导意义。
附图说明
图1为本发明器件结构示意图：无屏蔽三栅晶体管器件结构，顶栅和底栅在沟道区域具有相同尺寸；
图2为实施例器件结构示意图：二硫化钼(MoS2)为沟道，氮化硼(h-BN)为顶栅和底栅绝缘层，石墨烯为底栅，铬/金(Cr/Au)为源漏电极及顶栅电极；
图3为全摆幅反相器电路示意图：包含一个MoS2无屏蔽三栅晶体管和一个定值电阻；
图4为三栅晶体管阈值电压调控演示：通过施加不同顶栅电压，MoS2晶体管器件表现出阈值大范围精确可调特性；
图5为反相器电路全摆幅输出特性演示：在不同偏置电压下，器件均表现出全摆幅特性。
具体实施方式
下面对本发明的实施例作详细说明，本实施例以本发明的技术方案为依据开展，给出了详细的实施方式和具体的操作过程，对本发明的技术方案作进一步解释说明。
实施例1
本实施例提供一种无屏蔽三栅晶体管器件，如图1所示，从下至上依次包括中心线重合的控制栅1、控制栅绝缘层2、底栅3、底栅绝缘层4、沟道层5、顶栅绝缘层8和顶栅9，所述底栅3和顶栅9的尺寸相同，所述沟道层5的尺寸大于底栅3和顶栅9的尺寸，所述控制栅1的尺寸大于底栅3的尺寸；所述源极6和漏极7均设置于沟道层5的顶面且分别位于顶栅9的左右两侧。本实施例的无屏蔽三栅晶体管器件，各构筑单元之间的依次堆垛与精准对齐是基于干法转移技术实现。
其中，如图2所示，沟道层5采用二维半导体材料，比如二硫化钼(MoS2)；顶栅绝缘层8和底栅绝缘层4均为二维栅介质材料，比如氮化硼(h-BN)；底栅3的材质为石墨烯；顶栅9、源极6和漏极7的材质均为铬(Cr)或者金(Au)；控制栅1的材质为Si，控制栅绝缘层2的材质为SiO2。
设沟道层5在与底栅3和顶栅9对齐的区域为沟道区域，沟道层5在与源极6和漏极7对齐的区域为接触区域。本实施例中，控制栅1的尺寸大于沟道层5，因此控制栅1可覆盖接触区域。
本实施例中控制栅绝缘层2SiO2的厚度一般为270-300nm，因此控制栅1和控制栅绝缘层2同时也被作为衬底使用。
对于现有技术中的常规晶体管器件，大部分为单栅晶体管器件，只包含一个栅极，用于驱动晶体电路，实现晶体管在开启态和截止态之间切换，阈值电压不可调节。还有部分晶体管为双晶体管结构，其通常包含一个较大的底栅和一个较小的顶栅，在工作过程中，底栅在调控沟道区域掺杂浓度的同时还调控了接触区域掺杂，而顶栅只能调控接触区域掺杂，这就使得顶栅和底栅对沟道调控作用不对等，从而导致不理想的器件性能，阈值电压不能精确灵活调控。
因此，本发明针对上述问题提供的无屏蔽三栅晶体管器件，在其工作时，通常在Si上始终施加电压，相当于在控制栅1始终施加电压，则可以调节沟道层5接触区域载流子的浓度，从而提高无屏蔽三栅晶体管器件的接触质量，降低接触肖特基势垒。
而且，由于接触区域的载流子浓度由控制栅1单独控制，又由于底栅3和顶栅9在与沟道层5对齐的区域具有相同尺寸，因此底栅3和顶栅9可以实时对等调控沟道区域的载流子浓度，从而提高无屏蔽三栅晶体管器件的性能。因此，通过在顶栅9上输入不同电压，就可以获得晶体管器件阈值电压的灵活调控。
如图4所示，当在本实施例无屏蔽三栅晶体管器件的顶栅9上施加不同电压时，晶体管器件表现出不同的阈值电压位置，随着顶栅电压等间距增大，阈值电压位置逐渐等间距左移，同时晶体管的开关比和亚阈值摆幅并没有明显的变化，表现出非常理想的器件阈值电压调控效果。
因此，本实施例的无屏蔽三栅晶体管器件基于电容器原理，利用静电掺杂手段，通过多栅的引入对沟道层5不同位置的载流子进行独立调控，顶栅9和底栅3对等调控沟道区域的载流子浓度，控制栅1调控接触区域的载流子浓度，从而在保证器件性能的前提下，实现了器件阈值电压的大范围精确灵活调控。
实施例2
本实施例提供一种基于无屏蔽三栅晶体管器件的电阻型全摆幅反相器，如图3所示，包括分压电阻和上述任一所述的无屏蔽三栅晶体管器件，所述分压电阻的一端与无屏蔽三栅晶体管器件的漏极7连接，分压电阻的另一端用于电阻型全摆幅反相器的电源接入端；所述无屏蔽三栅晶体管器件的源极6接地，底栅3和漏极7分别作为电阻型全摆幅反相器的输入端和输出端。
本实施例的电阻型全摆幅反相器，其实现原理为：对于电阻型反相器，其逻辑阈值电压VM依赖于晶体管的阈值电压的位置，通过对上述三栅晶体管器件阈值电压的精确控制，即可实现电阻型全摆幅反相器。如图5所示，通过在顶栅上施加一定电压，在不同偏置电压VDD下，器件总可以维系在全摆幅状态。
与现有技术中的电阻型反相器相比，本发明利用晶体管阈值电压的灵活调控，有效实现了反相器电路逻辑阈值电压的灵活控制，大大提高了电阻型反相器的应用领域，同时此发明方法可以与实际应用兼容并适用于绝大多数二维半导体晶体管器件阈值电压的调控和全摆幅反相器电路构筑。在如今信息时代集成电路技术高速发展的今天，本发明的设计对其今后的发展方向具有重要的指导意义。
对于该类器件，由于晶体管阈值电压与顶栅输入电压之间具有相应的依赖关系，所以可以基于该器件构筑反相器电路，并通过顶栅电压的调控实现反相器电路的全摆幅属性。
以上实施例为本申请的优选实施例，本领域的普通技术人员还可以在此基础上进行各种变换或改进，在不脱离本申请总的构思的前提下，这些变换或改进都应当属于本申请要求保护的范围之内。
Claims (7)
1.一种无屏蔽三栅晶体管器件，其特征在于，从下至上依次包括中心线重合的控制栅、控制栅绝缘层、底栅、底栅绝缘层、沟道层、顶栅绝缘层和顶栅，所述底栅和顶栅的尺寸相同，所述沟道层的尺寸大于底栅和顶栅的尺寸，所述控制栅的尺寸大于底栅的尺寸；所述源极和漏极均设置于沟道层的顶面且分别位于顶栅的左右两侧。
2.根据权利要求1所述的无屏蔽三栅晶体管器件，其特征在于，所述沟道层采用二维半导体材料，所述顶栅绝缘层和底栅绝缘层均为二维栅介质材料。
3.根据权利要求2所述的无屏蔽三栅晶体管器件，其特征在于，所述沟道层采用的二维材料为MoS2。
4.根据权利要求1所述的无屏蔽三栅晶体管器件，其特征在于，所述控制栅的尺寸不小于所述沟道层的尺寸。
5.根据权利要求1所述的无屏蔽三栅晶体管器件，其特征在于，所述控制栅的材质为Si，所述控制栅绝缘层的材质为SiO2。
6.根据权利要求1所述的无屏蔽三栅晶体管器件，其特征在于，所述顶栅绝缘层和底栅绝缘层的材质为氮化硼，所述底栅的材质为石墨烯，所述顶栅、源极和漏极的材质均为铬或者金。
7.一种基于无屏蔽三栅晶体管器件的电阻型全摆幅反相器，其特征在于，包括分压电阻和权利要求1-6任一所述的无屏蔽三栅晶体管器件，所述分压电阻的一端与无屏蔽三栅晶体管器件的漏极连接，分压电阻的另一端用于电阻型全摆幅反相器的电源接入端；所述无屏蔽三栅晶体管器件的源极接地，底栅和漏极分别作为电阻型全摆幅反相器的输入端和输出端。
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210716 |