CN101714870A - 反相器、操作反相器的方法以及包括反相器的逻辑电路 - Google Patents

反相器、操作反相器的方法以及包括反相器的逻辑电路 Download PDF

Info

Publication number
CN101714870A
CN101714870A CN200910175707A CN200910175707A CN101714870A CN 101714870 A CN101714870 A CN 101714870A CN 200910175707 A CN200910175707 A CN 200910175707A CN 200910175707 A CN200910175707 A CN 200910175707A CN 101714870 A CN101714870 A CN 101714870A
Authority
CN
China
Prior art keywords
inverter
driving transistors
transistor
load transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910175707A
Other languages
English (en)
Other versions
CN101714870B (zh
Inventor
金尚煜
宋利宪
金昌桢
朴宰彻
金善日
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101714870A publication Critical patent/CN101714870A/zh
Application granted granted Critical
Publication of CN101714870B publication Critical patent/CN101714870B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Abstract

本发明提供了一种反相器、操作反相器的方法以及包括反相器的逻辑电路。所述反相器可包括负载晶体管和驱动晶体管，负载晶体管和驱动晶体管中的至少一个可具有双栅结构。负载晶体管或驱动晶体管的阈值电压可通过双栅结构来调整，从而反相器可以是增强/耗尽(E/D)型反相器。

Description

反相器、操作反相器的方法以及包括反相器的逻辑电路
技术领域
示例实施例涉及一种反相器、逻辑电路以及包括所述反相器的半导体装置。
背景技术
在半导体集成电路(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、非易失性存储器、液晶显示(LCD)装置、有机发光装置)中，使用各种逻辑电路，例如，NAND(与非)和NOR(或非)电路。反相器是逻辑电路的基本组件。
通常，Si类反相器是包括n沟道金属氧化物半导体(NMOS)晶体管和p沟道金属氧化物半导体(PMOS)晶体管的互补金属氧化物半导体(CMOS)反相器。当Si层用作沟道层时，可通过改变用于沟道层的掺杂元素的类型来更容易地形成NMOS晶体管或PMOS晶体管，从而可容易地制造CMOS反相器。例如，通过用第三族元素(例如，硼(Be))掺杂Si层来形成p沟道层。
然而，当使用氧化物半导体来形成沟道层时，由于氧化物半导体材料的特性使得制造p沟道半导体会比较困难。也就是说，使用氧化物半导体形成的沟道层通常是n沟道层。因此，当使用具有由氧化物半导体形成的沟道层的晶体管时，实现具有n沟道晶体管和p沟道晶体管的反相器会比较困难。
发明内容
示例实施例包括一种增强/耗尽(E/D)型反相器。其他示例实施例包括一种操作反相器的方法。示例实施例包括一种具有反相器的逻辑电路。
在下面的描述中将部分地阐明另外的方面，通过描述部分地将会变得清楚，或者通过实施示例实施例可以了解。
根据示例实施例，一种反相器可包括：负载晶体管；和连接到负载晶体管的驱动晶体管，其中，负载晶体管和驱动晶体管中的至少一个具有调节负载晶体管或驱动晶体管的阈值电压的双栅结构。
负载晶体管可以是耗尽型晶体管，驱动晶体管可以是具有双栅结构的增强型晶体管。负载晶体管可以是具有双栅结构的耗尽型晶体管，驱动晶体管可以是增强型晶体管。负载晶体管和驱动晶体管可以是氧化物薄膜晶体管(TFT)。
负载晶体管和驱动晶体管的沟道层可包括由ZnO类氧化物。负载晶体管和驱动晶体管可以是顶栅晶体管，负载晶体管和驱动晶体管中的一个还可包括顶栅晶体管之下的底栅。负载晶体管和驱动晶体管中的每一个可包括具有沟道区、源区和漏区的有源层。
负载晶体管和驱动晶体管中的每一个可包括沟道层、接触沟道层的第一端的源层和接触沟道层的第二端的漏层。负载晶体管和驱动晶体管中的每一个可以是底栅晶体管，负载晶体管和驱动晶体管中的一个还可包括底栅晶体管之上的顶栅。在负载晶体管或驱动晶体管中的双栅结构的栅极可彼此分离。在负载晶体管或驱动晶体管中的双栅结构的栅极可彼此电连接。负载晶体管和驱动晶体管可具有双栅结构。
根据示例实施例，一种逻辑电路可包括多个示例实施例的反相器。所述多个反相器中的每一个的负载晶体管和驱动晶体管可以是顶栅晶体管，负载晶体管和驱动晶体管中的一个还可包括顶栅晶体管之下的底栅，底栅与相应的顶栅分离，所述多个反相器中的每一个的底栅可彼此电连接。
所述多个反相器中的每一个的负载晶体管和驱动晶体管可以是底栅晶体管，负载晶体管和驱动晶体管中的一个还可包括底栅晶体管之上的顶栅，顶栅与相应的底栅分离，所述多个反相器中的每一个的顶栅可彼此电连接。所述逻辑电路可包括NAND电路、NOR电路、编码器、解码器、复用器(MUX)、解复用器(DEMUX)和感测放大器中的至少一个。负载晶体管和驱动晶体管可具有双栅结构。
根据示例实施例，一种操作反相器的方法可包括：提供负载晶体管和连接到负载晶体管的驱动晶体管，其中，负载晶体管和驱动晶体管中的至少一个具有双栅结构；以及改变具有双栅结构的至少一个晶体管的阈值电压。
改变阈值电压可包括：将电压提供给具有双栅结构的晶体管的两个栅极中的至少一个。驱动晶体管可具有双栅结构，改变阈值电压可包括：将负(-)电压提供给驱动晶体管的两个栅极中的一个。
驱动晶体管可具有双栅结构，改变阈值电压可包括：将正(+)电压提供给驱动晶体管的两个栅极。负载晶体管可具有双栅结构，改变阈值电压可包括：将正(+)电压提供给负载晶体管的两个栅极中的一个。所述方法还可包括：在调节阈值电压之后将正常的操作电压提供给反相器。负载晶体管和驱动晶体管可具有双栅结构。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解示例实施例。图1至图16表示在此描述的非限制性的示例实施例。
图1至图6是根据示例实施例的反相器的剖视图；
图7是根据示例实施例的反相器的电路图；
图8是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电流(Id)根据另一栅电压变化的曲线图；
图9是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲线图；
图10是示出根据比较示例的单栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲线图；
图11是示出包括在根据示例实施例的反相器中的负载晶体管的栅电压(Vg)-漏电流(Id)特性的曲线图；
图12是示出包括在根据示例实施例的反相器中的驱动晶体管的栅电压(Vg)-漏电流(Id)特性的曲线图；
图13是示出根据示例实施例的反相器的输入电压(VI)-输出电压(VO)特性的曲线图；
图14至图16是示出根据示例实施例的反相器的剖视图。
应该注意，这些附图旨在示出特定示例实施例中使用的方法、结构和/或材料的一般特性，并补充以下提供的描述。然而，这些示图不用于标定且不会精确地反映任何给定实施例的精确结构或性能特性，并且不应被解释为限定或限制示例实施例包括的值或属性的范围。例如，为了清晰，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同的附图中使用相似或相同的标号来指示存在相似或相同的元件或特征。
具体实施方式
现在，将参照示出多个示例实施例的附图来更全面地描述各种示例实施例。这里公开了详细说明的示例实施例。然而，这里公开的具体结构和功能细节仅是为了描述示例实施例的典型示例。然而，示例实施例可以以许多替换的形式来实现，而不应解释为仅限于在此阐述的示例实施例。
因此，尽管示例实施例能够具有各种修改和替换形式，但在附图中通过举例示出了其实施例并在此进行详细描述。然而，应该理解，不是将示例实施例限制于公开的特定形式，相反，示例实施例覆盖落入示例实施例范围的所有修改形式、等同物和替换物。贯穿附图的描述，相同的标号指示相同的元件。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件并不受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可称为第二元件，相似地，第二元件可称为第一元件。如在这里使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成”在另一元件或层“上”时，该元件或层可以直接或间接形成在另一元件或层上。即，例如，可以存在中间元件或中间层。相反，当元件被称作“直接形成在”在另一元件“上”时，不存在中间元件或中间层。应该以相同的方式来解释用于描述元件或层之间的关系的其他词语(例如，“在...之间”和“直接在...之间”，“与...相邻”和“直接与...相邻”等)。
为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件将被定位为“在”其它元件或特征“上方”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制示例实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在这里中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想的示例实施例(和中间结构)的示意图的剖面图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域将通常在其边缘具有倒圆或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
示例实施例涉及一种晶体管、包括该晶体管的反相器、包括该反相器的逻辑电路及其制造方法。在附图中，为了清晰夸大了层和区域的厚度。附图中相同的标号表示相同的元件。
图1是根据示例实施例的反相器的剖视图。参照图1，彼此电连接的负载晶体管T1和驱动晶体管T2可形成在基底SUB1上。负载晶体管T1和驱动晶体管T2中的至少一个可具有双栅结构。在示例实施例中，驱动晶体管T2可具有双栅结构。负载晶体管T1可以是耗尽型晶体管，驱动晶体管T2可以是增强型晶体管。当栅电压为大约0V时，耗尽型晶体管可以导通，这意味着可测量的电流流过。另一方面，当栅电压为大约0V时，增强型晶体管可以截止。因此，耗尽型晶体管的阈值电压可小于大约0V，而增强型晶体管的阈值电压可大于大约0V。
详细地讲，底栅BG1可形成在基底SUB1上，并可形成覆盖底栅BG1的绝缘层IL1。绝缘层IL1的上表面可以是平坦的，并且彼此分开的第一有源层A1和第二有源层A2可形成在绝缘层IL1上。第二有源层A2可以形成在底栅BG1上方。第一有源层A1和第二有源层A2可包括氧化物半导体，如ZnO类氧化物半导体(例如ZnO、InZnO、GaInZnO和ZnSnO)，并且还可包括另外的元素，例如，至少一种第二族元素(如，Mg)、至少一种第三族元素(如，Y或La)、至少一种第四族元素(如，Ti、Hf或Zr)、至少一种第五族元素(如，Ta)、至少一种第六族元素(如，Cr)、至少一种第十二族元素(如，Cd)、至少一种第十三族元素(如，Al或Ga)以及至少一种第十五族元素(如、N)。然而，第一有源层A1和第二有源层A2的材料不限于氧化物。换句话说，第一有源层A1和第二有源层A2也可以是非氧化物。
第一源区S1和第一漏区D1可形成在第一有源层A1的两端之上。第一源区S1和第一漏区D1可以是等离子体处理过的区域。例如，当使用单一元素气体等离子体(例如，氩(Ar)等离子体、氙(Xe)等离子体、氢(H)等离子体或含有H的气体等离子体)或使用混合气体等离子体(例如，SF6和O2的混合气体等离子体)处理第一有源层A1的两端时，第一有源层A1的两端可变成导电的并可形成为第一源区S1和第一漏区D1。然而，也可通过将导电杂质注入到第一有源层A1的两端，而不是使用等离子体进行处理，来形成第一源区S1和第一漏区D1，或者通过在等离子体处理之外还将导电杂质注入到第一有源层A1的两端，来形成第一源区S1和第一漏区D1。第一源区S1和第一漏区D1之间的部分第一有源层A1可以是第一沟道区C1。
相似地，第二有源层A2可具有第二沟道区C2、第二源区S2和第二漏区D2。虽然图1中没有示出，但是第一源区S1和第一漏区D1中的每一个可包括具有较高导电性的第一导电区和具有较低导电性的第二导电区，其中第二导电区形成在第一导电区和第一有源层A1之间。也就是说，第一源区S1和第一漏区D1可具有与轻掺杂漏区(LDD)结构相似的结构。此外，第二源区S2和第二漏区D2可具有与LDD结构相似的结构。此外，还可在第一有源层A1和第二有源层A2之一和绝缘层IL1之间形成至少一个其他绝缘层。此外，第一有源层A1和第二有源层A2可形成为非分离的单个单元层，并且在示例实施例中第一源区S1与第二漏区D2可形成为彼此接触。
第一栅绝缘层GI1和第一顶栅TG1可形成在第一沟道区C1之上，此外，第二栅绝缘层GI2和第二顶栅TG2可形成在第二沟道区C2之上。因此，驱动晶体管T2可以是具有在第二沟道区C2的两侧上的底栅BG1和顶栅TG2的双栅结构。在驱动晶体管T2中，第二沟道区C2、第二源区S2、第二漏区D2、第二栅绝缘层GI2和第二顶栅TG2形成顶栅薄膜晶体管(TFT)。因此，驱动晶体管T2可以是具有在顶栅TG2下方的底栅BG1的双栅TFT。底栅BG1可与第二顶栅TG2分离或者电连接到第二顶栅TG2。底栅BG1和顶栅TG2可通过导电塞(未示出)彼此连接。
电源VDD可连接到第一漏区D1，输入端Vin可连接到第二顶栅TG2。第一源区S1和第二漏区D2可共同连接到输出端Vout，第一顶栅TG1和第二源区S2可以接地。第一顶栅TG1可连接到输出端Vout，而不是接地。
驱动晶体管T2可具有双栅结构，因此可以是增强型晶体管。详细地讲，在驱动晶体管T2中，由第二沟道区C2、第二源区S2、第二漏区D2、第二栅绝缘层GI2和第二顶栅TG2形成的顶栅TFT可以是耗尽型晶体管，但是，由于施加到顶栅TFT之下形成的底栅BG1的电压，驱动晶体管T2可以是增强型晶体管。例如，当将预定或给定的负(-)电压提供给底栅BG1时，第二沟道区C2中的电子会减少，即，可在第二沟道区C2中形成耗尽区，在第二沟道区C2中形成n沟道会是困难的。
阈值电压会增大；换句话说，当将预定或给定的负(-)电压施加到底栅BG1时，与不施加负电压相比，需要将相对大的电压施加到第二顶栅TG2以在第二沟道区C2中形成n沟道。因此，驱动晶体管T2可以是具有大于大约0V的阈值电压的增强型晶体管。当没有将电压施加到底栅BG1时，驱动晶体管T2可以是耗尽型晶体管；然而，因为在实际操作过程中驱动晶体管T2用作增强型晶体管，所以示例实施例的驱动晶体管T2被认为是增强型晶体管。通常，当沟道层由氧化物半导体形成时，实现增强型晶体管会是困难的。然而，在示例实施例中，通过使用双栅结构，可更容易地形成具有氧化物沟道层的增强型晶体管。
此外，当将预定或给定的正(+)电压施加到底栅BG1和第二顶栅TG2时，驱动晶体管T2的阈值电压会由于正(+)电压而增大。关于增大驱动晶体管T2的阈值电压的机制，在底栅BG1和第二沟道区C2之间的部分绝缘层IL1中可捕获电子，即通过施加到底栅BG1的正(+)电压在栅绝缘层中捕获电子。相似地，在第二栅绝缘层GI2中可通过施加到第二顶栅TG2的正(+)电压捕获电子，并且由于捕获的电子，在第二沟道区C2中形成n沟道会是困难的。然而，阈值电压也可能由于其他原因而增大。如上所述，当通过将正(+)电压施加到底栅BG1和第二顶栅TG2而增大驱动晶体管T2的阈值电压时，在增大阈值电压之后，可将正常的操作电压施加到底栅BG1和第二顶栅TG2中的一个(例如，第二顶栅TG2)，以正常地操作反相器。在正常操作下，施加到第二顶栅TG2的电压的强度可小于施加到底栅BG1和第二顶栅TG2以增大阈值电压的电压的强度。
负载晶体管T1可以是耗尽型晶体管。因此，根据示例实施例的反相器可以是增强/耗尽(E/D)型反相器。与具有耗尽型负载晶体管和耗尽型驱动晶体管的反相器相比，E/D型反相器可具有改善的操作特性。
图2是根据示例实施例的反相器的剖视图。参照图2，底栅BG1’可设置在第一沟道区C1’下方。因此，负载晶体管T1’具有双栅结构，而驱动晶体管T2’具有单栅结构。除了底栅BG1’的位置之外，图2的反相器的结构与图1的反相器的结构相同。在图2中标号SUB1’、IL1’、A1’、A2’、S1’、S2’、D1’、D2’、GI1’、GI2’、TG1’和TG2’分别表示基底、绝缘层、第一有源层、第二有源层、第一源区、第二源区、第一漏区、第二漏区、第一栅绝缘层、第二栅绝缘层、第一顶栅和第二顶栅。第一有源层A1’和第二有源层A2’可以由与图1的反相器的第一有源层A1和第二有源层A2的材料不同的材料形成，和/或使用与图1的反相器的第一有源层A1和第二有源层A2的工艺不同的工艺形成。
关于由与图1的反相器的第一有源层A1和第二有源层A2的材料不同的材料形成和/或使用与图1的反相器的第一有源层A1和第二有源层A2的工艺不同的工艺形成第一有源层A1’和第二有源层A2’，图1的负载晶体管T1是耗尽型晶体管，而具有与图1的负载晶体管T1相似的结构的图2的驱动晶体管T2’是增强型晶体管。详细地讲，当由在高氧分压下沉积的ZnO类材料层形成沟道层时，或者由富Ga的GaInZnO或富Hf的HfInZnO形成沟道层时，可实现增强型单栅TFT。此外，当在第二沟道区C2之上形成顶栅TFT时，包括第二源区S2、第二漏区D2、第二栅绝缘层GI2和顶栅TG2的图1的驱动晶体管T2是耗尽型晶体管。当在第一沟道区C1’之上形成顶栅TG2’时，包括第一源区S1’、第一漏区D1’、第一栅绝缘层GI1’和第一顶栅TG1’的图2的负载晶体管T1’是增强型晶体管。
在图1中，驱动晶体管T2可通过底栅BG1成为增强型晶体管，而在图2中，负载晶体管T1’可通过底栅BG1’成为耗尽型晶体管。详细地讲，当将预定或给定的正(+)电压施加到底栅BG1’时，电子在第一沟道区C1’中可增加，从而阈值电压可减小。因此，负载晶体管T1’可以是具有小于大约0V的阈值电压的耗尽型晶体管。第一顶栅TG1’可以接地或连接到输出端Vout，从而第一顶栅TG1’和底栅BG1’可彼此分开。如上所述，在图2中，负载晶体管T1’可以是耗尽型晶体管，驱动晶体管T2’可以是增强型晶体管，包括负载晶体管T1’和驱动晶体管T2’的反相器可以是与图1的反相器相同的E/D型反相器。可以以各种方式修改图1和图2的反相器的结构。图3至图6示出修改的反相器的其他示例。
图3是根据示例实施例的反相器的剖视图。参照图3，底栅BG10和覆盖底栅BG10的绝缘层IL10可以设置在基底SUB2上。第一沟道层C10以及接触第一沟道层C10两端的第一源层S10和第一漏层D10可形成在绝缘层IL10上。第二沟道层C20以及接触第二沟道层C20两端的第二源层S20和第二漏层D20可形成在底栅BG10上方的绝缘层IL10上，其中，第二沟道层C20与第一沟道层C10分离。第一沟道层C10和第二沟道层C20可分别对应于图1的第一沟道区C1和第二沟道区C2，并且可由与图1的第一沟道区C1和第二沟道区C2的材料相似的材料形成。在图1和图2中，沟道区C1、C1’、C2和C2’、源区S1、S1’、S2和S2’以及漏区D1、D1’、D2和D2’可形成在一个有源层A1、A1’、A2和A2’中。然而，在图3中，沟道层C10和C20、源层S10和S20以及漏层D10和D20可分别形成。第一源层S10和第二漏层D20可分离，或者也可形成为单个层。
覆盖第一沟道层C10、第一源层S10、第一漏层D10、第二沟道层C20、第二源层S20和第二漏层D20的栅绝缘层GI10可形成在绝缘层IL10上。与第一沟道层C10相应的第一顶栅TG10和与第二沟道层C20相应的第二顶栅TG20可形成在栅绝缘层GI10上。第二顶栅TG20可与底栅BG10分离，或者可电连接到底栅BG10。图3的左侧上示出的单栅晶体管是负载晶体管T10，图3的右侧上示出的双栅晶体管是驱动晶体管T20。图3的反相器的结构和功能几乎与图1的反相器相同。换句话说，在图3中，因为驱动晶体管T20具有两个栅极，即底栅BG10和顶栅TG20，所以驱动晶体管T20可以是增强型晶体管，而负载晶体管T10可以是耗尽型晶体管。
与图1的反相器的结构被修改为图2的反相器相同，图3的反相器的结构也可同样地被修改为如下的图4的反相器。参照图4，底栅BG10’可设置在第一沟道层C10’下方。因此，负载晶体管T10’具有双栅结构，而驱动晶体管T20’具有单栅结构。除了底栅BG10’的位置之外，图4的反相器具有与图3的反相器的结构相同的结构。在图4中，标号SUB2’、IL10’、C10’、C20’、S10’、S20’、D10’、D20’、GI10’、TG10’和TG20’分别表示基底、绝缘层、第一沟道层、第二沟道层、第一源层、第二源层、第一漏层、第二漏层、栅绝缘层、第一顶栅和第二顶栅。
第一沟道层C10’和第二沟道层C20’可以由与图3的第一沟道层C10和第二沟道层C20的材料不同的材料形成和/或由与图3的第一沟道层C10和第二沟道层C20的工艺不同的工艺形成。考虑到第一沟道层C10’和第二沟道层C20’由不同的材料和/或不同的工艺形成，当图3的负载晶体管T10是耗尽型晶体管时，具有与图3的负载晶体管T10的结构相似的结构的图4的驱动晶体管T20’可以是增强型晶体管。此外，在图3的驱动晶体管T20中由第二沟道层C20、第二源层S20、第二漏层D20、栅绝缘层GI10和第二顶栅TG20形成的顶栅TFT是耗尽型晶体管，而在图4的负载晶体管T10’中由第一沟道层C10’、第一油层S10’、第一漏层D10’、栅绝缘层GI10’和第一顶栅TG10’形成的顶栅TFT可以是增强型晶体管。
虽然在图3中驱动晶体管T20由于底栅BG10而成为增强型晶体管，但是图4中的负载晶体管T10’由于底栅BG10’可成为耗尽型晶体管。详细地讲，当将预定或给定的正(+)电压施加到底栅BG10’时，电子的浓度在第一沟道层C10’中增加，从而阈值电压可减小。因此，负载晶体管T10’可用作耗尽型晶体管。因为第一顶栅TG10’接地或者连接到输出端Vout，所以第一顶栅TG10’和底栅BG10’可以分离。
根据上述示例实施例的反相器分别包括两个顶栅TFT，底栅可设置在两个顶栅TFT中的一个之下。根据示例实施例，如图5和图6所示，反相器可包括两个底栅TFT，其中，顶栅可设置在两个底栅TFT中的一个之上。
参照图5，负载晶体管T100可以是具有底栅结构的单栅晶体管。驱动晶体管T200可以是具有形成在具有底栅结构的晶体管之上的顶栅TG100的双栅晶体管。在图5中，标号SUB3、BG100、BG200、GI100、C100、C200、S100、S200、D100、D200和IL100分别表示基底、第一底栅、第二底栅、栅绝缘层、第一沟道层、第二沟道层、第一源层、第二源层、第一漏层、第二漏层和绝缘层。第一沟道层C100和第二沟道层C200可以是分别与图3的第一沟道层C10和第二沟道层C20相似的材料层。负载晶体管T100可以是耗尽型晶体管，驱动晶体管T200可以是增强型晶体管。驱动晶体管T200成为增强型晶体管的原理与参考图3进行描述的原理相似。
参照图6，顶栅TG100’可设置在第一沟道层C100’上方。因此，负载晶体管T100’具有双栅结构，驱动晶体管T200’具有单栅结构。除了顶栅TG100’的位置之外，图6的反相器的结构与图5的反相器相同。在图6中，标号SUB3’、BG100’、BG200’、GI100’、C200’、S100’、S200’、D100’、D200’和IL100’分别表示基底、第一底栅、第二底栅、栅绝缘层、第二沟道层、第一源层、第二源层、第一漏层、第二漏层和绝缘层。第一沟道层C100’和第二沟道层C200’可以是分别与图4的第一沟道层C10’和第二沟道层C20’相似的材料层。负载晶体管T100’可以是耗尽型晶体管，驱动晶体管T200’可以是增强型晶体管。负载晶体管T100’成为耗尽型晶体管的原理与参考图4进行描述的原理相似。
图1至图6的反相器还可由图7所示的电路图示出。图7是根据示例实施例的反相器的代表电路图。负载晶体管1000和驱动晶体管2000之一可具有双栅结构，为了便于描述，仅示出两个栅极中的一个。
参照图7，可连接耗尽型负载晶体管1000和增强型驱动晶体管2000。电源VDD可连接到负载晶体管1000的漏极，输入端Vin可连接到驱动晶体管2000的栅极，输出端Vout可同时连接到负载晶体管1000的源极和驱动晶体管2000的漏极。驱动晶体管2000的源极和负载晶体管1000的栅极可接地。负载晶体管1000的栅极可连接到输出端Vout，而不是接地。
当大约0V的电压施加到输入端Vin时，即，当驱动晶体管2000截止并且高电平电源电压经由电源VDD施加到负载晶体管1000的漏极时，在输出端Vout可检测到高电平电压。当电源电压连续施加到负载晶体管1000的漏极，并且大于阈值电压的电压施加到输入端Vin以使驱动晶体管2000导通时，大部分电流通过驱动晶体管2000流到地。因此，可在输出端Vout检测到低电平电压。也就是说，当电源电压固定时，输出到输出端Vout的电压可根据施加到输入端Vin的电压而变化。
图8是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电流(Id)根据另一栅电压变化的曲线图。获得图8的结果的晶体管具有图5的驱动晶体管T200的结构。顶栅TG100和第二底栅BG200分离，并且分别接收不同的电压。详细地讲，图8示出当预定或给定的电压(以下称为第一栅电压)施加到图5的顶栅TG100时，漏电流Id根据施加到第二底栅BG200的电压(以下称为第二栅电压Vg)的变化。在图8中，第一至第九曲线G1至G9分别示出当+10.0V、+7.5V、+5.0V、+2.5V、0V、-2.5V、-5.0V、-7.5V和-10.0V的第一栅电压施加到顶栅TG100时漏电流Id的变化。
参照图8，随着第一栅电压减小，曲线向右移动。随着第一栅电压减小，晶体管的阈值电压可沿正(+)方向移动。因此，当预定或给定的负(-)电压施加到顶栅TG100时，包括顶栅TG100的驱动晶体管T200可成为具有正(+)阈值电压的增强型晶体管。
图9是示出包括在根据示例实施例的反相器中的双栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲线图。获得图9的结果的晶体管包括彼此电连接的两个栅极，并且可具有与图5所示的驱动晶体管T200的结构相似的横截面结构。也就是说，示例实施例中使用的晶体管可具有图5所示的驱动晶体管T200的结构，但是两个栅极TG100和BG200连接并接收相同的电压。参照图9，根据示例实施例的双栅晶体管是具有正(+)阈值电压的增强型晶体管。
图10是示出根据比较示例的单栅晶体管的栅电压(Vg)-漏电流(Id)变化的曲线图。在根据比较示例的单栅晶体管中，移除图5的驱动晶体管T200的顶栅TG100。参照图10，比较示例的单栅晶体管是具有小于大约0V的阈值电压的耗尽型晶体管。因此，如图9和图10所示，当单栅耗尽型晶体管被修改为双栅晶体管并且将双栅晶体管的两个栅极电连接时，晶体管可修改为增强型晶体管。
图11是示出包括在根据示例实施例的反相器中的耗尽型负载晶体管的栅电压(Vg)-漏电流(Id)特性的曲线图。获得图11的结果的耗尽型负载晶体管具有图1的负载晶体管T1的结构。参照图11，当栅电压Vg为大约0V时，高电平导通电流可流过，并且根据示例实施例的负载晶体管是耗尽型晶体管。
图12是示出包括在根据示例实施例的反相器中的增强型驱动晶体管的栅电压(Vg)-漏电流(Id)特性的曲线图。获得图12的结果的增强型驱动晶体管具有图1的驱动晶体管T2的结构，参照图12，当栅电压Vg为大约0V时，低电平截止电流可流过，并且根据示例实施例的驱动晶体管是增强型晶体管。栅电压Vg可以是施加到图1的驱动晶体管T2的第二顶栅TG2的电压。当预定或给定的负(-)电压无变化地施加到图1的底栅BG1时，栅电压Vg可施加到第二顶栅TG2。
图13是示出根据示例实施例的反相器的输入电压(VI)-输出电压(VO)特性的曲线图。基于大约10V的电源电压获得图13的结果。输入电压VI和电源电压可分别表示施加到输入端Vin和电源VDD的电压，而输出电压VO表示在图1的输出端Vout检测的电压。
参照图13，当输入电压VI为大约0V时，输出电压VO处于与电源电压相似的高电平，而当输入电压VI增大到大约4.5V或更大时，输出电压VO可以减小到接近0V。因此，当使用根据示例实施例的反相器时，可获得与Si类CMOS反相器相似的全摆幅特性。
根据示例实施例，在图1至图6的反相器中，负载晶体管T1、T1’、T10、T10’、T100和T100’以及驱动晶体管T2、T2’、T20、T20’、T200和T200’可具有双栅结构，其中，图14示出了其示例。示例实施例是图1的反相器的修改示例。
参照图14，可在第一沟道区C1的下方设置另一底栅BG11。因此，负载晶体管T1”和驱动晶体管T2都具有双栅结构。底栅BG11可构造为在不改变负载晶体管T1”的类型的情况下调节负载晶体管T1”的阈值电压。底栅BG11可与第一顶栅TG1分离，或者电连接到第一顶栅TG1。除了底栅BG11之外，图14的反相器的结构可与图1的反相器的结构相同，因此不再重复相同元件的描述。此外，图1至图6和图14的多个反相器可布置为形成逻辑电路，如图15和图16所示。
参照图15，示出在基底SUB1上形成的具有如图1所示结构的两个反相器IV1和IV2，但是反相器的数量也可以是三个或更多。驱动晶体管T2A的底栅BG1A和驱动晶体管T2B的底栅BG1B可连接到公共电源Vcom并且接收相同的信号。在示例实施例中，驱动晶体管T2A的底栅BG1A和第二顶栅TG2A可分离，并且驱动晶体管T2B的底栅BG1B和第二顶栅TG2B可分离。
参照图16，具有如图14所示结构的两个反相器IV1’和IV2’可设置在基底SUB1上，但是反相器的数量也可以是三个或更多。在示例实施例中，驱动晶体管T2A的底栅BG1A和驱动晶体管T2B的底栅BG1B可连接到公共电源Vcom并且接收相同的信号。相似地，负载晶体管T1”A的另一底栅BG11A和负载晶体管T1”B的另一底栅BG11B可连接到另一公共电源Vcom’并且可接收相同的信号。
在示例实施例中，驱动晶体管T2A的底栅BG1A和第二顶栅TG2A可分离，驱动晶体管T2B的底栅BG1B和第二顶栅TG2B可分离，负载晶体管T1”A的另一底栅BG11A和第一顶栅TG1A可分离，负载晶体管T1”B的另一底栅BG11B和第一顶栅TG1B也可分离。当负载晶体管T1”A的另一底栅BG11A和第一顶栅TG1A彼此电连接，并且负载晶体管T1”B的另一底栅BG11B和第一顶栅TG1B彼此电连接时，另一底栅BG11A和BG11B不可通过公共电压Vcom’连接。虽然图中没有示出，但是当布置图2至图6的多个反相器时，两个栅极中的一个可连接到公共电源。
根据示例实施例的上述反相器可用作各种逻辑电路(例如，NAND电路、NOR电路、编码器、解码器、复用器(MUX)、解复用器(DEMUX)或感测放大器)的基本元件。逻辑电路的基本结构在本领域为公知，因此将省略其描述。
此外，根据示例实施例的反相器以及包括反相器的逻辑电路可应用于各种领域，例如，液晶显示器(LCD)、有机发光装置或存储装置。具体地讲，当反相器的负载晶体管和开关晶体管是氧化物TFT时，可使用低温工艺来形成氧化物TFT，从而具有改善的迁移率。例如，根据示例实施例由氧化物TFT形成的E/D反相器可更容易地应用为三维堆叠存储器(例如，1D(二极管)-1R(电阻器)多层交叉点存储装置)的外围设备，其可使用低温工艺来制造。
以上描述包括操作根据示例实施例的反相器的方法的描述。将给出操作方法的简要描述。操作根据示例实施例的反相器的方法涉及包括负载晶体管和驱动晶体管彼此连接的反相器，其中，两个晶体管中的一个具有双栅结构，改变具有双栅结构的晶体管的阈值电压的操作包括在反相器的操作方法中。
改变阈值电压可包括将电压施加到具有双栅结构的晶体管的两个栅极中的至少一个。负(-)电压或正(+)电压可施加到两个栅极之一，或者相同的电压(例如，正(+)电压)可施加到两个栅极。因此，通过改变具有双栅结构的晶体管的阈值电压，反相器可成为E/D型反相器。
例如，当驱动晶体管T2、T20和T200具有如图1、图3和图5所示的双栅结构，并且负(-)电压施加到驱动晶体管T2、T20和T200的两个栅极中的一个时，驱动晶体管T2、T20和T200可以是增强型晶体管。驱动晶体管T2、T20和T200的两个栅极可分离。当驱动晶体管T2、T20和T200的两个栅极彼此电连接时，可通过将正(+)电压施加到两个栅极来改变驱动晶体管T2、T20和T200的阈值电压。
当负载晶体管T1’、T10’和T100’具有如图2、图4和图6所示的双栅结构，并且正(+)电压施加到负载晶体管T1’、T10’和T100’的两个栅极中的一个时，负载晶体管T1’、T10’和T100’可以是耗尽型晶体管。负载晶体管T1’、T10’和T100’的两个栅极可分离。如上所述，在调节具有双栅结构的晶体管的阈值电压之后，可进行反相器的正常操作，即，将正常的操作电压施加到反相器。
尽管已经参照示例实施例具体显示和描述了示例实施例，但是示例实施例应该仅理解为描述性目的，而不是限制性目的。例如，本领域普通技术人员将理解，示例实施例可应用于非氧化物晶体管而不是氧化物晶体管，并且可应用于具有与TFT不同结构的晶体管。此外，本领域普通技术人员将理解，图1至图7以及图13至图16的反相器的结构和元件可以以各种方式修改，根据示例实施例的反相器和逻辑电路不仅可应用于液晶显示器或有机发光装置，而且可应用于存储装置或其他装置。因此，示例实施例的范围不是由示例实施例的详细描述限定，而是由权利要求限定。

Claims (24)

1.一种反相器，包括：
负载晶体管；和
驱动晶体管，连接到负载晶体管，
其中，负载晶体管和驱动晶体管中的至少一个具有双栅结构。
2.如权利要求1所述的反相器，其中，负载晶体管是耗尽型晶体管，驱动晶体管是具有双栅结构的增强型晶体管。
3.如权利要求1所述的反相器，其中，负载晶体管是具有双栅结构的耗尽型晶体管，驱动晶体管是增强型晶体管。
4.如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管是氧化物薄膜晶体管。
5.如权利要求4所述的反相器，其中，负载晶体管和驱动晶体管包括由ZnO类氧化物制造的沟道层。
6.如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管是顶栅晶体管，
负载晶体管和驱动晶体管中的一个还包括顶栅晶体管之下的底栅。
7.如权利要求6所述的反相器，其中，负载晶体管和驱动晶体管包括具有沟道区、源区和漏区的有源层。
8.如权利要求6所述的反相器，其中，负载晶体管和驱动晶体管包括沟道层、接触沟道层的第一端的源层和接触沟道层的第二端的漏层。
9.如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管中的每一个是底栅晶体管，
负载晶体管和驱动晶体管中的一个还包括底栅晶体管之上的顶栅。
10.如权利要求1所述的反相器，其中，在负载晶体管或驱动晶体管中的双栅结构的栅极彼此分离。
11.如权利要求1所述的反相器，其中，在负载晶体管或驱动晶体管中的双栅结构的栅极彼此电连接。
12.如权利要求1所述的反相器，其中，负载晶体管和驱动晶体管具有双栅结构。
13.一种逻辑电路，包括：
多个如权利要求1所述的反相器。
14.如权利要求13所述的逻辑电路，其中，所述多个反相器中的每一个反相器的负载晶体管和驱动晶体管是顶栅晶体管，负载晶体管和驱动晶体管中的一个还包括顶栅晶体管之下的底栅，底栅与相应的顶栅分离，
所述多个反相器中的每一个的底栅彼此电连接。
15.如权利要求13所述的逻辑电路，其中，所述多个反相器中的每一个反相器的负载晶体管和驱动晶体管是底栅晶体管，负载晶体管和驱动晶体管中的一个还包括底栅晶体管之上的顶栅，顶栅与相应的底栅分离，
所述多个反相器中的每一个的顶栅彼此电连接。
16.如权利要求13所述的逻辑电路，其中，所述逻辑电路包括NAND电路、NOR电路、编码器、解码器、复用器、解复用器和感测放大器中的至少一种。
17.如权利要求13所述的逻辑电路，其中，负载晶体管和驱动晶体管具有双栅结构。
18.一种操作如权利要求1所述的反相器的方法，包括以下步骤：
改变负载晶体管和驱动晶体管中的具有双栅结构的至少一个的阈值电压。
19.如权利要求18所述的方法，其中，改变阈值电压的步骤包括：将电压提供给具有双栅结构的晶体管的两个栅极中的至少一个。
20.如权利要求19所述的方法，其中，驱动晶体管具有双栅结构，改变阈值电压的步骤包括：将负电压提供给驱动晶体管的两个栅极中的一个。
21.如权利要求19所述的方法，其中，驱动晶体管具有双栅结构，改变阈值电压的步骤包括：将正电压提供给驱动晶体管的两个栅极。
22.如权利要求19所述的方法，其中，负载晶体管具有双栅结构，改变阈值电压的步骤包括：将正电压提供给负载晶体管的两个栅极中的一个。
23.如权利要求18所述的方法，还包括以下步骤：
在调节阈值电压之后将正常的操作电压提供给反相器。
24.如权利要求18所述的方法，其中，负载晶体管和驱动晶体管具有双栅结构。
CN200910175707.5A 2008-10-01 2009-09-29 反相器、操作反相器的方法以及包括反相器的逻辑电路 Active CN101714870B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080096721A KR101623958B1 (ko) 2008-10-01 2008-10-01 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR10-2008-0096721 2008-10-01

Publications (2)

Publication Number Publication Date
CN101714870A true CN101714870A (zh) 2010-05-26
CN101714870B CN101714870B (zh) 2014-04-09

Family

ID=41508285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910175707.5A Active CN101714870B (zh) 2008-10-01 2009-09-29 反相器、操作反相器的方法以及包括反相器的逻辑电路

Country Status (5)

Country Link
US (2) US7940085B2 (zh)
EP (1) EP2172972B1 (zh)
JP (1) JP5579412B2 (zh)
KR (1) KR101623958B1 (zh)
CN (1) CN101714870B (zh)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102890910A (zh) * 2012-10-15 2013-01-23 北京大学 同异步双栅tft-oled像素驱动电路及其驱动方法
CN103081108A (zh) * 2010-09-09 2013-05-01 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
CN103488362A (zh) * 2013-08-29 2014-01-01 北京大学深圳研究生院 触控单元电路、触控面板阵列和显示面板
CN103582953A (zh) * 2011-04-12 2014-02-12 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
CN103608924A (zh) * 2011-05-27 2014-02-26 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
CN104201175A (zh) * 2014-09-03 2014-12-10 东南大学 一种基于薄膜晶体管的反相器
CN105047669A (zh) * 2009-12-28 2015-11-11 株式会社半导体能源研究所 存储器装置和半导体装置
CN106123928A (zh) * 2016-06-15 2016-11-16 上海交通大学 一种基于有机薄膜晶体管反相器的传感器
US10297322B2 (en) 2010-08-27 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Memory device with a driving circuit comprising transistors each having two gate electrodes and an oxide semiconductor layer
TWI663709B (zh) * 2012-02-29 2019-06-21 日商半導體能源研究所股份有限公司 半導體裝置
CN113130661A (zh) * 2021-04-19 2021-07-16 湖南大学 一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101680018B (zh) * 2007-01-10 2017-03-15 海莫希尔有限责任公司 体外血液动力学的内皮/平滑肌细胞共培养模型在鉴定血管疾病的新型治疗靶标中的应用
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102197490B (zh) * 2008-10-24 2013-11-06 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
TWI511288B (zh) 2009-03-27 2015-12-01 Semiconductor Energy Lab 半導體裝置
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
CN112242173A (zh) 2009-10-09 2021-01-19 株式会社半导体能源研究所 半导体器件
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
WO2011055620A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105206676B (zh) 2009-11-06 2019-12-10 株式会社半导体能源研究所 半导体装置及其制造方法
KR101113370B1 (ko) * 2009-11-11 2012-02-29 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 구비한 유기전계 발광 표시장치
WO2011062075A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
WO2011068066A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
FR2955204B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955203B1 (fr) 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
KR101850926B1 (ko) 2010-04-09 2018-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
KR101854421B1 (ko) * 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8664658B2 (en) * 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011155295A1 (en) * 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
TWI621184B (zh) * 2010-08-16 2018-04-11 半導體能源研究所股份有限公司 半導體裝置之製造方法
US8508276B2 (en) 2010-08-25 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including latch circuit
WO2012060202A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI541981B (zh) * 2010-11-12 2016-07-11 半導體能源研究所股份有限公司 半導體裝置
GB2485828B (en) * 2010-11-26 2015-05-13 Plastic Logic Ltd Electronic devices
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101275710B1 (ko) * 2010-12-22 2013-06-14 경희대학교 산학협력단 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
TWI525614B (zh) 2011-01-05 2016-03-11 半導體能源研究所股份有限公司 儲存元件、儲存裝置、及信號處理電路
KR101770969B1 (ko) * 2011-01-21 2017-08-25 삼성디스플레이 주식회사 터치 센싱 기판 및 이의 제조 방법
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
US8878174B2 (en) * 2011-04-15 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, memory circuit, integrated circuit, and driving method of the integrated circuit
TWI671911B (zh) 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
US9171840B2 (en) * 2011-05-26 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI534956B (zh) * 2011-05-27 2016-05-21 半導體能源研究所股份有限公司 調整電路及驅動調整電路之方法
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
KR20130038031A (ko) 2011-10-07 2013-04-17 삼성전자주식회사 형-변환 트랜지스터, 이를 포함하는 전자소자 및 이들의 동작방법
KR101275713B1 (ko) * 2011-10-14 2013-06-17 경희대학교 산학협력단 산화물 반도체 인버터 및 이를 이용한 디스플레이 구동장치
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
US9058892B2 (en) 2012-03-14 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and shift register
JP6128906B2 (ja) * 2012-04-13 2017-05-17 株式会社半導体エネルギー研究所 半導体装置
US8873308B2 (en) 2012-06-29 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit
TWI661553B (zh) 2012-11-16 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置
KR101420967B1 (ko) * 2013-01-28 2014-07-17 경희대학교 산학협력단 디스플레이 소자의 구동회로에 사용되는 인버터 및 이의 제조 방법
JP6410496B2 (ja) * 2013-07-31 2018-10-24 株式会社半導体エネルギー研究所 マルチゲート構造のトランジスタ
US9299855B2 (en) 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
US9601591B2 (en) * 2013-08-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6329843B2 (ja) 2013-08-19 2018-05-23 株式会社半導体エネルギー研究所 半導体装置
CN104867443A (zh) * 2014-02-21 2015-08-26 群创光电股份有限公司 有机发光显示器
TWI566409B (zh) * 2014-08-26 2017-01-11 元太科技工業股份有限公司 電晶體及其製作方法
CN104752343B (zh) * 2015-04-14 2017-07-28 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
KR102392007B1 (ko) * 2015-05-04 2022-05-02 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 표시 장치
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US9923527B2 (en) * 2016-05-06 2018-03-20 Globalfoundries Inc. Method, apparatus and system for back gate biasing for FD-SOI devices
CN106024638A (zh) * 2016-07-20 2016-10-12 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
KR101905717B1 (ko) 2017-03-02 2018-11-21 포항공과대학교 산학협력단 삼차원 적층구조의 듀얼 게이트 박막 트랜지스터 논리 회로
WO2018182704A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Enhancement/depletion device pairs and methods of producing the same
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
CN110060998B (zh) * 2019-04-29 2022-05-17 厦门天马微电子有限公司 一种反相电路结构、栅极驱动电路及显示面板
GB2587793B (en) * 2019-08-21 2023-03-22 Pragmatic Printing Ltd Electronic circuit comprising transistor and resistor
KR20210092074A (ko) 2020-01-15 2021-07-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102362755B1 (ko) * 2020-06-25 2022-02-15 숙명여자대학교산학협력단 조절 가능한 중간 전압을 제공하는 3진법 인버터
KR102353462B1 (ko) * 2020-07-06 2022-01-20 인하대학교 산학협력단 3진 인버터 소자

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825698B2 (en) * 2001-08-29 2004-11-30 Altera Corporation Programmable high speed I/O interface
JPH02294076A (ja) * 1989-05-08 1990-12-05 Hitachi Ltd 半導体集積回路装置
JPH0366159A (ja) * 1989-08-04 1991-03-20 Mitsubishi Electric Corp 積層型半導体装置
JP2910100B2 (ja) 1989-11-21 1999-06-23 ソニー株式会社 半導体メモリ
JPH05267620A (ja) 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置
GB9208324D0 (en) * 1992-04-15 1992-06-03 British Tech Group Semiconductor devices
JP3161966B2 (ja) 1996-03-08 2001-04-25 株式会社ユニシアジェックス 回動角検出装置
US5869979A (en) * 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
JP3527034B2 (ja) 1996-09-20 2004-05-17 株式会社半導体エネルギー研究所 半導体装置
JPH11338439A (ja) 1998-03-27 1999-12-10 Semiconductor Energy Lab Co Ltd 半導体表示装置の駆動回路および半導体表示装置
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP2000091591A (ja) 1998-09-17 2000-03-31 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、薄膜トランジスタを用いたｃ−ｍｏｓインバータ回路、及びそれらの製造方法
JP4076648B2 (ja) * 1998-12-18 2008-04-16 株式会社半導体エネルギー研究所 半導体装置
JP2000269507A (ja) 1999-03-18 2000-09-29 Seiko Epson Corp 半導体装置の検査方法、および半導体装置
JP2003050570A (ja) 2001-06-01 2003-02-21 Toshiba Corp 平面表示装置
JP2003174037A (ja) 2001-12-07 2003-06-20 Nec Corp 薄膜トランジスタ及びその製造方法、インバータ並びに電子機器
US6674303B1 (en) * 2001-12-14 2004-01-06 Lattice Semiconductor Corporation Programmable input/output cell with bidirectional and shift register capabilities
US6842039B1 (en) * 2002-10-21 2005-01-11 Altera Corporation Configuration shift register
JP4257971B2 (ja) * 2003-03-27 2009-04-30 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタのゲート信号印加方法
US7180135B1 (en) * 2003-10-06 2007-02-20 George Mason Intellectual Properties, Inc. Double gate (DG) SOI ratioed logic with intrinsically on symmetric DG-MOSFET load
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7642573B2 (en) * 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US20060220023A1 (en) 2005-03-03 2006-10-05 Randy Hoffman Thin-film device
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100801961B1 (ko) * 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
KR100790761B1 (ko) 2006-09-29 2008-01-03 한국전자통신연구원 인버터
US7875559B2 (en) * 2007-01-09 2011-01-25 Electronics And Telecommunications Research Institute Method of manufacturing P-type ZnO semiconductor layer using atomic layer deposition and thin film transistor including the P-type ZnO semiconductor layer
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105047669B (zh) * 2009-12-28 2018-08-14 株式会社半导体能源研究所 存储器装置和半导体装置
US11424246B2 (en) 2009-12-28 2022-08-23 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US10797054B2 (en) 2009-12-28 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
CN105047669A (zh) * 2009-12-28 2015-11-11 株式会社半导体能源研究所 存储器装置和半导体装置
DE112011102837B4 (de) * 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
US10297322B2 (en) 2010-08-27 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Memory device with a driving circuit comprising transistors each having two gate electrodes and an oxide semiconductor layer
CN103081108A (zh) * 2010-09-09 2013-05-01 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
CN103081108B (zh) * 2010-09-09 2016-08-03 夏普株式会社 薄膜晶体管基板及其制造方法、显示装置
CN103582953A (zh) * 2011-04-12 2014-02-12 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
CN103582953B (zh) * 2011-04-12 2016-07-06 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
CN103608924B (zh) * 2011-05-27 2016-08-10 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
CN103608924A (zh) * 2011-05-27 2014-02-26 三井金属矿业株式会社 氧化物型半导体材料及溅镀靶
TWI663709B (zh) * 2012-02-29 2019-06-21 日商半導體能源研究所股份有限公司 半導體裝置
CN102890910A (zh) * 2012-10-15 2013-01-23 北京大学 同异步双栅tft-oled像素驱动电路及其驱动方法
CN102890910B (zh) * 2012-10-15 2015-06-10 京东方科技集团股份有限公司 同异步双栅tft-oled像素驱动电路及其驱动方法
CN103488362B (zh) * 2013-08-29 2016-08-17 北京大学深圳研究生院 触控单元电路、触控面板阵列和显示面板
CN103488362A (zh) * 2013-08-29 2014-01-01 北京大学深圳研究生院 触控单元电路、触控面板阵列和显示面板
CN104201175B (zh) * 2014-09-03 2017-02-15 东南大学 一种基于薄膜晶体管的反相器
CN104201175A (zh) * 2014-09-03 2014-12-10 东南大学 一种基于薄膜晶体管的反相器
CN106123928A (zh) * 2016-06-15 2016-11-16 上海交通大学 一种基于有机薄膜晶体管反相器的传感器
CN113130661A (zh) * 2021-04-19 2021-07-16 湖南大学 一种无屏蔽三栅晶体管器件和基于其的电阻型全摆幅反相器

Also Published As

Publication number Publication date
US20110175647A1 (en) 2011-07-21
EP2172972B1 (en) 2014-04-23
US8217680B2 (en) 2012-07-10
JP2010087518A (ja) 2010-04-15
JP5579412B2 (ja) 2014-08-27
US20100079169A1 (en) 2010-04-01
KR20100037407A (ko) 2010-04-09
CN101714870B (zh) 2014-04-09
EP2172972A2 (en) 2010-04-07
EP2172972A3 (en) 2011-12-21
KR101623958B1 (ko) 2016-05-25
US7940085B2 (en) 2011-05-10

Similar Documents

Publication Publication Date Title
CN101714870B (zh) 反相器、操作反相器的方法以及包括反相器的逻辑电路
CN101546768B (zh) 反相器和包括反相器的逻辑电路
US7872504B2 (en) Inverter and logic device comprising the same
US7989899B2 (en) Transistor, inverter including the same and methods of manufacturing transistor and inverter
US8384439B2 (en) Semiconductor devices and methods of fabricating the same
US7687807B2 (en) Inverter
US8383472B2 (en) Inverter, method of manufacturing the same, and logic circuit including the inverter
EP2323167B1 (en) Transistors, electronic devices including a transistor and methods of manufacturing the same
US20180083069A1 (en) Complementary thin film transistor and manufacturing method thereof
US20150062475A1 (en) Thin film transistor and method of driving same
US20200176439A1 (en) Electrostatic protection circuit and a semiconductor structure
CN108631768A (zh) 用于fdsoi的电路调谐方案
US9762226B2 (en) Semiconductor device having control conductors
TWI464875B (zh) 半導體裝置
JP4855668B2 (ja) 電界効果トランジスタの高電圧動作方法とそのバイアス回路およびその高電圧動作回路要素
US20240057381A1 (en) Structure of pixel layout and electroluminescent display
JP4787554B2 (ja) 入出力回路装置
JP5395137B2 (ja) 高電圧動作電界効果トランジスタとそのバイアス回路およびその高電圧動作回路要素
CN116868342A (zh) 半导体器件
CN103151315A (zh) 低功耗半导体存储器的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant