TWI663709B - 半導體裝置 - Google Patents

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Abstract

本發明的目的之一是提供一種使用藉由控制電晶體的臨界電壓來增大驅動頻率的反相器電路的半導體裝置。並且，本發明的目的之一是提供一種使用耗電量得到降低的反相器電路的半導體裝置。本發明的一個方式是一種半導體裝置，包括：分別包括形成通道的半導體膜；夾著半導體膜設置的一對閘極電極；以及與半導體膜接觸的源極電極及汲極電極的第一電晶體及第二電晶體，其中，藉由控制供應到一對閘極電極的電位，使第一電晶體的特性成為常導通，並使第二電晶體的特性成為常截止。由此，成為驅動頻率得到增大的反相器電路。

Description

半導體裝置
本發明係關於一種使用邏輯電路的半導體裝置。
近年來，對使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術進行了開發，該電晶體廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。
作為可以應用於電晶體的半導體材料，矽被廣泛地周知。但是，作為其他材料，氧化物半導體如氧化銦、氧化鋅等或III-V族化合物半導體如砷化鎵等受到關注。
例如，專利文獻1公開了使用包含銦(In)、鎵(Ga)及鋅(Zn)的非晶氧化物半導體的電晶體。
但是，使用上述氧化物半導體製造的電晶體成為n通道型電晶體。由此，當使用該電晶體構成邏輯電路時，構成單極邏輯電路。
〔專利文獻1〕日本專利申請公開第2006-165528號公報
當作為單極邏輯電路構成反相器電路時，需要分別控制反相器電路所包括的多個電晶體的臨界電壓。例如，反相器電路以一方電晶體為電流源且以另一方電晶體為開關而工作。
但是，在單極反相器電路中的截止狀態的一方電晶體成為導通狀態時，發生由於反相器電路的輸出信號的上升時間的延長導致驅動頻率降低的問題。另外，還有一個問題是由於在一方或另一方電晶體處於截止狀態時的洩漏電流會使耗電量增大。
鑒於上述問題，本發明的目的之一是提供一種使用驅動頻率得到提高的邏輯電路的半導體裝置。另外，本發明的目的之一是提供一種使用耗電量得到降低的邏輯電路的半導體裝置。本發明的一個方式實現上述目的中的任一個。
在本發明的一個方式中，使用如下電晶體構成邏輯電路，即：包括形成通道的半導體膜、夾著該半導體膜設置的一對閘極電極以及以接觸於半導體膜的方式設置的源極電極及汲極電極的電晶體。在該電晶體中，一對閘極電極中的一方隔著第一閘極絕緣膜與半導體膜重疊，一對閘極電極中的另一方隔著第二閘極絕緣膜與半導體膜重疊。在此，將一對閘極電極中的一方稱為第一閘極電極，將一對閘極電極中的另一方稱為第二閘極電極。
在作為邏輯電路構成反相器電路時，例如，在被供應電源電位的第一電源線與被供應接地電位的第二電源線之間串聯連接第一電晶體與第二電晶體。就是說，電連接第一電晶體的源極電極與第二電晶體的汲極電極。此時，第一電晶體的一對閘極電極中的一方與第三電源線連接，一對閘極電極中的另一方與第四電源線連接，源極電極與第二電晶體的汲極電極及輸出端子連接。另外，第二電晶體的一對閘極電極中的一方與輸入端子連接，一對閘極電極中的另一方與第五電源線連接。
藉由在第一電晶體及第二電晶體中分別設置一對閘極電極中的另一方(第二閘極電極)並分別控制第一電晶體及第二電晶體的臨界電壓，可以使第一電晶體的特性成為常導通，並使第二電晶體的特性成為常截止。
藉由使第一電晶體的特性成為常導通，可以提高第一電晶體的電流驅動能力。由此，與在第一電晶體中不使用一對閘極電極中的另一方(第二閘極電極)的情況相比，可以縮短反相器電路的輸出信號的上升時間。由此，可以增大反相器電路的驅動頻率。另外，藉由使第二電晶體的特性成為常截止，可以降低在第二電晶體處於截止狀態時產生的洩漏電流，由此可以降低耗電量。
藉由串聯連接奇數級的上述反相器電路(也記載為第一反相器電路)並連接最終級的反相器電路的輸出端子與初級的反相器電路的輸入端子，可以構成環形振盪器。
由於第一反相器電路的輸出信號的上升時間短，所以 驅動頻率高。因此，藉由使用奇數級的第一反相器電路構成環形振盪器，可以增大環形振盪器的振盪頻率。另外，可以縮短各第一反相器電路的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。
另外，為了控制對第一反相器電路所包括的第一電晶體的一對閘極電極中的另一方供應的電位，環形振盪器也可以具備控制用反相器電路(也記載為第二反相器電路)。
與第一反相器電路相同的輸入信號輸入到第二反相器電路的輸入端子，第二反相器電路的輸出端子與第一反相器電路所包括的第一電晶體的一對閘極電極中的另一方連接。由此，對第一電晶體的一對閘極電極中的另一方輸入輸入信號的反轉信號。
在第二反相器電路中，例如，在被供應電源電位的第六電源線與被供應接地電位的第七電源線之間串聯連接第三電晶體與第四電晶體。此時，第三電晶體的一對閘極電極中的一方與第八電源線連接，一對閘極電極中的另一方與第九電源線連接，源極電極與第四電晶體的汲極電極及輸出端子連接。另外，第四電晶體的一對閘極電極中的一方與輸入端子連接，一對閘極電極中的另一方與第十電源線連接。
在第二反相器電路中，藉由在第三電晶體及第四電晶體中分別設置一對閘極電極中的另一方(第二閘極電極)並分別控制第三電晶體及第四電晶體的臨界電壓，可以使 第三電晶體的特性成為常導通，並使第四電晶體的特性成為常截止。
另外，在第一反相器電路中，藉由在第一電晶體及第二電晶體中分別設置一對閘極電極中的另一方(第二閘極電極)並分別控制第一電晶體及第二電晶體的臨界電壓，可以使第一電晶體的特性成為常導通或常截止，並使第二電晶體的特性成為常截止。
藉由使第三電晶體的特性成為常導通，可以提高第三電晶體的電流驅動能力。由此，與在第三電晶體中不使用一對閘極電極中的另一方(第二閘極電極)的情況相比，可以縮短第二反相器電路的輸出信號的上升時間。由此，可以提高第二反相器電路的驅動頻率。另外，藉由使第四電晶體的特性成為常截止，可以降低在第四電晶體處於截止狀態時產生的洩漏電流，由此可以降低耗電量。
另外，根據第二反相器電路的輸出信號而可以控制第一電晶體的特性的常導通或常截止。由此，與在第一電晶體中不使用一對閘極電極中的另一方(第二閘極電極)的情況相比，可以縮短第一反相器電路的輸出信號的上升時間。由此，可以提高第一反相器電路的驅動頻率。再者，藉由使第一電晶體的特性成為常截止可以抑制貫通電流，由此可以增大輸出信號的振幅。
可以使用奇數級的第一反相器電路構成環形振盪器。在構成環形振盪器時，串聯連接奇數級的第一反相器電路並連接最終級的反相器電路的輸出端子與初級的反相器電 路的輸入端子，即可。另外，第二反相器電路的數量與第一反相器電路相同。各第一反相器電路的輸入端子與各第二反相器電路的輸入端子連接，各第二反相器電路的輸出端子與各第一反相器電路所包括的第一電晶體的一對電極中的另一方連接。
藉由連接第二反相器電路的輸出端子與第一反相器電路所包括的第一電晶體的一對閘極電極中的另一方(第二閘極電極)，根據從第二反相器電路輸出的輸出信號而可以將第一電晶體的特性控制為常導通或常截止。由此，與在第一電晶體中不使用一對閘極電極中的另一方(第二閘極電極)的情況相比，可以縮短第一反相器電路的輸出信號的上升時間。由此，可以提高第一反相器電路的驅動頻率。因此，藉由使用第一反相器電路構成環形振盪器，可以提高環形振盪器的振盪頻率。另外，可以縮短各第一反相器電路的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。再者，藉由使第一電晶體的特性成為常截止可以抑制貫通電流，由此可以增大第一反相器電路的輸出信號的振幅。因此，由於可以增大環形振盪器的增益，所以可以擴大環形振盪器的工作範圍。
此外，為了在不使用控制用反相器電路的情況下將反轉信號輸入到反相器電路所包括的第一電晶體的一對閘極電極中的另一方(第二閘極電極)，也可以採用下面的結構。
在奇數級的反相器電路中，連接一個反相器電路的輸 出端子與下一級的反相器電路的輸入端子及下下一級的反相器電路所包括的第一電晶體的一對閘極電極中的另一方。另外，連接最終級的反相器電路的輸出端子與初級的反相器電路的輸入端子。另外，既可以對初級的反相器電路所包括的第一電晶體的一對閘極電極中的另一方輸入其他電路所生成的反轉信號，又可以將初級的反相器電路所包括的第一電晶體的一對閘極電極中的另一方與最終級的上一級的反相器電路的輸出端子連接。
在第一反相器電路中，第一電晶體的通道寬度W與通道長度L的比率(W/L)較佳小於第二電晶體的通道寬度W與通道長度L的比率(W/L)。另外，在第二反相器電路中，第三電晶體的通道寬度W與通道長度L的比率(W/L)較佳小於第四電晶體的通道寬度W與通道長度L的比率(W/L)。
另外，可以將上述環形振盪器用作鎖相環路所具備的電壓控制振盪器。
作為用於第一電晶體至第四電晶體的半導體膜，例如可以使用In-Ga-Zn類氧化物半導體膜。另外，作為用於第一電晶體至第四電晶體的半導體材料，除了該氧化物半導體膜之外，還可以使用氮化鎵、砷化鎵或砷化銦鎵等化合物半導體。
根據本發明的一個方式，可以提供一種使用藉由控制電晶體的臨界電壓來增大驅動頻率的邏輯電路的半導體裝置。另外，可以提供一種使用耗電量得到降低的邏輯電路 的半導體裝置。
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在圖式中：圖1A至圖1C是根據本發明的一個方式的邏輯電路及半導體裝置；圖2A至圖2C是根據本發明的一個方式的邏輯電路及半導體裝置；圖3A和圖3B是根據本發明的一個方式的邏輯電路及半導體裝置；圖4是根據本發明的一個方式的半導體裝置；圖5A和圖5B是根據本發明的一個方式的邏輯電路及半導體裝置；圖6A和圖6B是根據本發明的一個方式的半導體裝置；圖7A至圖7F是半導體裝置的製程的剖面圖；圖8A至圖8D是半導體裝置的製程的剖面圖；圖9是說明振盪電路的塊圖；圖10是可攜式電子裝置的塊圖；圖11是電子書閱讀器的塊圖；圖12A和圖12B是示出實施例1所製造的電晶體的VG-ID特性的圖；圖13A和圖13B是實施例2所製造的反相器電路；圖14A和圖14B是實施例2所製造的電晶體； 圖15A和圖15B是根據實施例2的環形振盪器的振幅及頻率；圖16A和圖16B是根據比較例的環形振盪器的振幅及頻率；圖17A和圖17B是實施例3所製造的反相器電路；圖18A和圖18B是環形振盪器A至C的振幅及頻率；圖19A和圖19B是環形振盪器D至F的振幅及頻率。
參照圖式對本發明的實施方式的一個例子進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在以下說明的結構中，不同的圖式共同使用同一元件符號來表示同一部分或具有同一功能的部分，而有時省略其重複說明。
注意，為了便於理解，在圖式等中表示的各結構的位置、大小及範圍等有時不表示實際上的位置、大小及範圍等。因此，本發明的一個方式不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第 三”等序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
另外，在本說明書等中，有時“電壓”及“電位”是同義的。
此外，在採用極性不同的電晶體的情況或在電路工作中電流方向發生變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本說明書等中，可以互相調換使用“源極”和“汲極”。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。
在本說明書等中，“電晶體處於導通(狀態)”是指供應到電晶體的第一閘極電極的電位為臨界電壓以上的狀態。另外，“電晶體處於截止(狀態)”是指供應到電晶體的第一閘極電極的電位低於臨界電壓的狀態。例如，具有“常導通”的電特性的電晶體是指在供應到電晶體的第一閘極電極的電位為0V時處於導通狀態的電晶體。就是說，“常導通的電晶體”是臨界電壓為0V以下的電晶體。另外，具有“常截止”的電特性的電晶體是指在供應到電晶體的第一閘極電極的電位為0V時處於截止狀態的電晶體。就是說，“常截止的電晶體”是臨界電壓高於0V的電晶體。
實施方式1
在本實施方式中，參照圖1A至圖2C說明根據本發明的一個方式的環形振盪器。圖1B和圖1C所示的環形振盪器作為反相器電路使用圖1A所示的反相器電路INV。由此，首先說明圖1A所示的反相器電路INV。
圖1A是示出反相器電路INV的具體結構的電路圖。反相器電路INV包括電晶體101及電晶體102。在反相器電路INV中，在被供應電源電位V1的電源線V1與被供應電源電位V2的電源線V2之間串聯連接電晶體101與電晶體102。就是說，電晶體101的源極電極與電晶體102的汲極電極是電連接著的。
電晶體101的導電型與電晶體102的導電型相同。由此，只要電晶體101的導電型與電晶體102的導電型相同，就無論是n通道型電晶體還是p通道型電晶體都可以被採用。在使電晶體101及電晶體102成為n通道型電晶體時，使電源電位V1高於電源電位V2。另外，使電源電位V2例如為接地電位或負電位。就是說，使電源電位V1成為高電源電位，使電源電位V2成為低電源電位。在使電晶體101及電晶體102成為p通道型電晶體時，使電源電位V1低於電源電位V2。另外，使電源電位V1例如為接地電位或負電位。就是說，使電源電位V1成為低電源電位，使電源電位V2成為高電源電位。
電晶體101及電晶體102分別包括形成通道的半導體膜、夾著半導體膜設置的一對閘極電極以及以接觸於半導 體膜的方式設置的源極電極及汲極電極。在該電晶體中，一對閘極電極中的一方隔著第一閘極絕緣膜與半導體膜重疊，一對閘極電極中的另一方隔著第二閘極絕緣膜與半導體膜重疊。在此，將一對閘極電極中的一方稱為第一閘極電極，將一對閘極電極中的另一方稱為第二閘極電極(也稱為背閘極)。
另外，作為用於電晶體101及電晶體102的半導體膜，可以使用氧化物半導體，氮化鎵、砷化鎵、砷化銦或砷化銦鎵等化合物半導體。
在本實施方式中，說明作為半導體膜使用氧化物半導體膜的情況。形成該氧化物半導體膜的通道的區域較佳為藉由減少雜質且減少氧缺陷實現高度純化的區域。被高度純化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。由此，將上述氧化物半導體用於形成通道的區域的電晶體具有關態電流(off-state current)顯著低臨界電壓不容易向負方向漂移(即，容易得到常截止的特性)的特性。
在反相器電路INV中，電晶體101的第一閘極電極與被供應電源電位V3的電源線V3連接，電晶體101的汲極電極與被供應電源電位V1的電源線V1連接，第二閘極電極與被供應電源電位V4的電源線V4連接，源極電極與電晶體102的汲極電極及輸出端子out連接。另外，電晶體102的第一閘極電極與被輸入輸入信號的輸入端子in連接，源極電極與被供應電源電位V2的電源線 V2連接，第二閘極電極與被供應電源電位V5的電源線V5連接。
電源線V3與產生電源電位V3的第一電位產生電路連接，電源線V4與產生電源電位V4的第二電位產生電路連接，電源線V5與產生電源電位V5的第三電位產生電路連接(未圖示)。第一電位產生電路至第三電位產生電路可以分別產生多個電位。
接著，說明圖1A所示的反相器電路INV的工作。在此，說明電晶體101及電晶體102為n通道型電晶體時的工作。
在反相器電路INV中，電晶體101用作電流源，電晶體102用作開關。就是說，藉由使電晶體102處於導通狀態或截止狀態，從反相器電路INV的輸出端子out輸出反轉信號。因此，在電晶體102的電流驅動能力低於電晶體101的電流驅動能力時，反相器電路不工作。
在反相器電路INV中，藉由使電源電位V5成為與電源電位V2大致相同或低於電源電位V2的電位，電晶體102的臨界電壓向正方向漂移，從而電晶體102的特性成為常截止。
另外，藉由使電源電位V3和電源電位V4中的一方成為與電源電位V1大致相同或高於電源電位V1的電位並使電源電位V3和電源電位V4中的另一方成為正電位，電晶體101的臨界電壓向負方向漂移，從而電晶體101的特性成為常導通。
藉由在這樣狀態下作為輸入信號將低位準電位(例如，VSS)輸入到輸入端子in，電晶體102成為截止狀態。此外，由於電晶體101處於導通狀態，所以作為反轉信號從輸出端子out輸出高位準電位(例如，VDD)。
另外，藉由作為輸入信號將高位準電位輸入到輸入端子in，電晶體102成為導通狀態。此時，由於電晶體102的電流驅動能力大於電晶體101，所以即使電晶體101處於導通狀態流過電晶體102的電流也多於流過電晶體101的電流。由此，作為反轉信號從輸出端子out輸出低位準電位。
如圖1A所示，藉由在電晶體101及電晶體102中分別設置第二閘極電極並分別控制電晶體101及電晶體102的臨界電壓，可以使電晶體101的特性成為常導通，使電晶體102的特性成為常截止。
藉由使電晶體101的特性成為常導通，可以提高電晶體101的電流驅動能力。由此，與在電晶體101中不使用第二閘極電極的情況相比，可以縮短反相器電路INV的輸出信號的上升時間。由此，可以增大反相器電路INV的驅動頻率。另外，藉由使電晶體102的特性成為常截止，可以降低在電晶體102處於截止狀態時產生的洩漏電流，由此可以降低耗電量。
另外，由於在圖1A所示的反相器電路INV中需要使電晶體101的電流驅動能力小於電晶體102，所以電晶體101的尺寸較佳小於電晶體102。就是說，電晶體101的 通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳小於電晶體102的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
接著，參照圖1B和圖1C說明將圖1A所示的反相器電路INV應用於環形振盪器的情況。
在圖1B所示的環形振盪器中，將奇數級的圖1A所示的反相器電路INV串聯連接，並使最終級的反相器電路INV(2m-1)(m>0)的輸出端子out回歸初級的反相器電路INV1的輸入端子in而進行自激振盪。另外，圖1C具體示出圖1B所示的環形振盪器的第一級至第三級。
另外，在圖1B所示的環形振盪器中，電源線V1與各反相器電路INV的電晶體101的汲極電極連接，電源線V2與各反相器電路INV的電晶體102的源極電極連接，電源線V3與各反相器電路INV的電晶體101的第一閘極電極連接，電源線V4與各反相器電路INV的電晶體101的第二閘極電極連接，電源線V5與各反相器電路INV的電晶體102的第二閘極電極連接。
由於圖1A所示的反相器電路INV的輸出信號的上升時間短，所以驅動頻率高。因此，藉由使用該反相器電路INV構成圖1B所示的環形振盪器，可以增大環形振盪器的振盪頻率。另外，可以縮短各反相器電路INV的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。
或者，在反相器電路INV中，藉由使電源電位V3成為與電源電位V1大致相同的電位並使電源電位V4成為低於電源電位V2的電位，電晶體101的臨界電壓向正方向漂移，從而也可以使電晶體101的特性成為常截止。藉由使電晶體101的特性成為常截止，可以降低電晶體101的洩漏電流。因此，可以進一步降低反相器電路INV的耗電量。此外，可以降低使用該反相器電路INV的環形振盪器的耗電量。
如此，藉由改變施加到電晶體101的第二閘極電極的電源電位V4，可以調整反相器電路INV的高速工作導致的驅動頻率的增大或低速驅動導致的耗電量的減少。由此，在進行反相器電路INV的高速驅動時，使電晶體101的特性成為常導通即可，在進行反相器電路INV的低速驅動時，使電晶體101的特性成為常截止即可。電源電位V4可以由第二電位產生電路控制。
接著，圖2A至圖2C示出其一部分與圖1A至圖1C不同的反相器電路INV及環形振盪器。
在圖2A所示的反相器電路INV中，電晶體101的汲極電極與被供應電源電位V1的電源線V1連接，第二閘極電極與被供應電源電位V4的電源線V4連接，第一閘極電極與源極電極及輸出端子out連接。由此，電晶體101的第一閘極電極與源極電極之間的電壓成為0V，電晶體101處於截止狀態。
但是，藉由使電源電位V4成為正電位，電晶體101 的臨界電壓向負方向漂移，從而可以使電晶體101的特性成為常導通。
藉由使電晶體101的特性成為常導通，可以提高電晶體101的電流驅動能力。由此，與在電晶體101中不使用第二閘極電極的情況相比，可以縮短反相器電路INV的輸出信號的上升時間。由此，可以增大反相器電路INV的驅動頻率。此外，由於不需要使用電源線V3，所以與圖1A相比可以減少電源線的數量。
在圖2A所示的反相器電路INV中，電晶體101的第一閘極電極與源極電極連接(反二極體連接)，其電流驅動能力顯著低。因此，電晶體101的尺寸較佳大於電晶體102。就是說，電晶體101的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳大於電晶體102的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
參照圖2B和圖2C說明將圖2A所示的反相器電路INV應用於環形振盪器的情況。
在圖2B所示的環形振盪器中，將奇數級的圖2A所示的反相器電路INV串聯連接，並使最終級的反相器電路INV(2m-1)(m>0)的輸出端子out回歸初級的反相器電路INV1的輸入端子in而進行自激振盪。另外，圖2C具體示出圖2B所示的環形振盪器的第一級至第三級。
由於圖2B和圖2C所示的環形振盪器與圖1B和圖1C所示的環形振盪器相比可以減少電源線的數量，所以 可以減小電路面積。
另外，與圖1A所示的反相器電路INV同樣，由於圖2A所示的反相器電路INV的輸出信號的上升時間短，所以驅動頻率高。因此，藉由使用該反相器電路INV構成圖2B所示的環形振盪器，可以增大環形振盪器的振盪頻率。另外，可以縮短反相器電路INV的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式2
在本實施方式中，參照圖3A至圖6B說明與上述實施方式不同的環形振盪器。
在圖3B所示的環形振盪器中，使用圖3A所示的反相器電路INVa及用來控制施加到反相器電路INVa所包括的電晶體101的第二閘極電極的電壓的控制用反相器電路INVb。由此，首先說明圖3A所示的反相器電路INVa及控制用反相器電路INVb。
圖3A是示出反相器電路INVa及控制用反相器電路INVb的具體結構的電路圖。反相器電路INVa包括電晶體101及電晶體102，控制用反相器電路INVb包括電晶體103及電晶體104。在反相器電路INVa中，在被供應電源電位V1的電源線V1與被供應電源電位V2的電源線V2之間串聯連接電晶體101與電晶體102。就是說，電晶體 101的源極電極與電晶體102的汲極電極是電連接著的。另外，在控制用反相器電路INVb中，在被供應電源電位V6的電源線V6與被供應電源電位V7的電源線V7之間串聯連接電晶體103與電晶體104。就是說，電晶體103的源極電極與電晶體104的汲極電極是電連接著的。
電晶體101的導電型與電晶體102的導電型相同。由此，只要電晶體101的導電型與電晶體102的導電型相同，就無論是n通道型電晶體還是p通道型電晶體都可以被採用。在使電晶體101及電晶體102成為n通道型電晶體時，使電源電位V1高於電源電位V2。另外，使電源電位V2例如為接地電位或負電位。就是說，使電源電位V1成為高電源電位，使電源電位V2成為低電源電位。在使電晶體101及電晶體102成為p通道型電晶體時，使電源電位V1低於電源電位V2。另外，使電源電位V1例如為接地電位或負電位。就是說，使電源電位V1成為低電源電位，使電源電位V2成為高電源電位。
另外，電晶體103的導電型與電晶體104的導電型相同。由此，只要電晶體103的導電型與電晶體104的導電型相同，就無論是n通道型電晶體還是p通道型電晶體都可以被採用。在使電晶體103及電晶體104成為n通道型電晶體時，使電源電位V6高於電源電位V7。另外，使電源電位V7例如為接地電位或負電位。就是說，使電源電位V6成為高電源電位，使電源電位V7成為低電源電位。在使電晶體103及電晶體104成為p通道型電晶體 時，使電源電位V6低於電源電位V7。另外，使電源電位V6例如為接地電位或負電位。就是說，使電源電位V6成為低電源電位，使電源電位V7成為高電源電位。
電晶體101至電晶體104分別包括：形成通道的半導體膜；夾著半導體膜設置的一對閘極電極；以及以接觸於半導體膜的方式設置的源極電極及汲極電極。在該電晶體中，一對閘極電極中的一方隔著第一閘極絕緣膜與半導體膜重疊，一對閘極電極中的另一方隔著第二閘極絕緣膜與半導體膜重疊。在此，將一對閘極電極中的一方稱為第一閘極電極，將一對閘極電極中的另一方稱為第二閘極電極(也稱為背閘極)。
另外，作為用於電晶體101至電晶體104的半導體膜，可以使用氧化物半導體，氮化鎵、砷化鎵、砷化銦或砷化銦鎵等化合物半導體。
在本實施方式中，作為半導體膜使用氧化物半導體膜。該氧化物半導體膜中的形成有通道的區域較佳為藉由減少雜質且減少氧缺陷來實現高度純化。被高度純化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。由此，將上述氧化物半導體用於形成通道的區域的電晶體具有關態電流顯著低臨界電壓很少向負方向漂移(即，容易得到常截止的特性)的特性。
在控制用反相器電路INVb中，電晶體103的第一閘極電極與被供應電源電位V8的電源線V8連接，電晶體103的汲極電極與被供應電源電位V6的電源線V6連接， 第二閘極電極與被供應電源電位V9的電源線V9連接，源極電極與電晶體104的汲極電極及輸出端子out連接。另外，電晶體104的第一閘極電極與輸入端子in連接，源極電極與被供應電源電位V7的電源線V7連接，第二閘極電極與被供應電源電位V10的電源線V10連接。
另外，反相器電路INVa是其一部分與圖1A所示的反相器電路INV不同的結構。反相器電路INVa與反相器電路INV的不同之處是：在電晶體101中，第二閘極電極(也稱為端子A)與控制用反相器電路INVb的輸出端子out連接。
電源線V3與產生電源電位V3的第一電位產生電路連接，電源線V4與產生電源電位V4的第二電位產生電路連接，電源線V5與產生電源電位V5的第三電位產生電路連接(未圖示)。第一電位產生電路至第三電位產生電路可以分別產生多個電位。電源線V8與產生電源電位V8的第四電位產生電路連接，電源線V9與產生電源電位V9的第五電位產生電路連接，電源線V10與產生電源電位V10的第六電位產生電路連接(未圖示)。第四電位產生電路至第六電位產生電路可以分別產生多個電位。
接著，說明圖3A所示的反相器電路INVa及控制用反相器電路INVb的工作。在此，說明電晶體101至電晶體104為n通道型電晶體時的情況。
反相器電路INVa的輸入端子與控制用反相器電路INVb的輸入端子連接，並被輸入相同的輸入信號。
在控制用反相器電路INVb中，電晶體103用作電流源，電晶體104用作開關。就是說，藉由使電晶體104處於導通狀態或截止狀態，從控制用反相器電路INVb的輸出端子out輸出反轉信號。因此，在電晶體104的電流驅動能力低於電晶體103的電流驅動能力時，反相器電路不工作。
在控制用反相器電路INVb中，藉由使電源電位V10成為與電源電位V7大致相同或低於電源電位V7的電位，電晶體104的臨界電壓向正方向漂移，從而電晶體104的特性成為常截止。
另外，藉由使電源電位V8和電源電位V9中的一方成為與電源電位V6大致相同或高於電源電位V6的電位並使電源電位V8和電源電位V9中的另一方成為正電位，電晶體103的臨界電壓向負方向漂移，從而電晶體103的特性成為常導通。
在反相器電路INVa中，藉由在將與電源電位V1大致相同的電位的電源電位V3施加到電晶體101的第一閘極電極的狀態下將從控制用反相器電路INVb輸出的輸出信號輸入到電晶體101的第二閘極電極，根據從控制用反相器電路INVb輸出的輸出信號而改變電晶體101的臨界電壓。由此，可以將電晶體101的特性改變為常導通或常截止。
另外，藉由使電源電位V5成為與電源電位V2大致相同或低於電源電位V2的電位，電晶體102的臨界電壓 向正方向漂移，從而電晶體102的特性成為常截止。
藉由在這樣的狀態下作為輸入信號將低位準電位輸入到控制用反相器電路INVb的輸入端子in，使電晶體104成為截止狀態。此外，由於電晶體103處於導通狀態，所以從控制用反相器電路INVb的輸出端子out作為反轉信號輸出高位準電位。
另外，由於也對反相器電路INVa的輸入端子in輸入低位準電位，所以電晶體102處於截止狀態。此時，從控制用反相器電路INVb輸出的高位準電位施加到電晶體101的第二閘極電極。由此，電晶體101的臨界電壓向負方向漂移，從而電晶體101的特性成為常導通。因此，電晶體101成為導通狀態，並從反相器電路INVa的輸出端子out輸出高位準電位。
另外，藉由作為輸入信號將高位準電位輸入到控制用反相器電路INVb的輸入端子in，電晶體104成為導通狀態。此時，即使電晶體103處於導通狀態，由於電晶體104的電流驅動能力大於電晶體103，所以流過電晶體104的電流也多於流過電晶體103的電流。由此，作為反轉信號從控制用反相器電路INVb的輸出端子out輸出低位準電位。
另外，由於也對反相器電路INVa的輸入端子in輸入高位準電位，所以電晶體102處於導通狀態。此時，從控制用反相器電路INVb輸出的低位準電位施加到電晶體101的第二閘極電極。由此，電晶體101的臨界電壓向正 方向漂移，從而電晶體101的特性成為常截止。因此，電晶體101成為截止狀態，並從反相器電路INVa的輸出端子out輸出低位準電位。
如圖3A所示，在控制用反相器電路INVb中，藉由在電晶體103及電晶體104中分別設置第二閘極電極並分別控制電晶體103及電晶體104的臨界電壓，可以使電晶體103的特性成為常導通，使電晶體104的特性成為常截止。
另外，在反相器電路INVa中，藉由在電晶體101及電晶體102中分別設置第二閘極電極並分別控制電晶體101及電晶體102的臨界電壓，可以使電晶體101的特性成為常導通或常截止，使電晶體102的特性成為常截止。
藉由使電晶體103的特性成為常導通，可以提高電晶體103的電流驅動能力。由此，與在電晶體103中不使用第二閘極電極的情況相比，可以縮短控制用反相器電路INVb的輸出信號的上升時間。由此，可以增大控制用反相器電路INVb的驅動頻率。另外，藉由使電晶體104的特性成為常截止，可以降低在電晶體104處於截止狀態時產生的洩漏電流，由此可以降低耗電量。
此外，根據控制用反相器電路INVb的輸出信號而可以將電晶體101的特性控制為常導通或常截止。由此，與在電晶體101中不使用第二閘極電極的情況相比，可以縮短反相器電路INVa的輸出信號的上升時間。由此，可以增大反相器電路INVa的驅動頻率。再者，藉由使電晶體 101的特性成為常截止來可以抑制貫通電流，由此與圖1A所示的反相器電路INV相比可以增大輸出信號的振幅。
另外，由於在反相器電路INVa中需要使電晶體101的電流驅動能力小於電晶體102，所以電晶體101的尺寸較佳小於電晶體102。就是說，電晶體101的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳小於電晶體102的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
另外，由於在控制用反相器電路INVb中需要使電晶體103的電流驅動能力小於電晶體104，所以電晶體103的尺寸較佳小於電晶體104。就是說，電晶體103的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳小於電晶體104的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
接著，參照圖3B和圖4說明將圖3A所示的反相器電路INVa及控制用反相器電路INVb應用於環形振盪器的情況。
在圖3B所示的環形振盪器中串聯連接奇數級的圖3A所示的反相器電路INVa，並使最終級的反相器電路INVa(2m-1)(m>0)的輸出端子out回歸到初級的反相器電路INVa1的輸入端子in而進行自激振盪。另外，控制用反相器電路INVb的數量與反相器電路INVa相同。另外，圖4具體示出圖3B所示的環形振盪器的第一級至第 三級。
最終級的反相器電路INVa(2m-1)的輸出端子out與初級的反相器電路INVa1的輸入端子in及控制用反相器電路INVb1的輸入端子in連接，控制用反相器電路INVb1的輸出端子out與反相器電路INVa1的端子A連接。另外，反相器電路INVa1的輸出端子out與反相器電路INVa2的輸入端子in及控制用反相器電路INVb2的輸入端子in連接。
如此，各反相器電路INVa的輸入端子與各控制用反相器電路INVb的輸入端子連接，各控制用反相器電路INVb的輸出端子與各反相器電路INVa所包括的電晶體101的第二閘極電極(端子A)連接。
另外，在圖3B所示的環形振盪器中，電源線V1與各反相器電路INVa的電晶體101的汲極電極連接，電源線V2與各反相器電路INVa的電晶體102的源極電極連接，電源線V3與各反相器電路INVa的電晶體101的第一閘極電極連接，電源線V5與各反相器電路INVa的電晶體102的第二閘極電極連接。
另外，電源線V6與各控制用反相器電路INVb的電晶體103的汲極電極連接，電源線V7與各控制用反相器電路INVb的電晶體104的源極電極連接，電源線V8與各控制用反相器電路INVb的電晶體103的第一閘極電極連接，電源線V9與各控制用反相器電路INVb的電晶體103的第二閘極電極連接，電源線V10與各控制用反相器 電路INVb的電晶體104的第二閘極電極連接。
藉由連接控制用反相器電路INVb的輸出端子與反相器電路INVa的端子A，根據從控制用反相器電路INVb輸出的輸出信號而可以將電晶體101的特性控制為常導通或常截止。由此，與在電晶體101中不使用第二閘極電極的情況相比，可以縮短反相器電路INVa的輸出信號的上升時間。由此，可以增大反相器電路INVa的驅動頻率。因此，藉由使用該反相器電路INVa構成圖3B所示的環形振盪器，可以增大環形振盪器的振盪頻率。另外，可以縮短各反相器電路INVa的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。再者，藉由使電晶體101的特性成為常截止來可以抑制貫通電流，由此圖3A所示的反相器電路INVa與圖1A所示的反相器電路INV相比可以增大輸出信號的振幅。因此，由於可以增大環形振盪器的增益，所以可以擴大環形振盪器的工作範圍。
或者，在控制用反相器電路INVb中，藉由使電源電位V8成為與電源電位V6大致相同的電位並使電源電位V9成為低於電源電位V7的電位，電晶體103的臨界電壓向正方向漂移，從而也可以使電晶體103的特性成為常截止。藉由使電晶體103的特性成為常截止，可以降低電晶體103的洩漏電流。因此，可以進一步降低控制用反相器電路INVb的耗電量。此外，可以降低使用該控制用反相器電路INVb的環形振盪器的耗電量。
如此，藉由改變施加到電晶體103的第二閘極電極的 電源電位V9，可以調整控制用反相器電路INVb的因高速工作的驅動頻率的增大或因低速驅動的耗電量的減少。由此，在使控制用反相器電路INVb高速驅動時，使電晶體103的特性成為常導通即可，在使控制用反相器電路INVb低速驅動時，使電晶體103的特性成為常截止即可。電源電位V9可以由第五電位產生電路控制。
接著，圖5A和圖5B示出其一部分與圖3A至圖4不同的反相器電路INVa、控制用反相器電路INVb及環形振盪器。
在圖5A所示的控制用反相器電路INVb中，電晶體103的汲極電極與被供應電源電位V6的電源線V6連接，第二閘極電極與被供應電源電位V9的電源線V9連接，第一閘極電極與源極電極及輸出端子out連接。由此，電晶體103的第一閘極電極與源極電極之間的電壓成為0V，電晶體103處於截止狀態。
但是，藉由使電源電位V9成為與電源電位V1大致相同或高於電源電位V1的電位，電晶體103的臨界電壓向負方向漂移，從而可以使電晶體103的特性成為常導通。
藉由使電晶體103的特性成為常導通，可以提高電晶體103的電流驅動能力。由此，與在電晶體103中不使用第二閘極電極的情況相比，可以縮短控制用反相器電路INVb的輸出信號的上升時間。由此，可以增大控制用反相器電路INVb的驅動頻率。此外，由於不需要使用電源 線V8，所以與圖3A相比可以減少電源線的數量。
另外，由於在反相器電路INVa中需要使電晶體101的電流驅動能力小於電晶體102，所以電晶體101的尺寸較佳小於電晶體102。就是說，電晶體101的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳小於電晶體102的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
此外，在控制用反相器電路INVb中，電晶體103的第一閘極電極與源極電極連接(反二極體連接)，其電流驅動能力顯著變低。因此，電晶體103的尺寸較佳大於電晶體104。就是說，電晶體103的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳大於電晶體104的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
參照圖5B說明將圖5A所示的反相器電路INVa及控制用反相器電路INVb應用於環形振盪器的情況。
在圖5B所示的環形振盪器中串聯連接奇數級的圖5A所示的反相器電路INVa，並使最終級的反相器電路INVa(2m-1)(m>0)的輸出端子out回歸到初級的反相器電路INVa1的輸入端子in而進行自激振盪。另外，控制用反相器電路INVb的數量與反相器電路INVa相同。
由於圖5B所示的環形振盪器與圖4所示的環形振盪器相比可以減少電源線的數量，所以可以減小電路面積。
另外，與圖3A所示的反相器電路同樣，由於圖5A 所示的反相器電路INVa的輸出信號的上升時間短，所以驅動頻率高。因此，藉由使用該反相器電路INVa構成圖5B所示的環形振盪器，可以增大環形振盪器的振盪頻率。另外，可以縮短各反相器電路INVa的遲延時間。而且，藉由高振盪頻率可以使環形振盪器高速工作。再者，藉由使電晶體101的特性成為常截止來可以抑制貫通電流，由此圖5A所示的反相器電路INVa與圖2A所示的反相器電路INV相比可以增大輸出信號的振幅。因此，由於可以增大環形振盪器的增益，所以可以擴大環形振盪器的工作範圍。
接著，圖6A和圖6B示出環形振盪器的另一個方式。用於圖6A和圖6B所示的環形振盪器的反相器電路INV的結構與圖3A所示的反相器電路INVa相同。
在圖6A所示的環形振盪器中串聯連接奇數級的反相器電路INV，並使最終級的反相器電路INV(2m-1)(m>0)的輸出端子out回歸到初級的反相器電路INV1的輸入端子in而進行自激振盪。另外，圖6B具體示出圖6A所示的環形振盪器的第一級至第三級。
如圖6B所示，各反相器電路INV分別包括電晶體101及電晶體102。另外，在各反相器電路INV中，在被供應電源電位V1的電源線V1與被供應電源電位V2的電源線V2之間串聯連接電晶體101與電晶體102。
在初級的反相器電路INV1中，電晶體101的第一閘極電極與被供應電源電位V3的電源線V3連接，電晶體 101的汲極電極與被供應電源電位V1的電源線V1連接，第二閘極電極(或端子A)與輸入輸入信號的反轉信號的輸入端子inB連接，源極電極與電晶體102的汲極電極及輸出端子out連接。另外，電晶體102的第一閘極電極與輸入從最終級的反相器電路INV(2m-1)輸出的輸出信號的輸入端子in連接，源極電極與被供應電源電位V2的電源線V2連接，第二閘極電極與被供應電源電位V5的電源線V5連接。
另外，將從初級的反相器電路INV1輸出的輸出信號輸出到下一級的反相器電路INV2的輸入端子in和下下一級的反相器電路INV3的端子A(電晶體101的第二閘極電極)。
由此，在作為輸入信號將低位準電位輸入到各反相器電路INV的輸入端子in的同時，將低位準電位輸入到下一級的反相器電路INV的端子A。
接著，說明圖6A和圖6B所示的反相器電路INV的工作。在此，說明電晶體101及電晶體102為n通道型電晶體時的工作。
例如，藉由作為輸入信號將低位準電位輸入到初級的反相器電路INV1的輸入端子in，電晶體102成為截止狀態。此時，輸入信號的反轉信號的高位準電位施加到電晶體101的第二閘極電極。由此，電晶體101的臨界電壓向負方向漂移，從而電晶體101的特性成為常導通。因此，電晶體101成為導通狀態，並從反相器電路INV1的輸出 端子out輸出高位準電位。
另外，將從反相器電路INV1輸出的輸出信號輸入到反相器電路INV2的輸入端子in和反相器電路INV3的端子A(電晶體101的第二閘極電極)。
另外，當作為輸入信號將高位準電位輸入到初級的反相器電路INV1的輸入端子in時，電晶體102成為導通狀態。此時，輸入信號的反轉信號的低位準電位施加到電晶體101的第二閘極電極。由此，電晶體101的臨界電壓向正方向漂移，從而電晶體101的特性成為常截止。因此，電晶體101成為截止狀態，並從反相器電路INV1的輸出端子out輸出低位準電位。
另外，將從反相器電路INV1輸出的輸出信號輸入到反相器電路INV2的輸入端子in和反相器電路INV3的端子A(電晶體101的第二閘極電極)。
藉由將輸入信號的反轉信號輸入到反相器電路INV中的端子A(電晶體101的第二閘極電極)，根據反轉信號可以將電晶體101的特性控制為常導通或常截止。因此，可以縮短各反相器電路INV的輸出信號的上升時間，由此可以增大環形振盪器的振盪頻率。另外，可以縮短各反相器電路INV的遲延時間。再者，藉由使電晶體101的特性成為常截止來可以抑制貫通電流，由此可以增大輸出信號的振幅。因此，由於可以增大環形振盪器的增益，所以可以擴大環形振盪器的工作範圍。另外，與圖4和圖5B相比，可以使環形振盪器的電路結構簡化。
另外，由於在反相器電路INV中需要使電晶體101的電流驅動能力小於電晶體102，所以電晶體101的尺寸較佳小於電晶體102。就是說，電晶體101的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))較佳小於電晶體102的通道寬度(W)(或者，通道寬度(W)與通道長度(L)的比率(W/L))。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式3
在本實施方式中，說明用於上述實施方式所示的環形振盪器的電晶體的製造方法。
首先，在基板400上形成絕緣膜401(參照圖7A)。
作為基板400，例如可以使用以矽、碳化矽等為材料的單晶半導體基板、多晶半導體基板以及以矽鍺、鎵砷、磷化銦等為材料的化合物半導體基板。另外，也可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板等。
絕緣膜401使用氧化矽、氧氮化矽、氮化矽等的單層結構或疊層結構形成。另外，作為絕緣膜401的形成方法，可以舉出熱氧化法、CVD法、濺射法等。絕緣膜401的厚度為10nm以上且200nm以下，較佳為50nm以上且150nm以下。
接著，在絕緣膜401上形成用來形成閘極電極層(包括由與該層相同的層形成的佈線)的導電膜，並且對該導電膜進行加工來形成閘極電極層402(參照圖7B)。另外，閘極電極層402用作第二閘極電極(背閘極電極)。
閘極電極層402可以藉由濺射法或PECVD法並使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹及鈧等金屬材料或以上述金屬材料為主要成分的合金材料形成。另外，作為閘極電極層402，可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
接著，在絕緣膜401及閘極電極層402上形成絕緣膜403(參照圖7C)。
作為絕緣膜403，可以使用如下材料以單層結構或疊層結構形成：氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵等氧化物絕緣膜；氮化矽、氮氧化矽、氮氧化鋁等氮化物絕緣膜；或它們的混合材料。另外，作為絕緣膜403的形成方法，可以舉出熱氧化法、CVD法、濺射法等。絕緣膜403的厚度為10nm以上且200nm以下，較佳為50nm以上且150nm以下。
接著，對絕緣膜403進行直到閘極電極層402的頂面露出的平坦化處理(參照圖7D)。
作為絕緣膜403的平坦化處理，除了化學機械拋光 (CMP：Chemical Mechanical Polishing，以下稱為CMP處理)等拋光處理以外，還可以採用蝕刻處理、電漿處理等。
在此，CMP處理是指對被加工物的表面藉由化學、機械的複合作用進行平坦化的方法。更明確而言，CMP處理是如下一種方法，其中在拋光臺上貼附砂布，且一邊對被加工物和砂布之間供應漿料(拋光劑)，一邊使拋光台和被加工物分別旋轉或搖動，藉由漿料與被加工物之間的化學反應以及砂布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
另外，作為電漿處理，例如可以進行引入氬氣來產生電漿的反濺射。反濺射是指使用RF電源在氬氛圍下對基板一側施加電壓來在基板附近形成電漿以進行表面改性的方法。另外，也可以使用氮、氦、氧等代替氬氛圍。藉由進行反濺射，可以去除附著於絕緣膜403表面的粉狀物質(也稱為微粒、塵屑)。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述組合。此外，當組合上述處理而進行平坦化處理時，對製程順序沒有特別的限制，可以根據絕緣膜403表面的凹凸狀態適當地設定。
藉由對絕緣膜403進行平坦化處理，可以將絕緣膜403表面的平均面粗糙度(Ra)設定為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下。另外，在本說明書等中，平均面粗糙度(Ra)是指為了可以應用於曲面而將在 JISB0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，使用“將從基準面到指定面的偏差的絕對值平均來得到的值”表示Ra。
當指定面以Z=F(X，Y)表示時，平均表面粗糙度(Ra)為從基準面到指定面的偏差的絕對值的平均值，並以如下算式1表示。
這裏，指定面是指成為測量粗糙度對象的面，並且是由以座標(X1，Y1，F(X1，Y1))、(X1，Y2，F(X1，Y2))、(X2，Y1，F(X2，Y1))、(X2，Y2，F(X2，Y2))表示的四個點圍繞的四角形的區域，指定面投影在XY平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)測量平均表面粗糙度(Ra)。
接著，在閘極電極層402及絕緣膜403上形成閘極絕緣膜404(參照圖7E)。注意，閘極絕緣膜404用作第二閘極絕緣膜。
閘極絕緣膜404可以使用如下材料形成：氧化矽；氧化鎵；氧化鋁；氮化矽；氧氮化矽；氧氮化鋁；氮氧化矽。此外，藉由作為閘極絕緣膜404的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的 矽酸鉿(HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料，可以降低閘極漏電流。此外，閘極絕緣膜404可以使用上述材料的單層結構或疊層結構形成。
另外，作為閘極絕緣膜404的形成方法，可以舉出濺射法、MBE法、電漿CVD法、脈衝雷射沉積法、ALD法等。另外，閘極絕緣膜404的厚度為1nm以上且500nm以下，較佳為10nm以上且300nm以下。
接著，也可以對基板400、閘極電極層402及閘極絕緣膜404等進行加熱處理。例如，藉由GRTA裝置，以650℃進行1分鍾至10分鍾的加熱處理，即可。此外，也可以使用電爐以350℃以上且500℃以下進行30分鍾至1小時的加熱處理。藉由進行加熱處理，可以去除閘極絕緣膜404所包含的氫或水等。
另外，對後面形成的氧化物半導體膜來說，氫、鹼金屬元素、鹼土金屬元素、金屬元素如銅等以及其他的非構成氧化物半導體膜的元素等有可能成為雜質。另外，包含上述元素的分子(例如，水、氫化合物)等有可能成為雜質。但是，意圖性地添加到氧化物半導體的摻雜劑不在此內。
接著，也可以對閘極絕緣膜404進行添加氧的處理(也稱為氧添加處理或氧注入處理)。藉由進行氧添加處理，形成包括氧過剩區域的閘極絕緣膜404。
氧至少包含氧自由基、臭氧、氧原子、氧離子(包括 分子離子、簇離子)中的任一種。藉由對進行了脫水化處理或脫氫化處理的閘極絕緣膜404進行氧添加處理，可以使氧含有在閘極絕緣膜404中，也可以填補因上述熱處理而可能會脫離的氧，並且可以形成氧過剩區域。
作為對閘極絕緣膜404添加氧的方法，例如可以使用離子植入法、離子摻雜法、電漿浸沒離子佈植技術、電漿處理等。另外，作為離子植入法，也可以使用氣體簇離子束(GCIB：Gas Cluster Ion Beam)。另外，作為氧的添加，可以對基板的整個面進行一次性的處理，例如可以使用線狀離子束。在使用線狀離子束的情況下，藉由移動(掃描)基板或離子束，能夠對閘極絕緣膜404的整體添加氧。此外，作為電漿處理，也可以利用灰化處理。
作為氧的供應氣體，使用包含O的氣體即可，例如可以使用O2氣體、N2O氣體、CO2氣體、CO氣體、NO2氣體等。注意，也可以使氧的供應氣體中含有稀有氣體(例如Ar)。
另外，例如當藉由離子植入法進行添加氧時，將氧的劑量較佳為設定為1×1013ions/cm2以上且5×1016ions/cm2以下，氧添加處理之後的閘極絕緣膜404中的氧的含量較佳為超過閘極絕緣膜404的化學計量組成。另外，這種氧含量比上述化學計量組成多的區域只要存在於閘極絕緣膜404的一部分中，即可。另外，適當地設定注入條件來控制氧的注入深度，即可。
藉由以接觸於後面形成的氧化物半導體膜的方式形成 成為氧的供應源的包含過剩的氧的閘極絕緣膜404，並藉由在形成氧化物半導體膜之後進行的加熱處理，使氧從閘極絕緣膜404脫離，而可以對氧化物半導體膜供應氧。由此，能夠減少氧化物半導體膜中的氧缺陷。
注意，對閘極絕緣膜404添加氧的處理既可在閘極絕緣膜404的加熱處理之前進行，又可在閘極絕緣膜404的加熱處理之後進行。
接著，在閘極絕緣膜404上形成氧化物半導體膜405(參照圖7F)。
氧化物半導體膜405可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD法諸如LPCVD法、PECVD法、霧化CVD法(mist CVD method)等、脈衝雷射沉積法、ALD(Atomic Layer Deposition：原子層沉積)法等形成。另外，將氧化物半導體膜405的厚度設定為1nm以上且200nm以下，較佳為設定為5nm以上且50nm以下。
用作氧化物半導體膜405的氧化物半導體較佳為至少包含銦(In)。尤其是較佳為包含銦(In)及鋅(Zn)。此外，除了銦或/及鋅以外，較佳為還具有鎵(Ga)作為穩定劑(stabilizer)，該穩定劑用來減小使用上述氧化物半導體的電晶體的電特性的不均勻。另外，作為穩定劑，較佳為具有錫(Sn)、鉿(Hf)、鋁(Al)和鋯(Zr)中的一種或多種。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭 (La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)中的一種或多種。
例如，作為氧化物半導體可以使用三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。
氧化物半導體膜405例如可以處於非單晶狀態。非單晶狀態例如由c-axis aligned crystal(CAAC：c軸配向結晶)、多晶、微晶和非晶部中的至少任一個構成。非晶部的缺陷態密度高於微晶和CAAC的缺陷態密度。微晶的缺陷態密度高於CAAC的缺陷態密度。注意，將包括CAAC的氧化物半導體稱為CAAC-OS(c-axis aligned crystalline oxide semiconductor：c軸配向結晶氧化物半導體)。
例如，氧化物半導體膜405可以包括CAAC-OS。在CAAC-OS中，例如c軸配向且a軸及/或b軸在宏觀上不 一致。
例如，氧化物半導體膜405可以包括微晶。注意，將包括微晶的氧化物半導體稱為微晶氧化物半導體。微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。或者，微晶氧化物半導體膜例如包括具有1nm以上且小於10nm的結晶部的結晶-非晶混合相結構的氧化物半導體。
例如，氧化物半導體膜405可以包括非晶部。注意，將包括非晶部的氧化物半導體稱為非晶氧化物半導體。非晶氧化物半導體膜例如具有無秩序的原子排列且不具有結晶成分。或者，非晶氧化物半導體膜例如是完全的非晶，並且不具有結晶部。
另外，氧化物半導體膜405可以是CAAC-OS、微晶氧化物半導體和非晶氧化物半導體中的混合膜。混合膜例如包括非晶氧化物半導體的區域、微晶氧化物半導體的區域和CAAC-OS的區域。並且，混合膜例如可以具有非晶氧化物半導體的區域、微晶氧化物半導體的區域和CAAC-OS的區域的疊層結構。
另外，氧化物半導體膜405例如可以處於單晶狀態。
氧化物半導體膜405較佳為包括多個結晶部。該結晶部的c軸較佳為在平行於形成有氧化物半導體膜的表面的法線向量或氧化物半導體膜的表面的法線向量的方向上一致。注意，在不同的結晶部之間，一個結晶部的a軸和b軸的方向可以與另一個結晶部的a軸和b軸的方向不同。 這種氧化物半導體膜的一個例子是CAAC-OS膜。
CAAC-OS膜不是完全的非晶。CAAC-OS膜例如包括具有結晶部和非晶部的結晶-非晶混合相結構的氧化物半導體。另外，在多數情況下，該結晶部是能夠收容在一個邊長小於100nm的立方體內的尺寸。在利用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察而得到的影像中，不能明確地觀察到CAAC-OS膜中的非晶部與結晶部之間的邊界以及結晶部與結晶部之間的邊界。另外，利用TEM，不能明確地觀察到CAAC-OS膜中的晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
在包括在CAAC-OS膜中的結晶部中，例如c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致。並且，當從垂直於ab面的方向看時金屬原子排列為三角形或六角形，且當從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。注意，在不同的結晶部之間，一個結晶部的a軸和b軸的方向可以與另一個結晶部的a軸和b軸的方向不同。在本說明書中，“垂直”的用語包括從80°到100°的範圍，較佳為包括從85°到95°的範圍。並且，“平行”的用語包括從-10°到10°的範圍，較佳為包括從-5到5°的範圍。
在CAAC-OS膜中，結晶部的分佈不一定是均勻的。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體 膜的表面一側產生結晶生長的情況下，有時氧化物半導體膜的表面附近的結晶部的比例高於形成有氧化物半導體膜的表面附近的結晶部的比例。另外，當將雜質添加到CAAC-OS膜時，有時添加有雜質的區域中的結晶部成為非晶。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(形成有CAAC-OS膜的表面的剖面形狀或CAAC-OS膜的表面的剖面形狀)c軸的方向可以彼此不同。結晶部在成膜時或者在成膜之後進行諸如加熱處理等晶化處理時形成。因此，結晶部的c軸在平行於形成有CAAC-OS膜的表面的法線向量或CAAC-OS膜的表面的法線向量的方向上一致。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
另外，構成氧化物半導體膜的氧的一部分也可以用氮取代。
另外，像CAAC-OS膜那樣的具有結晶部的氧化物半導體膜可以進一步降低塊內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的載流子遷移率。為了提高表面的平坦性，較佳為在平坦的表面上形成氧化物半導體膜405，具體地，較佳為在平 均面粗糙度(Ra)為1nm以下，較佳為0.3nm以下，更佳為0.1nm以下的表面上形成氧化物半導體膜405。
為了提高氧化物半導體膜405形成面的平坦性，較佳為對閘極絕緣膜404中的氧化物半導體膜405接觸地形成的區域進行平坦化處理。對平坦化處理沒有特別的限制，可以使用拋光處理(例如，化學機械拋光法(Chemical Mechanical Polishing：CMP))、乾蝕刻處理及電漿處理。
作為平坦化處理，既可以進行多次的拋光處理、乾蝕刻處理以及電漿處理，又可以將上述處理組合。此外，當組合上述處理而進行平坦化處理時，對製程順序也沒有特別的限制，可以根據閘極絕緣膜404表面的凹凸狀態適當地設定。
另外，雖然在圖7F中形成單層結構的氧化物半導體膜405，但也可以形成疊層結構的氧化物半導體膜。例如，也可以作為氧化物半導體膜405使用第一氧化物半導體膜和第二氧化物半導體膜的疊層，並且第一氧化物半導體膜和第二氧化物半導體膜分別使用不同的組成的金屬氧化物。例如，也可以作為第一氧化物半導體膜使用三元金屬氧化物，作為第二氧化物半導體膜使用二元金屬氧化物。另外，例如，也可以作為第一氧化物半導體膜和第二氧化物半導體膜都使用三元金屬氧化物。
此外，也可以使第一氧化物半導體膜和第二氧化物半導體膜的構成元素相同，並使兩者的組成不同。例如，也 可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2。另外，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=2：1：3。
此時，較佳為將第一氧化物半導體膜和第二氧化物半導體膜中的離第一閘極電極近的一側(通道一側)的氧化物半導體膜的In和Ga的含有率設定為In>Ga。另外，較佳為將離第一閘極電極遠的一側(背通道一側)的氧化物半導體膜的In和Ga的含有率設定為InGa。
在氧化物半導體中，重金屬的s軌道主要有助於載流子傳導，並且藉由增加In的含有率呈現增加s軌道的重疊率的傾向，由此具有In>Ga的組成的氧化物的遷移率比具有InGa的組成的氧化物高。另外，Ga的氧缺陷的形成能量比In大而Ga不容易產生氧缺陷，由此具有InGa的組成的氧化物與具有In>Ga的組成的氧化物相比具有穩定的特性。
藉由在通道一側使用具有In>Ga的組成的氧化物半導體並在背通道一側使用具有InGa的組成的氧化物半導體，可以進一步提高電晶體的遷移率及可靠性。
另外，也可以作為第一氧化物半導體膜和第二氧化物半導體膜使用結晶性不同的氧化物半導體。就是說，也可以採用適當地組合單晶氧化物半導體、多晶氧化物半導體、非晶氧化物半導體或CAAC-OS的結構。此外，在第 一氧化物半導體膜和第二氧化物半導體膜至少一方使用非晶氧化物半導體時，可以緩和氧化物半導體膜405的內部應力或外部應力，降低電晶體的特性不均勻，並進一步提高電晶體的可靠性。
另一方面，非晶氧化物半導體容易吸收氫等雜質，並且，容易產生氧缺陷而容易被n型化。由此，通道一側的氧化物半導體膜較佳為使用CAAC-OS等具有結晶性的氧化物半導體。
另外，作為氧化物半導體膜405也可以採用三層以上的疊層結構。並且，作為氧化物半導體膜405也可以採用非晶氧化物半導體膜夾在具有結晶性的多個氧化物半導體膜之間的結構。另外，也可以採用具有結晶性的氧化物半導體膜與非晶氧化物半導體膜交替層疊的結構。
另外，在作為氧化物半導體膜405採用多個層的疊層結構時，上述結構可以被適當地組合而使用。
另外，作為氧化物半導體膜405也可以採用多個層的疊層結構並在形成各氧化物半導體膜之後進行氧添加處理。作為氧添加處理，可以使用氧氛圍下的熱處理、離子植入法、離子摻雜法、電漿浸沒離子佈植技術、在包含氧的氛圍下進行的電漿處理等。
藉由每在形成各氧化物半導體膜之後添加氧，可以提高降低氧化物半導體內的氧缺損的效果。
另外，包含在氧化物半導體膜405中的氫或水濃度較佳盡可能低。這是因為如下緣故：當氫濃度高時，有可能 包含在氧化物半導體中的元素與氫接合，而產生作為載流子的電子。
因此，在氧化物半導體膜405的成膜製程中，為了儘量不使氧化物半導體膜405包含雜質，作為形成氧化物半導體膜405的預處理，較佳為在濺射裝置的預熱室內對形成有閘極絕緣膜404的基板進行預熱，來使基板及閘極絕緣膜404中的雜質脫離並進行排出。作為設置在預熱室中的排氣裝置較佳為使用低溫泵。
此外，較佳為在成膜時包含多量的氧的條件(例如，在氧為30%以上且100%以下的氛圍下利用濺射法進行成膜等)下形成氧化物半導體膜405，使其成為包含多量的氧(較佳為包括與氧化物半導體處於結晶狀態時的化學計量組成相比氧含量過剩的區域)的膜。
作為在形成氧化物半導體膜405時使用的氣體，較佳為使用去除了雜質的高純度氣體。
在保持為減壓狀態的成膜室中保持基板。然後，一邊去除殘留在成膜室內的水分一邊引入雜質少的氣體，以130℃以上且700℃以下的溫度使用氧化物半導體靶材在基板上形成氧化物半導體膜405。較佳為使用吸附型真空泵，例如，低溫泵、離子泵、鈦昇華泵來去除殘留在成膜室內的水分。另外，作為排氣裝置，也可以使用配備有冷阱的渦輪分子泵。尤其是，藉由使用低溫泵或冷阱，例如對殘留水分高效地進行排氣，由此可以降低在該成膜室中形成的氧化物半導體膜405所包含的雜質的濃度。
另外，在本實施方式中，作為氧化物半導體膜405藉由使用具有AC電源裝置的濺射裝置的濺射法形成厚度為35nm的In-Ga-Zn類氧化物膜(也稱為IGZO膜)。在本實施方式中，使用原子數比為In：Ga：Zn=3：1：2的In-Ga-Zn類氧化物靶材。另外，作為成膜條件採用如下條件：在氧及氬氛圍下(氧流量比率為50%)；將壓力設定為0.4Pa；將電極面積為6000cm2時的電源功率設定為0.5kW；將基板溫度設定為200℃。
另外，較佳為在形成閘極絕緣膜404之後以不使閘極絕緣膜404暴露於大氣的方式連續形成閘極絕緣膜404和氧化物半導體膜405。藉由以不使閘極絕緣膜404暴露於大氣的方式連續形成閘極絕緣膜404和氧化物半導體膜405，可以防止閘極絕緣膜404表面包含雜質。
在此，也可以對氧化物半導體膜405進行用來去除過剩的氫(包括水或羥基)(脫水化或脫氫化)的加熱處理。將加熱處理的溫度設定為300℃以上且700℃以下，或者設定為低於基板的應變點。加熱處理可以在減壓下、氧氛圍下或氮氛圍下等進行。注意，可以將“氧氛圍”廣泛地稱為“氧化氣體氛圍”。例如，也可以是包含如下氣體的氛圍：氧化氣體的氧、一氧化二氮氣體及臭氧；或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點儀測量時的水分量為20ppm(露點換算為-55℃)以下，較佳為1ppm以下，更佳為10ppb以下的空氣)。
在本實施方式中，使用加熱處理裝置之一的電爐，在氮氛圍下以450℃對氧化物半導體膜405進行1小時的加熱處理，並且在氮及氧氛圍下以450℃對氧化物半導體膜405進行1小時的加熱處理。
另外，加熱處理裝置不侷限於電爐，也可以使用利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用LRTA裝置、GRTA裝置等的RTA裝置。例如，作為加熱處理，也可以進行如下GRTA，即將基板放入加熱為650℃至700℃的高溫的惰性氣體中，在加熱幾分鍾之後，將基板從惰性氣體中取出。
另外，在加熱處理中，氮、氧或諸如氦、氖、氬等稀有氣體較佳為不包含水、氫等。或者，較佳為將引入到加熱處理裝置中的氣體的純度設定為6N(99.9999%)以上，較佳為設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳為設定為0.1ppm以下)。
另外，也可以在減壓下或惰性氛圍下對氧化物半導體膜405進行加熱，然後在氧氛圍下進行加熱。即使因在減壓下或惰性氛圍下對氧化物半導體膜405進行加熱處理，而在去除氧化物半導體膜405中的雜質時產生氧缺陷，也可以在後面藉由在氧氛圍下進行加熱處理來降低氧化物半導體膜405的氧缺陷。
另外，用來實現脫水化或脫氫化的加熱處理可以在將氧化物半導體膜加工為島狀之前或將氧化物半導體膜加工 為島狀之後進行。另外，用來實現脫水化或脫氫化的加熱處理既可以進行多次，又可以兼作其他加熱處理。此外，藉由對氧化物半導體膜405進行加熱處理，可以提高氧化物半導體膜405的結晶性。
藉由在將氧化物半導體膜405加工為島狀之前，即在氧化物半導體膜覆蓋閘極絕緣膜404的狀態下進行用來實現脫水化或脫氫化的加熱處理，可以防止因加熱處理使包含在閘極絕緣膜404中的氧釋放到外部。
接著，藉由光微影製程在氧化物半導體膜405上形成光阻遮罩，對氧化物半導體膜405選擇性地進行蝕刻來形成島狀的氧化物半導體膜405(參照圖8A)。在形成島狀的氧化物半導體膜405之後，去除光阻遮罩。可以藉由噴墨法形成用於形成島狀氧化物半導體膜405的光阻遮罩。因為當藉由噴墨法形成光阻遮罩時不使用光遮罩，所以可以減少製造成本。
氧化物半導體膜405的蝕刻可以採用乾蝕刻和濕蝕刻中的一者或兩者。例如，作為用於氧化物半導體膜405的濕蝕刻的蝕刻劑，可以使用混合有磷酸、醋酸及硝酸的溶液等。此外，也可以使用ITO-07N(關東化學株式會社製造)。另外，也可以藉由ICP(Inductively Coupled Plasma：電感耦合電漿)蝕刻法進行蝕刻加工。
較佳為在對氧化物半導體膜405進行蝕刻時採用有充分的蝕刻比的條件，以防止對閘極絕緣膜404進行過剩的蝕刻。
接著，在閘極絕緣膜404及氧化物半導體膜405上形成後面成為源極電極層及汲極電極層(包括由與其相同的層形成的佈線)的導電膜，並且加工該導電膜來形成源極電極層406a及汲極電極層406b(參照圖8B)。
源極電極層406a及汲極電極層406b可以藉由濺射法或PECVD法並使用金屬材料諸如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等或以上述金屬材料為主要成分的合金材料形成。另外，源極電極層406a及汲極電極層406b也可以使用氮化金屬材料諸如氮化鎢、氮化鉭、氮化鈦或氮化鉬等形成。另外，作為源極電極層406a及汲極電極層406b，也可以應用氧化銦氧化錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦氧化鋅、添加有氧化矽的氧化銦錫等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
注意，有時構成源極電極層406a及汲極電極層406b的元素、存在於處理室內的元素、以及構成用於蝕刻的蝕刻氣體的元素作為雜質附著在由於源極電極層406a及汲極電極層406b的形成而露出的氧化物半導體膜405的表面。
當附著有上述雜質時，容易導致電晶體的關態電流的增加或電晶體的電特性的劣化。此外，在氧化物半導體膜405中容易產生寄生通道，而使應該被電分離的電極藉由氧化物半導體膜405容易電連接。
於是，也可以在用來形成源極電極層406a及汲極電極層406b的蝕刻結束之後，進行用來去除附著於氧化物半導體膜405的表面及側面的雜質的洗滌處理(雜質去除處理)。
雜質去除處理可以藉由電漿處理或使用溶液的處理來進行。作為電漿處理，可以使用氧電漿處理或一氧化二氮電漿處理等。此外，作為電漿處理，也可以使用稀有氣體(典型地是氬)。
此外，作為使用溶液的洗滌處理，可以使用TMAH(Tetramethylammonium Hydroxide：四甲基氫氧化銨)溶液等鹼性的溶液、稀氫氟酸等酸性的溶液或者水。例如，當使用稀氫氟酸時，使用水將50wt%氫氟酸稀釋為1/102至1/105左右，較佳為使用稀釋為1/103至1/105左右的稀氫氟酸。就是說，較佳為將濃度為5×10-4wt%至0.5wt%的稀氫氟酸，較佳為5×10-4wt%至5×10-2wt%的稀氫氟酸用於洗滌處理。藉由進行洗滌處理，可以去除附著在露出的氧化物半導體膜405表面的上述雜質。
另外，藉由使用稀氫氟酸溶液進行雜質去除處理，可以對露出的氧化物半導體膜405的表面進行蝕刻。就是說，與氧化物半導體膜405的一部分一起去除附著在露出的氧化物半導體膜405的表面的雜質或混入到氧化物半導體膜405的表面附近的雜質。
藉由進行雜質去除處理，可以將藉由SIMS分析獲得的氧化物半導體膜表面的氯濃度的峰值設定為1×1019/cm3 以下(較佳為5×1018/cm3以下，更佳為1×1018/cm3以下)。另外，可以將硼濃度的峰值設定為1×1019/cm3以下(較佳為5×1018/cm3以下，更佳為1×1018/cm3以下)。此外，可以將鋁濃度設定為1×1019/cm3以下(較佳為5×1018/cm3以下，更佳為1×1018/cm3以下)。
接著，在氧化物半導體膜405、源極電極層406a及汲極電極層406b上形成閘極絕緣膜407(參照圖8C)。此外，閘極絕緣膜407用作第一閘極絕緣膜。
閘極絕緣膜407的形成方法及材料與閘極絕緣膜404同樣，由此省略詳細說明。另外，閘極絕緣膜407的厚度為1nm以上且500nm以下，較佳為10nm以上且300nm以下。
另外，與閘極絕緣膜404同樣，也可以對閘極絕緣膜407進行加熱處理或氧添加處理。
接著，在閘極絕緣膜407上的與閘極電極層402及氧化物半導體膜405重疊的區域形成用來形成閘極電極層(包括使用與其相同的層形成的佈線)的導電膜，對該導電膜進行加工，來形成閘極電極層408(參照圖8C)。此外，閘極電極層408用作第一閘極電極。
閘極電極層408的形成方法及材料與閘極電極層402同樣，由此省略詳細說明。
接著，以閘極電極層408為遮罩，隔著閘極絕緣膜407對氧化物半導體膜405添加摻雜劑，來形成包含摻雜劑的區域412a、412b。
作為對氧化物半導體膜405添加的摻雜劑，可以選擇第15族元素諸如氮、磷或硼等；稀有氣體元素諸如氦、氖、氬、氪或氙等；或者氫中的至少一個。另外，作為對氧化物半導體膜405添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。藉由使用離子摻雜法或離子植入法，容易控制摻雜劑的添加深度(添加區域)，來可以高精度地添加摻雜劑。此外，當使用離子摻雜法或離子植入法添加摻雜劑時，也可以一邊對基板進行加熱一邊進行添加。
此外，還可以利用與離子摻雜法和離子植入法不同的方法來進行摻雜劑的添加。例如，藉由在包含添加的元素的氣體氛圍下產生電漿，並對被添加物進行電漿處理，可以添加摻雜劑。作為進行電漿處理的裝置，可以使用乾處理蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等。此時，當氧化物半導體膜的添加摻雜劑的區域包括結晶部時，有時因添加摻雜劑的損傷使結晶性降低而成為非晶區域。
可以藉由適當地設定加速電壓、劑量等的注入條件或者摻雜劑透過的膜的厚度來控制摻雜劑的添加。在本實施方式中，作為摻雜劑使用硼，利用離子植入法進行硼離子的注入。另外，也可以將摻雜劑的劑量設定為1×1013/cm2以上且5×1016/cm2以下。
較佳為藉由對氧化物半導體膜405添加摻雜劑，將含摻雜劑的區域412a、412b的摻雜劑的濃度設定為5×1018/cm3以上且1×1022/cm3以下。
另外，也可以進行多次將摻雜劑引入到氧化物半導體膜405中的處理，並且，也可以使用多種摻雜劑。
另外，也可以在添加摻雜劑之後進行加熱處理。作為加熱條件較佳為採用如下條件：溫度為300℃以上且700℃以下，較佳為300℃以上且450℃以下；在氧氣氛圍下；進行1小時。此外，也可以在氮氛圍下、減壓下或大氣(超乾燥空氣氛圍)下進行加熱處理。
藉由上述製程，可以製造電晶體410(參照圖8C)。
接著，在閘極絕緣膜407及閘極電極層408上形成成為層間絕緣膜(保護絕緣膜、平坦化絕緣膜)的絕緣膜409(參照圖8D)。
保護絕緣膜可以使用與絕緣膜403同樣的材料及方法而形成。例如，可以使用藉由濺射法形成的氧化鋁膜或氧氮化矽膜。另外，也可以在形成保護絕緣膜之後進行加熱處理。例如，在氮氛圍下以300℃進行1小時的加熱處理。
此外，藉由形成平坦化絕緣膜，可以減少起因於電晶體的表面凹凸。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯樹脂等的有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。例如，作為平坦化絕緣膜，可以形成厚度為1.5μm的丙烯酸樹脂膜。丙烯酸樹脂膜能夠利用塗敷法在塗敷之後進行燒結(例如在氮氛圍下 以250℃進行1小時的燒結)來形成。
也可以在形成絕緣膜409之後進行加熱處理。例如，在氮氛圍下以250℃進行1小時的加熱處理。另外，也可以多次進行加熱處理。
接著，利用光微影製程在絕緣膜409上形成光阻遮罩，並對絕緣膜409及閘極絕緣膜407選擇性地進行蝕刻來在絕緣膜409及閘極絕緣膜407中設置開口部。
接著，在絕緣膜409上形成後面成為源極佈線層及汲極佈線層的導電膜，對該導電膜進行加工來形成與源極電極層406a及汲極電極層406b連接的源極佈線層411a及汲極佈線層411b(參照圖8D)。
成為源極佈線層411a及汲極佈線層411b的導電膜的形成方法及材料與源極電極層406a及汲極電極層406b同樣，由此省略詳細說明。
根據本實施方式的電晶體藉由在氧化物半導體膜405中減少雜質且減少氧缺陷來實現高度純化。被高度純化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。由此，藉由將上述氧化物半導體用於形成通道的區域，具有電晶體的關態電流顯著低而可以抑制臨界電壓向負方向漂移(即，容易得到常截止的特性)的特性。
明確而言，較佳為利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜405的氫濃度值低於5×1018/cm3，較佳為 5×1017/cm3以下，更佳為1×1016/cm3以下。另外，較佳為藉由霍爾效應測量可以測量的氧化物半導體膜的載流子密度低於1×1014/cm3，較佳低於1×1012/cm3，更佳低於1×1011/cm3。此外，氧化物半導體的帶隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。藉由將充分降低雜質濃度並減少氧缺陷來實現高度純化的氧化物半導體用於形成通道的區域，可以降低電晶體的關態電流而抑制臨界電壓向負方向漂移(即，得到常截止的特性)。
另外，在通道形成區中含有上述氧化物半導體的電晶體的關態電流可以為如下：每通道寬度1μm的關態電流為100yA(1×10-22A)以下；較佳為每通道寬度1μm的關態電流為10yA(1×10-23A)以下；更佳為每通道寬度1μm的關態電流為1yA(1×10-24A)以下。另外，在本說明書等中，關態電流是指當電晶體處於非導通狀態時流過源極與汲極之間的電流。在n通道型電晶體(例如，臨界電壓為0至2V左右)中，關態電流是指當施加到閘極與源極之間的電壓為負電壓時流過源極與汲極之間的電流。
另外，藉由在氧化物半導體膜405中減少雜質或氧缺陷，可以抑制載流子的產生。藉由抑制載流子密度增大，可以抑制起因於載流子密度的電晶體的臨界電壓向負方向漂移。因此，根據施加到電晶體的第二閘極電極的電位而可以容易控制電晶體的臨界電壓。
另外，在第一閘極絕緣膜的材料與第二閘極絕緣膜的材料相同時，可以根據厚度比控制電晶體的臨界電壓的漂 移量。在第一閘極絕緣膜與第二閘極絕緣膜的厚度比為1：10時，與厚度比為1：1的情況相比，電晶體的臨界電壓的漂移量有增加的傾向。
另外，藉由使用上述電晶體構成根據上述實施方式的反相器電路INV，根據施加到電晶體的第二閘極電極的電位而可以容易控制電晶體的臨界電壓。
另外，藉由使用根據上述實施方式的反相器電路INV構成環形振盪器，可以增大振盪頻率。由此，可以縮短反相器電路INV的遲延時間。如上所述，藉由使用關態電流低的電晶體，可以增大輸出信號的振幅。
另外，也可以以層疊在使用矽等的電晶體上的方式形成使用上述氧化物半導體的電晶體。
實施方式4
在本實施方式中，說明使用根據本發明的一個方式的環形振盪器的鎖相環路(PLL：Phase Locked Loop)。鎖相環路具有如下功能：生成與從外部輸入的週期信號同步的週期信號；或者生成具有從外部輸入的週期信號的n倍的週期的週期信號。
圖9是示出根據本實施方式的鎖相環路的方塊圖。
鎖相環路300包括：相位檢測器301(PFD：Phase Frequency Detector)；環路濾波器302(LPF：Loop Filter)；電壓控制振盪器303(VCO：Voltage Controlled Oscillator)；分頻器304；以及緩衝器305。另外，也可 以在相位檢測器301與環路濾波器302之間設置有電荷泵。
對相位檢測器301輸入兩個週期信號，即：從外部輸入的週期信號(REF_CLK)、使用分頻器304對從電壓控制振盪器303輸出的信號進行分頻的週期信號，而輸出根據兩個週期信號的相位差決定的信號(也稱為相位差信號)。
藉由環路濾波器302將從相位檢測器301輸出的相位差信號轉換為電壓信號。然後，將該電壓信號輸入到電壓控制振燙器303。
電壓控制振盪器303使用根據本發明的一個方式的環形振盪器。因此，使用環路濾波器302轉換的電壓信號輸入到環形振盪器。環形振盪器根據被輸入的電壓信號而振盪頻率，並將生成的信號作為週期信號輸出到分頻器304及緩衝器305。
鎖相環路300整體是回饋控制系統，連續進行上述工作，當從外部對相位檢測器301輸入的週期信號與從分頻器304對相位檢測器301輸入的週期信號之間的相位差成為零時，鎖相環路300的控制被鎖定。換言之，對電壓控制振盪器303輸入的電壓信號成為恆定(也稱為穩定電壓)，因此從電壓控制振盪器303輸出的週期信號的週期(頻率)成為恆定。
藉由作為電壓控制振盪器303使用根據本發明的一個方式的環形振盪器，可以縮短週期信號的上升時間及下降 時間，而可以增大振盪頻率。另外，可以在大範圍中控制被輸出的週期信號的週期。此外，可以實現低耗電量化。
接著，說明將使用根據本發明的一個方式的鎖相環路300的半導體裝置應用於行動電話、智慧手機或電子書閱讀器等的可攜式電子裝置的情況。
圖10是可攜式電子裝置的方塊圖。圖10所示的可攜式電子裝置包括：RF電路421；類比基帶電路422；數字基帶電路423；電池424；電源電路425；應用處理器426；快閃記憶體430；顯示控制器431；儲存電路432；顯示器433；觸摸感測器439；音頻電路437；以及鍵盤438等。顯示器433由顯示部434、源極驅動器435以及閘極驅動器436構成。應用處理器426具有CPU427、DSP428以及介面429。
根據本發明的一個方式的鎖相環路可以應用於CPU427等中的內部時脈產生電路，RF電路421等頻率合成器(Frequency Synthesizer)、數位基帶電路423等FM信號解調器。藉由使用根據本發明的一個方式的鎖相環路生成CPU427等的內部時脈，可以生成穩定的同步時脈。另外，由於可以生成高頻率，所以可以進行高速工作。
圖11是電子書閱讀器的方塊圖。電子書閱讀器包括：電池451；電源電路452；微處理器453；快閃記憶體454；音頻電路455；鍵盤456；儲存電路457；觸控面板458；顯示器459；以及顯示控制器460。此外，微處理器453具有CPU461、DSP462以及介面463。
根據本發明的一個方式的鎖相環路可以應用於CPU461等中的內部時脈產生電路等。藉由使用根據本發明的一個方式的鎖相環路生成CPU461等中的內部時脈，可以生成穩定的同步時脈。另外，由於可以生成高頻率，所以可以進行高速工作。
本實施方式可以與上述實施方式適當地組合而實施。
實施例1
在本實施例中，說明對電晶體的電特性進行評價的結果。
參照實施方式3說明用於評價的兩個條件的電晶體的製造方法。在如下兩個條件下分別製造電晶體：在條件1下，第一閘極絕緣膜與第二閘極絕緣膜的厚度比為1：1(第一閘極絕緣膜的厚度為100nm，第二閘極絕緣膜的厚度為100nm)；在條件2下，第一閘極絕緣膜與第二閘極絕緣膜的厚度比為1：10(第一閘極絕緣膜的厚度為30nm，第二閘極絕緣膜的厚度為300nm)。
首先，對條件1的電晶體的製造方法進行說明。
藉由作為基板400使用矽晶片，對該矽晶片進行熱氧化處理，來在該矽晶片上作為絕緣膜401形成厚度為100nm的氧化矽膜。在相對於氧含量包含3vol.%的HCl的氛圍下以950℃進行3小時的熱氧化處理來形成氧化矽膜。
接著，在絕緣膜401上形成厚度為100nm的鎢膜。 鎢膜的成膜條件是如下：利用濺射法；氬氣體的流量為90sccm；壓力為0.8Pa；電源功率為1kW；以及設定溫度為230℃。接著，藉由光微影製程在鎢膜上形成光阻遮罩，對鎢膜選擇性地進行蝕刻，來形成閘極電極層402。然後，去除光阻遮罩。
接著，在絕緣膜401及閘極電極層402上作為絕緣膜403形成厚度為200nm的氧化矽膜。氧化矽膜的成膜條件是如下：利用濺射法；氧氣體的流量為50sccm；壓力為0.4Pa；電源功率為1.5kW；T-S間距離(靶材與基板之間的距離)為60mm；以及基板溫度為100℃。
接著，對絕緣膜403進行直到閘極電極層402的頂面露出的CMP處理。
接著，在絕緣膜403及閘極電極層402上作為閘極絕緣膜404形成厚度為100nm的氧化矽膜。氧化矽膜的成膜條件是如下：氧氣體的流量為50sccm；壓力為0.4Pa；電源功率為1.5kW；T-S間距離為60mm；以及基板溫度為100℃。
接著，在形成閘極絕緣膜404之後，藉由使用In：Ga：Zn=3：1：2〔原子數比〕的氧化物靶材的濺射法，以不暴露於大氣的方式作為氧化物半導體膜405形成厚度為20nm的IGZO膜。IGZO膜的成膜條件是如下：在氬和氧(氬/氧=30sccm/10sccm)的氛圍下；壓力為0.4Pa；電源功率為0.5kW；以及基板溫度為200℃。
接著，藉由光微影製程在氧化物半導體膜405上形成 光阻遮罩，對氧化物半導體膜405選擇性地進行蝕刻來形成島狀氧化物半導體膜405。然後，去除光阻遮罩。
接著，在島狀氧化物半導體膜405上藉由濺射法形成厚度為50nm的鎢膜。鎢膜的成膜條件是如下：利用濺射法；氬氣體的流量為90sccm；壓力為0.8Pa；電源功率為1kW；以及設定溫度為230℃。接著，藉由光微影製程在鎢膜上形成光阻遮罩，對鎢膜選擇性地進行蝕刻，來形成源極電極層406a及汲極電極層406b。
接著，在氧化物半導體膜405、源極電極層406a及汲極電極層406b上作為閘極絕緣膜407形成厚度為100nm的氧化矽膜。氧化矽膜的成膜條件是如下：氧氣體的流量為50sccm；壓力為0.4Pa；電源功率為1.5kW；T-S間距離為60mm；以及基板溫度為100℃。
接著，對閘極絕緣膜407及氧化物半導體膜405進行氧添加處理。氧添加處理的條件是如下：利用離子植入法；加速電壓為25kV；以及劑量為1.0×1016cm-2。
接著，在閘極絕緣膜407上的與閘極電極層402及氧化物半導體膜405重疊的區域形成厚度為30nm的氮化鉭膜和厚度為135nm的鎢膜。氮化組膜的成膜條件是如下：利用濺射法；在氬和氮(氬/氮=50sccm/10sccm)的氛圍下；壓力為0.6Pa；以及電源功率為1.0kW。另外，鎢膜的成膜條件是如下：利用濺射法；氬氣體的流量為110sccm；壓力為2.0Pa；電源功率為4kW；以及設定溫度為230℃。接著，藉由光微影製程在鎢膜上形成光阻遮 罩，對鎢膜及氮化鉭膜選擇性地進行蝕刻，來形成閘極電極層408。
接著，以閘極電極層408為遮罩，隔著閘極絕緣膜407對氧化物半導體膜405添加硼。硼的添加處理的條件是如下：利用離子植入法；加速電壓為30kV；以及劑量為3.0×1015cm-2。
接著，在閘極絕緣膜407及閘極電極層408上作為絕緣膜409形成厚度為50nm的氧化鋁膜和厚度為300nm的氧氮化矽膜。氧化鋁膜的成膜條件是如下：利用濺射法；在氬和氧(氬/氧=25sccm/25sccm)的氛圍下；壓力為0.4Pa；電源功率為2.5kW；T-S間距離為60mm；以及基板溫度為250℃。另外，氧氮化矽膜藉由CVD法形成。
接著，藉由光微影製程在氧氮化矽膜上形成光阻遮罩，對氧氮化矽膜、氧化鋁膜及氧化矽膜選擇性地進行蝕刻來在氧氮化矽膜、氧化鋁膜及氧化矽膜中設置開口部。
接著，在氧氮化矽膜上形成厚度為50nm的鈦膜、厚度為100nm的鋁膜及厚度為50nm的鈦膜。鈦膜的成膜條件是如下：利用濺射法；氬氣體的流量為20sccm；壓力為0.1Pa；電源功率為12kW；以及室溫。另外，鋁膜的成膜條件是如下：利用濺射法；氬氣體的流量為50sccm；壓力為0.4Pa；電源功率為1kW；以及室溫。接著，藉由光微影製程在鈦膜上形成光阻遮罩，對鈦膜、鋁膜及鈦膜選擇性地進行蝕刻，來形成與源極電極層406a及汲極電極層406h連接的源極佈線層411a及汲極佈線層411b。
最後，藉由加熱處理完成條件1的電晶體的製造。
接著，對條件2的電晶體的製造方法進行說明。
條件2的電晶體與條件1的電晶體不同之處是閘極絕緣膜404(第二閘極絕緣膜)及閘極絕緣膜407(第一閘極絕緣膜)的厚度。除此之外，條件2的電晶體的製造方法與條件1的電晶體相同。因此，以下只說明與條件1的電晶體不同的製程，而省略除此之外的製程的詳細說明。
與條件1的電晶體同樣，在基板400上形成絕緣膜401、閘極電極層402及絕緣膜403，然後對絕緣膜403進行直到閘極電極層402的頂面露出的CMP處理。
接著，在絕緣膜403及閘極電極層402上作為閘極絕緣膜404形成厚度為300nm的氧化矽膜。氧化矽膜的成膜條件是如下：氧氣體的流量為50sccm；壓力為0.4Pa；電源功率為1.5kW；T-S間距離為60mm；以及基板溫度為100℃。
接著，形成閘極絕緣膜404，然後以不暴露於大氣的方式在形成氧化物半導體膜405後將氧化物半導體膜405形成為島狀。
接著，在島狀氧化物半導體膜405上形成源極電極層406a及汲極電極層406b。
接著，在氧化物半導體膜405、源極電極層406a及汲極電極層406b上作為閘極絕緣膜407形成厚度為30nm的氧化矽膜。氧化矽膜的成膜條件是如下：氧氣體的流量為50sccm；壓力為0.4Pa；電源功率為1.5kW；T-S間距 離為60mm；以及基板溫度為100℃。
接著，對閘極絕緣膜407及氧化物半導體膜405進行氧添加處理。氧添加處理的條件是如下：利用離子植入法；加速電壓為10kV；以及劑量為5.0×1015cm-2。
接著，在閘極絕緣膜407上的與閘極電極層402及氧化物半導體膜405重疊的區域形成閘極電極層408。
接著，以閘極電極層408為遮罩，隔著閘極絕緣膜407對氧化物半導體膜405添加硼。硼添加處理的條件是如下：利用離子植入法；加速電壓為30kV；以及劑量為3.0×1015cm-2。
接著，在閘極絕緣膜407及閘極電極層408上形成絕緣膜409之後，在絕緣膜409中設置開口部，來形成與源極電極層406a及汲極電極層406b連接的源極佈線層411a及汲極佈線層411b。
最後，藉由加熱處理完成條件2的電晶體的製造。
接著，對在兩個條件下製造的電晶體進行電晶體的電特性之一的汲極電流ID-閘極電壓VG測量。在條件1及條件2的電晶體中，測量汲極電壓VD為10V且第一閘極電壓VG為-10V至+10V時的汲極電流ID〔A〕。另外，在條件1中，使第二閘極電壓VBG以2V間隔在-10V至+10V之間變化，在條件2中，使第二閘極電壓VBG以5V間隔在-15V至+15V之間變化。
圖12A表示條件1的電晶體的VG-ID曲線，圖12B表示條件2的電晶體的VG-ID曲線。橫軸表示第一閘極 電壓VG〔V〕，縱軸表示汲極電流ID〔A〕。注意，在條件1及條件2的電晶體中，通道長度L為3μm，通道寬度W為200μm。
在圖12A中，實線1201表示施加到第二閘極電極的電壓VBG為-10V時的汲極電流ID，實線1202表示施加到第二閘極電極的電壓VBG為-8V時的汲極電流ID，實線1203表示施加到第二閘極電極的電壓VBG為-6V時的汲極電流ID，實線1204表示施加到第二閘極電極的電壓VBG為-4V時的汲極電流ID，實線1205表示施加到第二閘極電極的電壓VBG為-2V時的汲極電流ID，實線1206表示施加到第二閘極電極的電壓VBG為0V時的汲極電流ID，實線1207表示施加到第二閘極電極的電壓VBG為2V時的汲極電流ID，實線1208表示施加到第二閘極電極的電壓VBG為4V時的汲極電流ID，實線1209表示施加到第二閘極電極的電壓VBG為6V時的汲極電流ID，實線1210表示施加到第二閘極電極的電壓VBG為8V時的汲極電流ID，實線1211表示施加到第二閘極電極的電壓VBG為10V時的汲極電流ID。
此外，在圖12B中，實線1221表示施加到第二閘極電極的電壓VBG為-15V時的汲極電流ID，實線1222表示施加到第二閘極電極的電壓VBG為-10V時的汲極電流ID，實線1223表示施加到第二閘極電極的電壓VBG為-5V時的汲極電流ID，實線1224表示施加到第二閘極電極的電壓VBG為0V時的汲極電流ID，實線1225表示施 加到第二閘極電極的電壓VBG為5V時的汲極電流ID，實線1226表示施加到第二閘極電極的電壓VBG為10V時的汲極電流ID，實線1227表示施加到第二閘極電極的電壓VBG為15V時的汲極電流ID。
如圖12A所示，在條件1的電晶體中，在施加到第二閘極電極的電壓VBG變動2V時，臨界電壓分別變動大約2V。另外，如圖12B所示，在條件2的電晶體中，在施加到第二閘極電極的電壓VBG變動5V時，臨界電壓分別變動大約0.5V。就是說，條件2的電晶體的由施加到第二閘極電極的電壓VBG導致的臨界值的變動量比條件1的電晶體小。另外，如圖12A和圖12B所示，條件1及條件2的電晶體的關態電流為半導體參數分析儀的測量下限(1×10-13A)以下，而不能估算出正確的值。
從圖12A和圖12B的結果可知，臨界電壓的變動量根據第一閘極絕緣膜與第二閘極絕緣膜的厚度比而變化。
從圖12A和圖12B的結果可知，電晶體的臨界電壓的變動量可以根據第一閘極絕緣膜與第二閘極絕緣膜的厚度比控制。因此，藉由使用上述電晶體製造根據本發明的一個方式的環形振盪器，可以製造能夠得到良好特性的環形振盪器。
實施例2
接著，說明對使用實施例1所示的條件2的電晶體製造的環形振盪器的振幅和頻率進行評價的結果。
首先，說明在本實施例中製造的環形振盪器。
在本實施例中製造的環形振盪器中，作為反相器電路使用圖13A所示的反相器電路INV，並將7級的該反相器電路INV連接為環狀。
另外，在圖13A中，電晶體1011及電晶體1012作為圖14A所示的電晶體根據實施例1所示的條件2(第一閘極絕緣膜與第二閘極絕緣膜的厚度比為1：10)製造。另外，電晶體1011及電晶體1012的通道長度L都為3μm，電晶體1011的通道寬度W為20μm，電晶體1012的通道寬度W為200μm。
接著，說明作為比較例製造的環形振盪器。
在作為比較例製造的環形振盪器中，作為反相器電路使用圖13B所示的反相器電路INV，並將7級的該反相器電路INV連接為環狀。
另外，在圖17B中，電晶體1021及電晶體1022作為圖14B所示的電晶體除了不形成第二閘極電極層之外根據實施例1所示的條件2製造。另外，電晶體1021及電晶體1022的通道長度L都為3μm，電晶體1021的通道寬度W為20μm，電晶體1022的通道寬度W為200μm。
接著，對在本實施例中製造的環形振盪器及作為比較例製造的環形振盪器的振幅和頻率進行測量。每個環形振盪器的樣本的數量n都為3。
圖15A表示在本實施例中製造的環形振盪器的振幅〔V〕，圖15B表示在本實施例中製造的環形振盪器的頻 率〔MHz〕。此外，圖16A表示作為比較例製造的環形振盪器的振幅〔V〕，圖16B表示作為比較例製造的環形振盪器的頻率〔MHz〕。注意，在圖15A和圖15B中，將在本實施例中製造的環形振盪器表示為RO，在圖16A和圖16B中，將作為比較例製造的環形振盪器表示為refRO。
如圖15B所示，可以使在本實施例中製造的環形振盪器的振盪頻率比圖16B所示的作為比較例製造的環形振盪器高。
從圖15A至圖16B所示的結果可知，藉由在反相器電路所包括的電晶體中設置第二閘極電極並控制電位，來可以增大環形振盪器的振盪頻率。由此可知，可以縮短反相器電路的遲延時間。
實施例3
接著，說明對使用實施例1所示的條件1的電晶體製造的環形振盪器的振幅和頻率進行評價的結果。
首先，說明在本實施例中製造的環形振盪器。在本實施例中，製造6個環形振盪器。
在本實施例中製造的環形振盪器A、環形振盪器B及環形振盪器C中，作為反相器電路使用圖17A所示的反相器電路INV，並將7級的該反相器電路INV連接為環狀。
另外，在圖17A中，電晶體1031及電晶體1032根據 實施例1所示的條件1(第一閘極絕緣膜與第二閘極絕緣膜的厚度比為1：1)製造以具有圖14A所示的電晶體的結構。
另外，在作為比較例製造的環形振盪器D、環形振盪器E及環形振盪器F中，作為反相器電路使用圖17B所示的反相器電路INVa及控制用反相器電路INVb，並將7級的該反相器電路INVa連接為環狀。
另外，在圖17B中，電晶體1041至電晶體1044作為圖14A所示的電晶體根據實施例1所示的條件1製造。
接著，表1和表2示出環形振盪器A、環形振盪器B及環形振盪器C的電晶體1031、1032以及環形振盪器D、環形振盪器E及環形振盪器F的電晶體1041至1044的通道長度L和通道寬度W。
接著，對在本實施例中製造的環形振盪器A至C及作為比較例製造的環形振盪器D至F的振幅和頻率進行測量。每個環形振盪器的樣本的數量n都為3。
圖18A表示在本實施例中製造的環形振盪器A至C的振幅〔V〕，圖18B表示在本實施例中製造的環形振盪器A至C的頻率〔MHz〕。此外，圖19A表示作為比較例製造的環形振盪器D至F的振幅〔V〕，圖19B表示作為比較例製造的環形振盪器D至F的頻率〔MHz〕。注意，在圖18A至圖19B中，將環形振盪器記載為RO。
如圖18A和圖19A所示，與環形振盪器A至C相比，環形振盪器D至F的振幅〔V〕增大。另外，如圖18B和圖19B所示，環形振盪器A至C以及環形振盪器D至F得到良好的頻率。
在環形振盪器D至F中，控制用反相器電路INVb的輸出信號(電位)施加到反相器電路INVa的電晶體1041的第二閘極電極。由此，與施加到電晶體1042的第一閘極電極的電位相反的電位施加到電晶體1041的第二閘極 電極。因此，可以將電晶體1041的特性控制為常導通或常截止。由此可以認為：由於藉由使電晶體1041的特性成為常截止來可以抑制貫通電流，所以增大了環形振盪器D至F的振幅。
從圖19A和圖19B所示的結果可知，藉由將反轉信號輸入到反相器電路INVa的電晶體1041的第二閘極電極，可以增大環形振盪器的振幅。另外，從圖19A和圖19B所示的結果可知，藉由在反相器電路所包括的電晶體中設置第二閘極電極並控制電位，可以增大環形振盪器的頻率。

Claims (6)

  1. 一種半導體裝置，包括：包括第一電晶體及第二電晶體的反相器，該第一電晶體及該第二電晶體分別包括：半導體膜；夾著該半導體膜的一對閘極電極；以及源極電極及汲極電極，其中，該第一電晶體的該源極電極和該汲極電極中的一方電連接到第一電源線，該第二電晶體的該源極電極和該汲極電極中的一方電連接到第二電源線，該第一電晶體的該一對閘極電極中的一方電連接到第三電源線，該第二電晶體的該一對閘極電極中的一方電連接到第四電源線，該第一電晶體的該一對閘極電極中的另一方電連接到該第一電晶體的該源極電極和該汲極電極中的另一方、該第二電晶體的該源極電極和該汲極電極中的另一方、及該反相器的輸出端子，該第二電晶體的該一對閘極電極中的另一方電連接到該反相器的輸入端子，其中，該第一電晶體與該第二電晶體具有相同的導電型，其中，該第三電源線的電位不同於該第四電源線的電位，其中，該第一電源線的電位高於該第二電源線的電位，其中，該第三電源線的該電位為該第一電源線的該電位以上，以及其中，該第四電源線的該電位為該第二電源線的該電位以下。
  2. 一種半導體裝置，包括：包括第一電晶體及第二電晶體的反相器，該第一電晶體及該第二電晶體分別包括：半導體膜；夾著該半導體膜的一對閘極電極；以及源極電極及汲極電極，其中，該第一電晶體的該源極電極和該汲極電極中的一方電連接到第一電源線，該第二電晶體的該源極電極和該汲極電極中的一方電連接到第二電源線，該第一電晶體的該一對閘極電極中的一方電連接到第三電源線，該第一電晶體的該一對閘極電極中的另一方電連接到第四電源線，該第二電晶體的該一對閘極電極中的一方電連接到第五電源線，該第一電晶體的該源極電極和該汲極電極中的另一方電連接到該第二電晶體的該源極電極和該汲極電極中的另一方及該反相器的輸出端子，該第二電晶體的該一對閘極電極中的另一方電連接到該反相器的輸入端子，其中，該第一電晶體與該第二電晶體具有相同的導電型，其中，該第三電源線的電位不同於該第五電源線的電位，其中，該第一電源線的電位高於該第二電源線的電位，其中，該第三電源線與該第四電源線之各者的電位為該第一電源線的該電位以上，以及其中，該第五電源線的電位為該第二電源線的該電位以下。
  3. 根據申請專利範圍第1或2項之半導體裝置，其中，該第一電晶體的通道寬度與通道長度的比率(W/L)低於該第二電晶體的通道寬度與通道長度的比率(W/L)。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中，該半導體膜包括氧化物半導體膜。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中，該半導體膜包括氧化物半導體膜，以及其中，該氧化物半導體膜包含In、Ga、Zn及氧。
  6. 一種包括根據申請專利範圍第1或2項之半導體裝置的環形振盪器。
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