JP2017130939A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017130939A
JP2017130939A JP2017023878A JP2017023878A JP2017130939A JP 2017130939 A JP2017130939 A JP 2017130939A JP 2017023878 A JP2017023878 A JP 2017023878A JP 2017023878 A JP2017023878 A JP 2017023878A JP 2017130939 A JP2017130939 A JP 2017130939A
Authority
JP
Japan
Prior art keywords
transistor
inverter circuit
oxide semiconductor
power supply
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017023878A
Other languages
English (en)
Other versions
JP6298186B2 (ja
Inventor
拓郎 王丸
Takuo Oumaru
拓郎 王丸
修平 長塚
Shuhei Nagatsuka
修平 長塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017130939A publication Critical patent/JP2017130939A/ja
Application granted granted Critical
Publication of JP6298186B2 publication Critical patent/JP6298186B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Logic Circuits (AREA)
  • Shift Register Type Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】トランジスタのしきい値電圧を制御することで、駆動周波数が高められた論理回路を用いた半導体装置または消費電力が低減された論理回路を用いた半導体装置を提供する。
【解決手段】チャネルが形成される半導体膜と、半導体膜を挟んで設けられた一対のゲート電極と、半導体膜に接して設けられたソース電極およびドレイン電極と、を有する第１のトランジスタおよび第２のトランジスタと、を有し、一対のゲート電極に与えられる電位を制御することで、第１のトランジスタの特性をノーマリーオンとし、第２のトランジスタの特性をノーマリーオフとする。これにより、駆動周波数が高められたインバータ回路となる。該インバータ回路を、奇数段直列に接続し、最終段のインバータ回路の出力端子と、初段のインバータ回路の入力端子と、を接続することで、自己発振させることができる。
【選択図】図２

Description

本発明は、論理回路を用いた半導体装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する
技術が進められており、該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）
のような電子デバイスに広く応用されている。
トランジスタに適用可能な半導体材料としてシリコンが広く知られているが、そのほかの
材料として、酸化インジウム、酸化亜鉛等のなどの酸化物半導体や、ガリウムヒ素などの
ＩＩＩ−Ｖ族化合物半導体が注目されている。
例えば、特許文献１に、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を
含む非晶質の酸化物半導体を用いたトランジスタが開示されている。
ただし、上記の酸化物半導体を用いて作製されたトランジスタは、ｎチャネル型トランジ
スタとなる。そのため、該トランジスタを用いて論理回路を構成すると、単極性の論理回
路が構成される。
特開２００６−１６５５２８号公報
単極性の論理回路として、インバータ回路を構成する場合、インバータ回路が有する複数
のトランジスタのしきい値電圧をそれぞれ制御する必要がある。例えば、一方のトランジ
スタを電流源とし、他方のトランジスタをスイッチとして、インバータ回路としての動作
を行う。
しかしながら、単極性のインバータ回路において、一方のトランジスタがオフ状態からオ
ン状態となるときに、インバータ回路の出力信号の立ち上がり時間が長くなることで、駆
動周波数が低くなってしまうという問題がある。また、一方または他方のトランジスタが
オフ状態のときのリーク電流により、消費電力が増大してしまう問題がある。
上記問題に鑑み、駆動周波数が高められた論理回路を用いた半導体装置を提供することを
目的の一とする。また、消費電力が低減された論理回路を用いた半導体装置を提供するこ
とを目的の一とする。本発明の一態様では、上記目的のうちいずれか一を解決する。
本発明の一態様では、チャネルが形成される半導体膜と、該半導体膜を挟んで設けられた
一対のゲート電極と、半導体膜に接して設けられたソース電極およびドレイン電極を有す
るトランジスタを用いて、論理回路を構成する。該トランジスタにおいて、一対のゲート
電極の一方は、半導体膜と第１のゲート絶縁膜を介して重畳し、一対のゲート電極の他方
は、半導体膜と第２のゲート絶縁膜を介して重畳している。ここで、一対のゲート電極の
一方を第１のゲート電極とし、他方を第２のゲート電極とする。
論理回路として、インバータ回路を構成する場合には、例えば、第１のトランジスタおよ
び第２のトランジスタを、電源電位が与えられる第１の電源線と、接地電位が与えられる
第２の電源線との間に直列に接続する。つまり、第１のトランジスタのソース電極と、第
２のトランジスタのドレイン電極と、を電気的に接続する。このとき、第１のトランジス
タの一対のゲート電極の一方は、第３の電源線と接続され、一対のゲート電極の他方は、
第４の電源線と接続され、ソース電極は、第２のトランジスタのドレイン電極および出力
端子と接続する。また、第２のトランジスタの一対のゲート電極の一方は、入力端子と接
続され、一対のゲート電極の他方は、第５の電源線と接続される。
第１のトランジスタおよび第２のトランジスタにそれぞれ一対のゲート電極の他方（第２
のゲート電極）を設け、第１のトランジスタおよび第２のトランジスタのしきい値電圧を
それぞれ制御することで、第１のトランジスタの特性をノーマリーオンとし、第２のトラ
ンジスタの特性をノーマリーオフとすることができる。
第１のトランジスタの特性をノーマリーオンとすることで、第１のトランジスタの電流駆
動能力を向上させることができる。これにより、第１のトランジスタに、一対のゲート電
極の他方（第２のゲート電極）が用いられていない場合と比較して、インバータ回路の出
力信号の立ち上がり時間を短くすることができる。よって、インバータ回路の駆動周波数
を高めることができる。また、第２のトランジスタの特性をノーマリーオフとすることで
、第２のトランジスタがオフ状態のリーク電流を低減することができるため、消費電力を
低減することができる。
上記インバータ回路（第１のインバータ回路とも記す）を奇数段直列に接続し、最終段の
インバータ回路の出力端子と、初段のインバータ回路の入力端子と、を接続することで、
リングオシレータを構成することができる。
第１のインバータ回路は、出力信号の立ち上がり時間が短いため、駆動周波数が高い。そ
のため、第１のインバータ回路を奇数段用いて、リングオシレータを構成することで、リ
ングオシレータの発振周波数を高めることができる。また、各第１のインバータ回路の遅
延時間を短くすることができる。そして、高い発振周波数により、リングオシレータを高
速動作させることができる。
また、第１のインバータ回路が有する第１のトランジスタの一対のゲート電極の他方に与
えられる電位を制御するために、制御用インバータ回路（第２のインバータ回路とも記す
）を備えていてもよい。
第２のインバータ回路は、第１のインバータ回路と同じ入力信号が、入力端子に入力され
、第２のインバータ回路の出力端子は、第１のインバータ回路が有する第１のトランジス
タの一対のゲート電極の他方に接続される。これにより、第１のトランジスタの一対のゲ
ート電極の他方には、入力信号の反転信号が入力される。
第２のインバータ回路は、例えば、第３のトランジスタおよび第４のトランジスタを、電
源電位が与えられる第６の電源線と、接地電位が与えられる第７の電源線との間に直列に
接続する。このとき、第３のトランジスタの一対のゲート電極の一方は、第８の電源線と
接続され、一対のゲート電極の他方は、第９の電源線と接続され、ソース電極は、第４の
トランジスタのドレイン電極および出力端子と接続する。また、第４のトランジスタの一
対のゲート電極の一方は、入力端子と接続され、一対のゲート電極の他方は、第１０の電
源線と接続される。
第２のインバータ回路では、第３のトランジスタおよび第４のトランジスタにそれぞれ一
対のゲート電極の他方（第２のゲート電極）を設け、第３のトランジスタおよび第４のト
ランジスタのしきい値電圧をそれぞれ制御することで、第３のトランジスタの特性をノー
マリーオンとし、第４のトランジスタの特性をノーマリーオフとすることができる。
また、第１のインバータ回路では、第１のトランジスタおよび第２のトランジスタにそれ
ぞれ一対のゲート電極の他方（第２のゲート電極）を設け、第１のトランジスタおよび第
２のトランジスタのしきい値電圧をそれぞれ制御することで、第１のトランジスタの特性
をノーマリーオンまたはノーマリーオフとし、第２のトランジスタの特性をノーマリーオ
フとすることができる。
第３のトランジスタの特性をノーマリーオンとすることで、第３のトランジスタの電流駆
動能力を向上させることができる。これにより、第３のトランジスタに、一対のゲート電
極の他方（第２のゲート電極）が用いられていない場合と比較して、第２のインバータ回
路の出力信号の立ち上がり時間を短くすることができる。よって、第２のインバータ回路
の駆動周波数を高めることができる。また、第４のトランジスタの特性をノーマリーオフ
とすることで、第４のトランジスタがオフ状態のときのリーク電流を低減することができ
るため、消費電力を低減することができる。
また、第２のインバータ回路の出力信号に応じて、第１のトランジスタの特性をノーマリ
ーオンまたはノーマリーオフに制御することができる。これにより、第１のトランジスタ
に、一対のゲート電極の他方（第２のゲート電極）が用いられていない場合と比較して、
第１のインバータ回路の出力信号の立ち上がり時間を短くすることができる。よって、第
１のインバータ回路の駆動周波数を高めることができる。さらに、第１のトランジスタの
特性をノーマリーオフとすることで、貫通電流を抑制することができるため、出力信号の
振幅を高めることができる。
第１のインバータ回路を奇数段用いて、リングオシレータを構成することができる。リン
グオシレータを構成する場合には、第１のインバータ回路を、奇数段直列に接続し、最終
段のインバータ回路の出力端子と、初段のインバータ回路の入力端子と、を接続すればよ
い。また、第２のインバータ回路は、第１のインバータ回路と同じ数有する。各第１のイ
ンバータ回路の入力端子と、各第２のインバータ回路の入力端子とは接続され、各第２の
インバータ回路の出力端子と、各第１のインバータ回路が有する第１のトランジスタの一
対の電極の他方とは接続される。
第２のインバータ回路の出力端子を、第１のインバータ回路が有する第１のトランジスタ
の一対のゲート電極の他方（第２のゲート電極）と接続することにより、第２のインバー
タ回路から出力された出力信号に応じて、第１のトランジスタの特性をノーマリーオンま
たはノーマリーオフに制御することができる。これにより、第１のトランジスタに、一対
のゲート電極の他方（第２のゲート電極）が用いられていない場合と比較して、第１のイ
ンバータ回路の出力信号の立ち上がり時間を短くすることができる。よって、第１のイン
バータ回路の駆動周波数を高めることができる。そのため、第１のインバータ回路を用い
て、リングオシレータを構成することで、リングオシレータの発振周波数を高めることが
できる。また、各第１のインバータ回路の遅延時間を短くすることができる。そして、高
い発振周波数により、リングオシレータを高速動作させることができる。さらに、第１の
トランジスタの特性をノーマリーオフとすることで貫通電流を抑制することができるため
、第１のインバータ回路は、出力信号の振幅を高めることができる。これにより、リング
オシレータのゲインを大きくすることができるため、リングオシレータの動作範囲を広く
することができる。
また、制御用インバータ回路を用いずに、インバータ回路が有する第１のトランジスタの
一対のゲート電極の他方（第２のゲート電極）に、反転信号を入力させるために、以下の
構成としてもよい。
奇数段のインバータ回路において、一のインバータ回路の出力端子を、次段のインバータ
回路の入力端子と、次々段のインバータ回路が有する第１のトランジスタの一対のゲート
電極の他方と接続させる。また、最終段のインバータ回路の出力端子を、初段のインバー
タ回路の入力端子と接続させる。なお、初段のインバータ回路が有する第１のトランジス
タの一対のゲート電極の他方には、他の回路によって生成された反転信号を入力しても良
いし、最終段のインバータ回路の一つ前のインバータ回路の出力端子と接続してもよい。
第１のインバータ回路において、第１のトランジスタのチャネル長Ｌに対するチャネル幅
Ｗの比（Ｗ／Ｌ）は、第２のトランジスタのチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ
／Ｌ）よりも小さいことが好ましい。また、第２のインバータ回路において、第３のトラ
ンジスタのチャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ）は、第４のトランジスタの
チャネル長Ｌに対するチャネル幅Ｗの比（Ｗ／Ｌ）よりも小さいことが好ましい。
また、上記のリングオシレータは、位相同期回路が備える電圧制御発振器として用いるこ
とができる。
第１のトランジスタ乃至第４のトランジスタに用いる半導体膜としては、例えば、Ｉｎ−
Ｇａ−Ｚｎ系の酸化物半導体膜を用いることができる。また、第１のトランジスタ乃至第
４のトランジスタに用いる半導体材料としては、該酸化物半導体膜の他にも、窒化ガリウ
ム、ガリウムヒ素、インジウムガリウムヒ素などの化合物半導体を用いることもできる。
本発明の一態様によれば、トランジスタのしきい値電圧を制御することで、駆動周波数が
高められた論理回路を用いた半導体装置を提供することができる。また、消費電力が低減
された論理回路を用いた半導体装置を提供することができる。
本発明の一態様に係る論理回路及び半導体装置。 本発明の一態様に係る論理回路及び半導体装置。 本発明の一態様に係る論理回路及び半導体装置。 本発明の一態様に係る半導体装置。 本発明の一態様に係る論理回路及び半導体装置。 本発明の一態様に係る半導体装置。 半導体装置の作製工程の断面図。 半導体装置の作製工程の断面図。 発振回路を説明するブロック図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。 実施例１で作製したトランジスタのＶＧ−ＩＤ特性を示す図。 実施例２で作製したインバータ回路。 実施例２で作製したトランジスタ。 実施例２に係るリングオシレータの振幅および周波数。 比較例に係るリングオシレータの振幅および周波数。 実施例３で作製したインバータ回路。 リングオシレータＡ〜Ｃの振幅および周波数。 リングオシレータＤ〜Ｆの振幅および周波数。
本発明の実施の形態の一例について、図面を用いて詳細に説明する。ただし、本発明は以
下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳
細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は
、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説
明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面
間で共通して用い、その繰り返しの説明は省略することがある。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、
必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではない。
なお、本明細書等において「電圧」と「電位」を同義で用いることがある。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
本明細書等において、「トランジスタがオン（状態）」と記載する場合、トランジスタの
第１のゲート電極に与えられる電位がしきい値電圧以上である状態を指す。また、「トラ
ンジスタがオフ（状態）」と記載する場合、トランジスタの第１のゲート電極に与えられ
る電位がしきい値電圧よりも低い状態を指す。例えば、「ノーマリ−オン」の電気的特性
を有するトランジスタとは、トランジスタの第１のゲート電極に与えられる電位が０Ｖの
ときに、オンであるトランジスタのことをいう。即ち、「ノーマリーオンのトランジスタ
」は、しきい値電圧が０Ｖ以下のトランジスタである。また、「ノーマリーオフ」の電気
的特性を有するトランジスタとは、トランジスタの第１のゲート電極に与えられる電位が
０Ｖのときに、オフであるトランジスタのことをいう。即ち、「ノーマリーオフのトラン
ジスタ」は、しきい値電圧が０Ｖよりも高いトランジスタである。
（実施の形態１）
本実施の形態では、本発明の一態様に係るリングオシレータについて、図１および図２を
参照して説明する。図１（Ｂ）、（Ｃ）に示すリングオシレータは、インバータ回路とし
て図１（Ａ）に示すインバータ回路ＩＮＶを用いることとしているため、まず、図１（Ａ
）に示すインバータ回路ＩＮＶについて説明する。
図１（Ａ）は、インバータ回路ＩＮＶの具体的な構成を示す回路図である。インバータ回
路ＩＮＶは、トランジスタ１０１およびトランジスタ１０２を有する。インバータ回路Ｉ
ＮＶにおいて、トランジスタ１０１およびトランジスタ１０２は、電源電位Ｖ１が与えら
れる電源線Ｖ１と、電源電位Ｖ２が与えられる電源線Ｖ２との間に、直列に接続されてい
る。つまり、トランジスタ１０１のソース電極と、トランジスタ１０２のドレイン電極と
、が電気的に接続されている。
トランジスタ１０１およびトランジスタ１０２は、同一導電型のトランジスタとする。そ
のため、トランジスタ１０１およびトランジスタ１０２は、同一導電型であれば、ｎチャ
ネル型トランジスタでも、ｐチャネル型トランジスタでも構わない。トランジスタ１０１
およびトランジスタ１０２をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源
電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば、接地電位または負の電位とす
る。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする。トラン
ジスタ１０１およびトランジスタ１０２をｐチャネル型トランジスタとした場合は、電源
電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位または
負の電位とする。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位と
する。
トランジスタ１０１およびトランジスタ１０２は、チャネルが形成される半導体膜と、半
導体膜を挟んで設けられた一対のゲート電極と、半導体膜に接して設けられたソース電極
およびドレイン電極と、を有するトランジスタである。該トランジスタにおいて、一対の
ゲート電極の一方は、半導体膜と第１のゲート絶縁膜を介して重畳し、一対のゲート電極
の他方は、半導体膜と第２のゲート絶縁膜を介して重畳している。ここで、一対のゲート
電極の一方を第１のゲート電極とし、他方を第２のゲート電極（バックゲートとも呼ぶ）
とする。
また、トランジスタ１０１及びトランジスタ１０２に用いる半導体膜としては、酸化物半
導体、窒化ガリウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素などの化
合物半導体を用いることができる。
本実施の形態では、半導体膜として、酸化物半導体膜が用いられる場合について説明する
。該酸化物半導体膜のチャネルが形成される領域は、不純物が低減され、かつ酸素欠損が
低減されることで高純度化された領域であることが好ましい。高純度化された酸化物半導
体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。その
ため、上記酸化物半導体をチャネルが形成される領域に用いたトランジスタは、オフ電流
が著しく低く、しきい値電圧のマイナスにシフトすることが少ない（すなわちノーマリ−
オフの特性が得られやすい）という特性を有する。
インバータ回路ＩＮＶにおいて、トランジスタ１０１の第１のゲート電極は、電源電位Ｖ
３が与えられる電源線Ｖ３と接続され、トランジスタ１０１のドレイン電極は、電源電位
Ｖ１が与えられる電源線Ｖ１と接続され、第２のゲート電極は、電源電位Ｖ４が与えられ
る電源線Ｖ４と接続され、ソース電極は、トランジスタ１０２のドレイン電極、および出
力端子ｏｕｔに接続される。また、トランジスタ１０２の第１のゲート電極は、入力信号
が入力される入力端子ｉｎと接続され、ソース電極は、電源電位Ｖ２が与えられる電源線
Ｖ２と接続され、第２のゲート電極は、電源電位Ｖ５が与えられる電源線Ｖ５と接続され
る。
電源線Ｖ３は、電源電位Ｖ３を発生する第１の電位発生回路と、電源線Ｖ４は、電源電位
Ｖ４を発生する第２の電位発生回路と、電源線Ｖ５は、電源電位Ｖ５を発生する第３の電
位発生回路と、接続されている（図示せず）。第１の電位発生回路乃至第３の電位発生回
路は、それぞれ複数の電位を発生させることができる。
次に、図１（Ａ）に示すインバータ回路ＩＮＶの動作について説明する。ここでは、トラ
ンジスタ１０１およびトランジスタ１０２がｎチャネル型トランジスタである場合の動作
について説明する。
インバータ回路ＩＮＶにおいて、トランジスタ１０１は、電流源として機能させ、トラン
ジスタ１０２をスイッチとして機能させる。つまり、トランジスタ１０２をオン状態また
はオフ状態とすることで、インバータ回路ＩＮＶの出力端子ｏｕｔから反転信号を出力さ
せる。したがって、トランジスタ１０２の電流駆動能力がトランジスタ１０１の電流駆動
能力よりも大きくないと、インバータ回路として動作しない。
インバータ回路ＩＮＶにおいて、電源電位Ｖ５を、電源電位Ｖ２と概ね同電位または電源
電位Ｖ２よりも低くすることで、トランジスタ１０２のしきい値電圧はプラス方向にシフ
トするため、トランジスタ１０２の特性はノーマリーオフとなる。
また、電源電位Ｖ３または電源電位Ｖ４のいずれか一方を、電源電位Ｖ１と概ね同電位ま
たは電源電位Ｖ１よりも高い電位とし、他方を、正の電位とすることで、トランジスタ１
０１のしきい値電圧は、マイナス方向にシフトするため、トランジスタ１０１の特性は、
ノーマリーオンとなる。
このような状態で、入力信号としてローレベル電位（例えば、ＶＳＳ）が、入力端子ｉｎ
に入力されると、トランジスタ１０２はオフ状態となる。また、トランジスタ１０１はオ
ン状態であるため、出力端子ｏｕｔから反転信号としてハイレベル電位（例えば、ＶＤＤ
）が出力される。
また、入力信号としてハイレベル電位が、入力端子ｉｎに入力されると、トランジスタ１
０２はオン状態となる。このとき、トランジスタ１０１はオン状態であっても、トランジ
スタ１０２の電流駆動能力が、トランジスタ１０１の電流駆動能力よりも大きいため、ト
ランジスタ１０２には、トランジスタ１０１よりも多くの電流が流れる。これにより、出
力端子ｏｕｔから反転信号としてローレベル電位が出力される。
図１（Ａ）に示すように、トランジスタ１０１およびトランジスタ１０２にそれぞれ第２
のゲート電極を設け、トランジスタ１０１およびトランジスタ１０２のしきい値電圧をそ
れぞれ制御することで、トランジスタ１０１の特性をノーマリーオンとし、トランジスタ
１０２の特性をノーマリーオフとすることができる。
トランジスタ１０１の特性をノーマリーオンとすることで、トランジスタ１０１の電流駆
動能力を向上させることができる。これにより、トランジスタ１０１に、第２のゲート電
極が用いられていない場合と比較して、インバータ回路ＩＮＶの出力信号の立ち上がり時
間を短くすることができる。よって、インバータ回路ＩＮＶの駆動周波数を高めることが
できる。また、トランジスタ１０２の特性をノーマリーオフとすることで、トランジスタ
１０２がオフ状態のときのリーク電流を低減することができるため、消費電力を低減する
ことができる。
なお、図１（Ａ）に示すインバータ回路ＩＮＶの場合、トランジスタ１０１は、トランジ
スタ１０２よりも電流駆動能力を小さくする必要があるため、トランジスタ１０１のサイ
ズは、トランジスタ１０２のサイズよりも小さくすることが好ましい。つまり、トランジ
スタ１０１のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の
比（Ｗ／Ｌ））は、トランジスタ１０２のチャネル幅（Ｗ）（または、チャネル長（Ｌ）
に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））よりも小さくすることが好ましい。
次に、図１（Ａ）に示すインバータ回路ＩＮＶを、リングオシレータに適用した場合につ
いて、図１（Ｂ）、（Ｃ）を参照して説明する。
図１（Ｂ）に示すリングオシレータは、図１（Ａ）に示すインバータ回路ＩＮＶを奇数段
直列に接続し、最終段のインバータ回路ＩＮＶ（２ｍ−１）（ｍ＞０）の出力端子ｏｕｔ
を、初段のインバータ回路ＩＮＶ１の入力端子ｉｎに帰還させて自己発振することとして
いる。また、図１（Ｃ）は、図１（Ｂ）に示すリングオシレータの３段目までを具体的に
示している。
また、図１（Ｂ）に示すリングオシレータは、電源線Ｖ１が各インバータ回路ＩＮＶのト
ランジスタ１０１のドレイン電極に接続され、電源線Ｖ２が各インバータ回路ＩＮＶのト
ランジスタ１０２のソース電極に接続され、電源線Ｖ３が各インバータ回路ＩＮＶのトラ
ンジスタ１０１の第１のゲート電極に接続され、電源線Ｖ４が各インバータ回路ＩＮＶの
トランジスタ１０１の第２のゲート電極に接続され、電源線Ｖ５が各インバータ回路ＩＮ
Ｖのトランジスタ１０２の第２のゲート電極に接続されている。
図１（Ａ）に示すインバータ回路ＩＮＶは、出力信号の立ち上がり時間が短いため、駆動
周波数が高い。そのため、該インバータ回路ＩＮＶを用いて、図１（Ｂ）に示すリングオ
シレータを構成することで、リングオシレータの発振周波数を高めることができる。また
、各インバータ回路ＩＮＶの遅延時間を短くすることができる。そして、高い発振周波数
により、リングオシレータを高速動作させることができる。
または、インバータ回路ＩＮＶにおいて、電源電位Ｖ３を、電源電位Ｖ１と概ね同電位、
および電源電位Ｖ４を電源電位Ｖ２よりも低くすることで、トランジスタ１０１のしきい
値電圧は、プラス方向にシフトするため、トランジスタ１０１の特性を、ノーマリーオフ
としてもよい。トランジスタ１０１の特性を、ノーマリーオフとすることにより、トラン
ジスタ１０１のリーク電流を低減することができる。これにより、インバータ回路ＩＮＶ
の消費電力をさらに低減することができる。また、該インバータ回路ＩＮＶを用いたリン
グオシレータの消費電力を低減することができる。
このように、トランジスタ１０１の第２のゲート電極に印加される電源電位Ｖ４を変化さ
せることで、インバータ回路ＩＮＶの高速動作による駆動周波数の向上または低速駆動に
よる消費電力の低減を調整することができる。そのため、インバータ回路ＩＮＶを高速駆
動する場合には、トランジスタ１０１の特性をノーマリーオンとすればよく、低速駆動す
る場合には、トランジスタ１０１の特性をノーマリーオフとすればよい。電源電位Ｖ４は
、第２の電位発生回路によって制御することができる。
次に、図２に、図１とは一部異なるインバータ回路ＩＮＶおよびリングオシレータを示す
。
図２（Ａ）に示すインバータ回路ＩＮＶにおいて、トランジスタ１０１のドレイン電極は
、電源電位Ｖ１が与えられる電源線Ｖ１と接続され、第２のゲート電極は、電源電位Ｖ４
が与えられる電源線Ｖ４と接続され、第１のゲート電極は、ソース電極および出力端子ｏ
ｕｔと接続されている。これにより、トランジスタ１０１の第１のゲート電極およびソー
ス電極間の電圧は、０Ｖとなり、トランジスタ１０１はオフ状態となる。
しかし、電源電位Ｖ４を、正の電位とすることで、トランジスタ１０１のしきい値電圧は
、マイナス方向にシフトするため、トランジスタ１０１の特性は、ノーマリーオンとする
ことができる。
トランジスタ１０１の特性をノーマリーオンとすることで、トランジスタ１０１の電流駆
動能力を向上させることができる。これにより、トランジスタ１０１に、第２のゲート電
極が用いられていない場合と比較して、インバータ回路ＩＮＶの出力信号の立ち上がり時
間を短くすることができる。よって、インバータ回路ＩＮＶの駆動周波数を高めることが
できる。また、電源線Ｖ３を用いなくてもよいため、図１（Ａ）と比較して電源線の本数
を低減することができる。
図２（Ａ）に示すインバータ回路ＩＮＶにおいて、トランジスタ１０１は、第１のゲート
電極がソース電極と接続（逆ダイオード接続）されており、電流駆動能力が著しく低くな
る。そのため、トランジスタ１０１のサイズは、トランジスタ１０２のサイズよりも大き
いことが好ましい。つまり、トランジスタ１０１のチャネル幅（Ｗ）（または、チャネル
長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））は、トランジスタ１０２のチャネル
幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））よりも
大きいことが好ましい。
図２（Ａ）に示すインバータ回路ＩＮＶを、リングオシレータに適用した場合について、
図２（Ｂ）、（Ｃ）を参照して説明する。
図２（Ｂ）に示すリングオシレータは、図２（Ａ）に示すインバータ回路ＩＮＶを奇数段
直列に接続し、最終段のインバータ回路ＩＮＶ（２ｍ−１）（ｍ＞０）の出力端子ｏｕｔ
を、初段のインバータ回路ＩＮＶ１の入力端子ｉｎに帰還させて自己発振することとして
いる。また、図２（Ｃ）は、図２（Ｂ）に示すリングオシレータの３段目までを具体的に
示している。
図２（Ｂ）、（Ｃ）に示すリングオシレータは、図１（Ｂ）、（Ｃ）に示すリングオシレ
ータと比較して、電源線の数を低減することができるため、回路面積を小さくすることが
できる。
また、図２（Ａ）に示すインバータ回路ＩＮＶは、図１（Ａ）に示すインバータ回路と同
様に、出力信号の立ち上がり時間が短いため、駆動周波数が高い。そのため、該インバー
タ回路ＩＮＶを用いて、図２（Ｂ）に示すリングオシレータを構成することで、リングオ
シレータの発振周波数を高めることができる。また、インバータ回路ＩＮＶの遅延時間を
短くすることができる。そして、高い発振周波数により、リングオシレータを高速動作さ
せることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、先の実施の形態とは異なるリングオシレータについて、図３乃至図６
を参照して説明する。
図３（Ｂ）に示すリングオシレータでは、図３（Ａ）に示すインバータ回路ＩＮＶａ、お
よびインバータ回路ＩＮＶａが有するトランジスタ１０１の第２のゲート電極に印加され
る電圧を制御するための制御用インバータ回路ＩＮＶｂを用いることとしている。そのた
め、まず、図３（Ａ）に示すインバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶ
ｂについて説明する。
図３（Ａ）は、インバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶｂの具体的な
構成を示す回路図である。インバータ回路ＩＮＶａは、トランジスタ１０１およびトラン
ジスタ１０２を有し、制御用インバータ回路ＩＮＶｂは、トランジスタ１０３およびトラ
ンジスタ１０４を有する。インバータ回路ＩＮＶａにおいて、トランジスタ１０１および
トランジスタ１０２は、電源電位Ｖ１が与えられる電源線Ｖ１と、電源電位Ｖ２が与えら
れる電源線Ｖ２との間に、直列に接続されている。つまり、トランジスタ１０１のソース
電極と、トランジスタ１０２のドレイン電極と、が電気的に接続されている。また、制御
用インバータ回路ＩＮＶｂにおいて、トランジスタ１０３およびトランジスタ１０４は、
電源電位Ｖ６が与えられる電源線Ｖ６と、電源電位Ｖ７が与えられる電源線Ｖ７との間に
、直列に接続されている。つまり、トランジスタ１０３のソース電極と、トランジスタ１
０４のドレイン電極と、が電気的に接続されている。
トランジスタ１０１およびトランジスタ１０２は、同一導電型のトランジスタとする。そ
のため、トランジスタ１０１およびトランジスタ１０２は、同一導電型であれば、ｎチャ
ネル型トランジスタでも、ｐチャネル型トランジスタでも構わない。トランジスタ１０１
およびトランジスタ１０２をｎチャネル型トランジスタとした場合、電源電位Ｖ１は電源
電位Ｖ２よりも高くする。また、電源電位Ｖ２は、例えば、接地電位または負の電位とす
る。つまり、電源電位Ｖ１を高電源電位とし、電源電位Ｖ２を低電源電位とする。トラン
ジスタ１０１およびトランジスタ１０２をｐチャネル型トランジスタとした場合は、電源
電位Ｖ１は電源電位Ｖ２よりも低くする。また、電源電位Ｖ１は、例えば接地電位または
負の電位とする。つまり、電源電位Ｖ１を低電源電位とし、電源電位Ｖ２を高電源電位と
する。
また、トランジスタ１０３およびトランジスタ１０４も、同一導電型のトランジスタとす
る。そのため、トランジスタ１０３およびトランジスタ１０４は、同一導電型であれば、
ｎチャネル型トランジスタでも、ｐチャネル型トランジスタでも構わない。トランジスタ
１０３およびトランジスタ１０４をｎチャネル型トランジスタとした場合、電源電位Ｖ６
は電源電位Ｖ７よりも高くする。また、電源電位Ｖ７は、例えば接地電位または負の電位
とする。つまり、電源電位Ｖ６を高電源電位とし、電源電位Ｖ７を低電源電位とする。ト
ランジスタ１０３およびトランジスタ１０４をｐチャネル型トランジスタとした場合は、
電源電位Ｖ６は電源電位Ｖ７よりも低くする。また、電源電位Ｖ６は、例えば接地電位ま
たは負の電位とする。つまり、電源電位Ｖ６を低電源電位とし、電源電位Ｖ７を高電源電
位とする。
トランジスタ１０１乃至トランジスタ１０４は、チャネルが形成される半導体膜と、半導
体膜を挟んで設けられた一対のゲート電極と、半導体膜に接して設けられたソース電極お
よびドレイン電極と、を有するトランジスタである。該トランジスタにおいて、一対のゲ
ート電極の一方は、半導体膜と第１のゲート絶縁膜を介して重畳し、一対のゲート電極の
他方は、半導体膜と第２のゲート絶縁膜を介して重畳している。ここで、一対のゲート電
極の一方を第１のゲート電極とし、他方を第２のゲート電極（バックゲートとも呼ぶ）と
する。
また、トランジスタ１０１乃至トランジスタ１０４に用いる半導体膜としては、酸化物半
導体、窒化ガリウム、ガリウムヒ素、インジウムヒ素、インジウムガリウムヒ素などの化
合物半導体を用いることができる。
本実施の形態では、半導体膜として、酸化物半導体膜が用いられている。該酸化物半導体
膜のチャネルが形成される領域は、不純物が低減され、かつ酸素欠損が低減されることで
高純度化された領域であることが好ましい。高純度化された酸化物半導体（ｐｕｒｉｆｉ
ｅｄ ＯＳ）は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、上記酸化物
半導体をチャネルが形成される領域に用いたトランジスタは、オフ電流が著しく低く、し
きい値電圧のマイナスにシフトすることが少ない（すなわちノーマリ−オフの特性が得ら
れやすい）という特性を有する。
制御用インバータ回路ＩＮＶｂにおいて、トランジスタ１０３の第１のゲート電極は、電
源電位Ｖ８が与えられる電源線Ｖ８と接続され、トランジスタ１０３のドレイン電極は、
電源電位Ｖ６が与えられる電源線Ｖ６と接続され、第２のゲート電極は、電源電位Ｖ９が
与えられる電源線Ｖ９と接続され、ソース電極は、トランジスタ１０４のドレイン電極お
よび出力端子ｏｕｔに接続される。また、トランジスタ１０４の第１のゲート電極は、入
力端子ｉｎと接続され、ソース電極は、電源電位Ｖ７が与えられる電源線Ｖ７と接続され
、第２のゲート電極は、電源電位Ｖ１０が与えられる電源線Ｖ１０と接続される。
また、インバータ回路ＩＮＶａは、図１（Ａ）に示すインバータ回路ＩＮＶと一部異なる
構成である。インバータ回路ＩＮＶａがインバータ回路ＩＮＶと異なる点は、トランジス
タ１０１において第２のゲート電極（端子Ａともいう）が、制御用インバータ回路ＩＮＶ
ｂの出力端子ｏｕｔと接続されている点である。
電源線Ｖ３は、電源電位Ｖ３を発生する第１の電位発生回路と、電源線Ｖ４は、電源電位
Ｖ４を発生する第２の電位発生回路と、電源線Ｖ５は、電源電位Ｖ５を発生する第３の電
位発生回路と、それぞれ接続されている（図示せず）。第１の電位発生回路乃至第３の電
位発生回路は、それぞれ複数の電位を発生させることができる。電源線Ｖ８は、電源電位
Ｖ８を発生する第４の電位発生回路と、電源線Ｖ９は、電源電位Ｖ９を発生する第５の電
位発生回路と、電源線Ｖ１０は、電源電位Ｖ１０を発生する第６の電位発生回路と、それ
ぞれ接続されている（図示せず）。第４の電位発生回路乃至第６の電位発生回路は、それ
ぞれ複数の電位を発生させることができる。
次に、図３（Ａ）に示すインバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶｂの
動作について説明する。ここでは、トランジスタ１０１乃至トランジスタ１０４がｎチャ
ネル型トランジスタである場合について説明する。
インバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶｂの入力端子は接続されてお
り、同じ入力信号が入力される。
制御用インバータ回路ＩＮＶｂにおいて、トランジスタ１０３は、電流源として機能させ
、トランジスタ１０４をスイッチとして機能させる。つまり、トランジスタ１０４をオン
状態またはオフ状態とすることで、制御用インバータ回路ＩＮＶｂの出力端子ｏｕｔから
反転信号を出力させる。したがって、トランジスタ１０４の電流駆動能力がトランジスタ
１０３の電流駆動能力よりも大きくないと、インバータ回路として動作しない。
制御用インバータ回路ＩＮＶｂにおいて、電源電位Ｖ１０を、電源電位Ｖ７と概ね同電位
または電源電位Ｖ７よりも低くすることで、トランジスタ１０４のしきい値電圧はプラス
方向にシフトするため、トランジスタ１０４の特性はノーマリーオフとなる。
また、電源電位Ｖ８または電源電位Ｖ９のいずれか一方を、電源電位Ｖ６と概ね同電位ま
たは電源電位Ｖ６よりも高い電位とし、他方を、正の電位とすることで、トランジスタ１
０３のしきい値電圧は、マイナス方向にシフトするため、トランジスタ１０３の特性は、
ノーマリーオンとなる。
インバータ回路ＩＮＶａにおいて、トランジスタ１０１の第１のゲート電極に、電源電位
Ｖ１と概ね同電位の電源電位Ｖ３が印加された状態で、制御用インバータ回路ＩＮＶｂか
ら出力された出力信号を、トランジスタ１０１の第２のゲート電極に入力させることによ
り、制御用インバータ回路ＩＮＶｂから出力された出力信号に応じて、トランジスタ１０
１のしきい値電圧を変化させる。これにより、トランジスタ１０１の特性をノーマリーオ
ンまたはノーマリーオフに変化させることができる。
また、電源電位Ｖ５を、電源電位Ｖ２と概ね同電位、または電源電位Ｖ２よりも低くする
ことで、トランジスタ１０２のしきい値電圧は、プラス方向にシフトするため、トランジ
スタ１０２の特性はノーマリーオフとなる。
このような状態で、入力信号としてローレベル電位が、制御用インバータ回路ＩＮＶｂの
入力端子ｉｎに入力されると、トランジスタ１０４はオフ状態となる。また、トランジス
タ１０３はオン状態であるため、制御用インバータ回路ＩＮＶｂの出力端子ｏｕｔから反
転信号として、ハイレベル電位が出力される。
また、インバータ回路ＩＮＶａの入力端子ｉｎにもローレベル電位が入力されるため、ト
ランジスタ１０２は、オフ状態となる。このとき、トランジスタ１０１の第２のゲート電
極には、制御用インバータ回路ＩＮＶｂから出力されたハイレベル電位が印加されている
。そのため、トランジスタ１０１のしきい値電圧は、マイナス方向にシフトするため、ト
ランジスタ１０１の特性は、ノーマリーオンとなる。これにより、トランジスタ１０１は
、オン状態となり、インバータ回路ＩＮＶａの出力端子ｏｕｔからハイレベル電位が出力
される。
また、入力信号としてハイレベル電位が、制御用インバータ回路ＩＮＶｂの入力端子ｉｎ
に入力されると、トランジスタ１０４はオン状態となる。このとき、トランジスタ１０３
は、オン状態であっても、トランジスタ１０４の電流駆動能力が、トランジスタ１０３の
電流駆動能力よりも大きいため、トランジスタ１０４には、トランジスタ１０３よりも多
くの電流が流れる。これにより、制御用インバータ回路ＩＮＶｂの出力端子ｏｕｔから反
転信号として、ローレベル電位が出力される。
また、インバータ回路ＩＮＶａの入力端子ｉｎにもハイレベル電位が入力されるため、ト
ランジスタ１０２は、オン状態となる。このとき、トランジスタ１０１の第２のゲート電
極には、制御用インバータ回路ＩＮＶｂから出力されたローレベル電位が印加されている
。そのため、トランジスタ１０１のしきい値電圧は、プラス方向にシフトするため、トラ
ンジスタ１０１の特性はノーマリーオフとなる。これにより、トランジスタ１０１は、オ
フ状態となるため、インバータ回路ＩＮＶａの出力端子ｏｕｔからローレベル電位が出力
される。
図３（Ａ）に示すように、制御用インバータ回路ＩＮＶｂでは、トランジスタ１０３およ
びトランジスタ１０４にそれぞれ第２のゲート電極を設け、トランジスタ１０３およびト
ランジスタ１０４のしきい値電圧をそれぞれ制御することで、トランジスタ１０３の特性
をノーマリーオンとし、トランジスタ１０４の特性をノーマリーオフとすることができる
。
また、インバータ回路ＩＮＶａでは、トランジスタ１０１およびトランジスタ１０２にそ
れぞれ第２のゲート電極を設け、トランジスタ１０１およびトランジスタ１０２のしきい
値電圧をそれぞれ制御することで、トランジスタ１０１の特性をノーマリーオンまたはノ
ーマリーオフとし、トランジスタ１０２の特性をノーマリーオフとすることができる。
トランジスタ１０３の特性をノーマリーオンとすることで、トランジスタ１０３の電流駆
動能力を向上させることができる。これにより、トランジスタ１０３に、第２のゲート電
極が用いられていない場合と比較して、制御用インバータ回路ＩＮＶｂの出力信号の立ち
上がり時間を短くすることができる。よって、制御用インバータ回路ＩＮＶｂの駆動周波
数を高めることができる。また、トランジスタ１０４の特性をノーマリーオフとすること
で、トランジスタ１０４がオフ状態のときのリーク電流を低減することができるため、消
費電力を低減することができる。
また、制御用インバータ回路ＩＮＶｂの出力信号に応じて、トランジスタ１０１の特性を
ノーマリーオンまたはノーマリーオフに制御することができる。これにより、トランジス
タ１０１に、第２のゲート電極が用いられていない場合と比較して、インバータ回路ＩＮ
Ｖａの出力信号の立ち上がり時間を短くすることができる。よって、インバータ回路ＩＮ
Ｖａの駆動周波数を高めることができる。さらに、トランジスタ１０１の特性をノーマリ
ーオフとすることで、貫通電流を抑制することができるため、図１（Ａ）に示すインバー
タ回路ＩＮＶと比較して、出力信号の振幅を高めることができる。
なお、インバータ回路ＩＮＶａの場合、トランジスタ１０１は、トランジスタ１０２より
も電流駆動能力を小さくする必要があるため、トランジスタ１０１のサイズは、トランジ
スタ１０２のサイズよりも小さくすることが好ましい。つまり、トランジスタ１０１のチ
ャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））
は、トランジスタ１０２のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネ
ル幅（Ｗ）の比（Ｗ／Ｌ））よりも小さくすることが好ましい。
なお、制御用インバータ回路ＩＮＶｂの場合、トランジスタ１０３は、トランジスタ１０
４よりも電流駆動能力を小さくする必要があるため、トランジスタ１０３のサイズは、ト
ランジスタ１０４のサイズよりも小さくすることが好ましい。つまり、トランジスタ１０
３のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／
Ｌ））は、トランジスタ１０４のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対する
チャネル幅（Ｗ）の比（Ｗ／Ｌ））よりも小さくすることが好ましい。
次に、図３（Ａ）に示すインバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶｂを
、リングオシレータに適用した場合について、図３（Ｂ）および図４を参照して説明する
。
図３（Ｂ）に示すリングオシレータは、図３（Ａ）に示すインバータ回路ＩＮＶａを奇数
段直列に接続し、最終段のインバータ回路ＩＮＶａ（２ｍ−１）（ｍ＞０）の出力端子ｏ
ｕｔを、初段のインバータ回路ＩＮＶａ１の入力端子ｉｎに帰還させて自己発振すること
としている。また、制御用インバータ回路ＩＮＶｂは、インバータ回路ＩＮＶａと同じ数
有する。また、図４は、図３（Ｂ）に示すリングオシレータの３段目までを具体的に示し
ている。
最終段のインバータ回路ＩＮＶａ（２ｍ−１）の出力端子ｏｕｔは、初段のインバータ回
路ＩＮＶａ１の入力端子ｉｎと、制御用インバータ回路ＩＮＶｂ１の入力端子ｉｎとに接
続され、制御用インバータ回路ＩＮＶｂ１の出力端子ｏｕｔは、インバータ回路ＩＮＶａ
１の端子Ａに接続されている。また、インバータ回路ＩＮＶａ１の出力端子ｏｕｔは、イ
ンバータ回路ＩＮＶａ２の入力端子ｉｎと、制御用インバータ回路ＩＮＶｂ２の入力端子
ｉｎとに接続されている。
このように、各インバータ回路ＩＮＶａの入力端子は、各制御用インバータ回路ＩＮＶｂ
の入力端子と接続され、各制御用インバータ回路ＩＮＶｂの出力端子は、各インバータ回
路ＩＮＶａが有するトランジスタ１０１の第２のゲート電極（端子Ａ）と接続される。
また、図３（Ｂ）に示すリングオシレータは、電源線Ｖ１が各インバータ回路ＩＮＶａの
トランジスタ１０１のドレイン電極に接続され、電源線Ｖ２が各インバータ回路ＩＮＶａ
のトランジスタ１０２のソース電極に接続され、電源線Ｖ３が各インバータ回路ＩＮＶａ
のトランジスタ１０１の第１のゲート電極に接続され、電源線Ｖ５が各インバータ回路Ｉ
ＮＶａのトランジスタ１０２の第２のゲート電極に接続されている。
また、電源線Ｖ６が各制御用インバータ回路ＩＮＶｂのトランジスタ１０３のドレイン電
極に接続され、電源線Ｖ７が各制御用インバータ回路ＩＮＶｂのトランジスタ１０４のソ
ース電極に接続され、電源線Ｖ８が各制御用インバータ回路ＩＮＶｂのトランジスタ１０
３の第１のゲート電極に接続され、電源線Ｖ９が各制御用インバータ回路ＩＮＶｂのトラ
ンジスタ１０３の第２のゲート電極に接続され、電源線Ｖ１０が各制御用インバータ回路
ＩＮＶｂのトランジスタ１０４の第２のゲート電極に接続されている。
制御用インバータ回路ＩＮＶｂの出力端子を、インバータ回路ＩＮＶａの端子Ａと接続す
ることにより、制御用インバータ回路ＩＮＶｂから出力された出力信号に応じて、トラン
ジスタ１０１の特性をノーマリーオンまたはノーマリーオフに制御することができる。こ
れにより、トランジスタ１０１に、第２のゲート電極が用いられていない場合と比較して
、インバータ回路ＩＮＶａの出力信号の立ち上がり時間を短くすることができる。よって
、インバータ回路ＩＮＶａの駆動周波数を高めることができる。そのため、該インバータ
回路ＩＮＶａを用いて、図３（Ｂ）に示すリングオシレータを構成することで、リングオ
シレータの発振周波数を高めることができる。また、各インバータ回路ＩＮＶａの遅延時
間を短くすることができる。そして、高い発振周波数により、リングオシレータを高速動
作させることができる。さらに、トランジスタ１０１の特性をノーマリーオフとすること
で貫通電流を抑制することができるため、図３（Ａ）に示すインバータ回路ＩＮＶａは、
図１（Ａ）に示すインバータ回路ＩＮＶと比較して、出力信号の振幅を高めることができ
る。これにより、リングオシレータのゲインを大きくすることができるため、リングオシ
レータの動作範囲を広くすることができる。
または、制御用インバータ回路ＩＮＶｂにおいて、電源電位Ｖ８を、電源電位Ｖ６と概ね
同電位、および電源電位Ｖ９を、電源電位Ｖ７よりも低くすることで、トランジスタ１０
３のしきい値電圧は、プラス方向にシフトするため、トランジスタ１０３の特性を、ノー
マリーオフとしてもよい。トランジスタ１０３の特性を、ノーマリーオフとすることによ
り、トランジスタ１０３のリーク電流を低減することができる。これにより、制御用イン
バータ回路ＩＮＶｂの消費電力をさらに低減することができる。また、該制御用インバー
タ回路ＩＮＶｂを用いたリングオシレータの消費電力を低減することができる。
このように、トランジスタ１０３の第２のゲート電極に印加される電源電位Ｖ９を変化さ
せることで、制御用インバータ回路ＩＮＶｂの高速動作による駆動周波数の向上または低
速駆動による消費電力の低減を調整することができる。そのため、制御用インバータ回路
ＩＮＶｂを高速駆動する場合には、トランジスタ１０３の特性をノーマリーオンとすれば
よく、低速駆動する場合には、トランジスタ１０３の特性をノーマリーオフとすればよい
。電源電位Ｖ９は、第５の電位発生回路によって制御することができる。
次に、図５に、図３および図４とは一部異なるインバータ回路ＩＮＶａおよび制御用イン
バータ回路ＩＮＶｂ、並びにリングオシレータを示す。
図５（Ａ）に示す制御用インバータ回路ＩＮＶｂにおいて、トランジスタ１０３のドレイ
ン電極は、電源電位Ｖ６が与えられる電源線Ｖ６と接続され、第２のゲート電極は、電源
電位Ｖ９が与えられる電源線Ｖ９が接続され、第１のゲート電極は、ソース電極および出
力端子ｏｕｔと接続されている。これにより、トランジスタ１０３の第１のゲート電極お
よびソース電極間の電圧は、０Ｖとなり、トランジスタ１０３はオフ状態となる。
しかし、電源電位Ｖ９を、電源電位Ｖ１と概ね同電位または電源電位Ｖ１よりも高い電位
とすることで、トランジスタ１０３のしきい値電圧は、マイナス方向にシフトするため、
トランジスタ１０３の特性は、ノーマリーオンとすることができる。
トランジスタ１０３の特性をノーマリーオンとすることで、トランジスタ１０３の電流駆
動能力を向上させることができる。これにより、トランジスタ１０３に、第２のゲート電
極が用いられていない場合と比較して、制御用インバータ回路ＩＮＶｂの出力信号の立ち
上がり時間を短くすることができる。よって、制御用インバータ回路ＩＮＶｂの駆動周波
数を高めることができる。また、電源線Ｖ８を用いなくてもよいため、図３（Ａ）と比較
して電源線の本数を低減することができる。
なお、インバータ回路ＩＮＶａにおいて、トランジスタ１０１は、トランジスタ１０２よ
りも電流駆動能力を小さくする必要があるため、トランジスタ１０１のサイズは、トラン
ジスタ１０２のサイズよりも小さくすることが好ましい。つまり、トランジスタ１０１の
チャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ）
）は、トランジスタ１０２のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャ
ネル幅（Ｗ）の比（Ｗ／Ｌ））よりも小さくすることが好ましい。
また、制御用インバータ回路ＩＮＶｂにおいて、トランジスタ１０３の第１のゲート電極
がソース電極と接続（逆ダイオード接続）されており、電流駆動能力が著しく低くなる。
そのため、トランジスタ１０３のサイズは、トランジスタ１０４のサイズよりも大きいこ
とが好ましい。つまり、トランジスタ１０３のチャネル幅（Ｗ）（または、チャネル長（
Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））は、トランジスタ１０４のチャネル幅（
Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））よりも大き
いことが好ましい。
図５（Ａ）に示すインバータ回路ＩＮＶａおよび制御用インバータ回路ＩＮＶｂを、リン
グオシレータに適用した場合について、図５（Ｂ）を参照して説明する。
図５（Ｂ）に示すリングオシレータは、図５（Ａ）に示すインバータ回路ＩＮＶａを奇数
段直列に接続し、最終段のインバータ回路ＩＮＶａ（２ｍ−１）（ｍ＞０）の出力端子ｏ
ｕｔを、初段のインバータ回路ＩＮＶａ１の入力端子ｉｎに帰還させて自己発振すること
としている。また、制御用インバータ回路ＩＮＶｂは、インバータ回路ＩＮＶａと同じ数
有する。
図５（Ｂ）に示すリングオシレータは、図４に示すリングオシレータと比較して、電源線
の数を低減することができるため、回路面積を小さくすることができる。
また、図５（Ａ）に示すインバータ回路ＩＮＶａは、図３（Ａ）に示すインバータ回路と
同様に、出力信号の立ち上がり時間が短いため、駆動周波数が高い。そのため、該インバ
ータ回路ＩＮＶａを用いて、図５（Ｂ）に示すリングオシレータを構成することで、リン
グオシレータの発振周波数を高めることができる。また、各インバータ回路ＩＮＶａの遅
延時間を短くすることができる。そして、高い発振周波数により、リングオシレータを高
速動作させることができる。さらに、トランジスタ１０１の特性をノーマリーオフとする
ことで貫通電流を抑制することができるため、図５（Ａ）に示すインバータ回路ＩＮＶａ
は、図２（Ａ）に示すインバータ回路ＩＮＶと比較して、出力信号の振幅を高めることが
できる。これにより、リングオシレータのゲインを大きくすることができるため、リング
オシレータの動作範囲を広くすることができる。
次に、図６に、リングオシレータの他の一態様を示す。図６に示すリングオシレータに用
いられるインバータ回路ＩＮＶの構成は、図３（Ａ）に示すインバータ回路ＩＮＶａと同
様である。
図６（Ａ）に示すリングオシレータは、インバータ回路ＩＮＶを奇数段直列に接続し、最
終段のインバータ回路ＩＮＶ（２ｍ−１）（ｍ＞０）の出力端子ｏｕｔを、初段のインバ
ータ回路ＩＮＶ１の入力端子ｉｎに帰還させて自己発振することとしている。また、図６
（Ｂ）は、図６（Ａ）に示すリングオシレータの３段目までを具体的に示している。
図６（Ｂ）に示すように、各インバータ回路ＩＮＶはそれぞれ、トランジスタ１０１およ
びトランジスタ１０２を有する。また、各インバータ回路ＩＮＶにおいて、トランジスタ
１０１およびトランジスタ１０２は、電源電位Ｖ１が与えられる電源線Ｖ１と、電源電位
Ｖ２が与えられる電源線Ｖ２との間に、直列に接続されている。
初段のインバータ回路ＩＮＶ１において、トランジスタ１０１の第１のゲート電極は、電
源電位Ｖ３が与えられる電源線Ｖ３と接続され、トランジスタ１０１のドレイン電極は、
電源電位Ｖ１が与えられる電源線Ｖ１と接続され、第２のゲート電極（または、端子Ａ）
は、入力信号の反転信号が入力される入力端子ｉｎＢと接続され、ソース電極は、トラン
ジスタ１０２のドレイン電極、および出力端子ｏｕｔに接続される。また、トランジスタ
１０２の第１のゲート電極は、最終段のインバータ回路ＩＮＶ（２ｍ−１）から出力され
た出力信号が入力される入力端子ｉｎと接続され、ソース電極は、電源電位Ｖ２が与えら
れる電源線Ｖ２と接続され、第２のゲート電極は、電源電位Ｖ５が与えられる電源線Ｖ５
と接続される。
また、初段のインバータ回路ＩＮＶ１から出力された出力信号は、次段のインバータ回路
ＩＮＶ２の入力端子ｉｎと、次々段のインバータ回路ＩＮＶ３の端子Ａ（トランジスタ１
０１の第２のゲート電極）とに出力される。
したがって、入力信号として、ローレベル電位が各インバータ回路ＩＮＶの入力端子ｉｎ
に入力されると同時に、次段のインバータ回路ＩＮＶの端子Ａにもローレベル電位が入力
されることになる。
次に、図６に示すインバータ回路ＩＮＶの動作について説明する。ここでは、トランジス
タ１０１およびトランジスタ１０２がｎチャネル型トランジスタである場合の動作につい
て説明する。
例えば、入力信号としてローレベル電位が、初段のインバータ回路ＩＮＶ１の入力端子ｉ
ｎに入力されると、トランジスタ１０２は、オフ状態となる。このとき、トランジスタ１
０１の第２のゲート電極には、入力信号の反転信号であるハイレベル電位が印加されてい
る。そのため、トランジスタ１０１のしきい値電圧は、マイナス方向にシフトするため、
トランジスタ１０１の特性は、ノーマリーオンとなる。これにより、トランジスタ１０１
は、オン状態となり、インバータ回路ＩＮＶ１の出力端子ｏｕｔからハイレベル電位が出
力される。
また、インバータ回路ＩＮＶ１から出力された出力信号は、インバータ回路ＩＮＶ２の入
力端子ｉｎと、インバータ回路ＩＮＶ３の端子Ａ（トランジスタ１０１の第２のゲート電
極）に入力される。
また、入力信号としてハイレベル電位が初段のインバータ回路ＩＮＶ１の入力端子ｉｎに
入力されると、トランジスタ１０２は、オン状態となる。このとき、トランジスタ１０１
の第２のゲート電極には、入力信号の反転信号であるローレベル電位が印加されている。
そのため、トランジスタ１０１のしきい値電圧は、プラス方向にシフトするため、トラン
ジスタ１０１の特性は、ノーマリーオフとなる。これにより、トランジスタ１０１は、オ
フ状態となるため、インバータ回路ＩＮＶ１の出力端子ｏｕｔからローレベル電位が出力
される。
また、インバータ回路ＩＮＶ１から出力された出力信号は、インバータ回路ＩＮＶ２の入
力端子ｉｎと、インバータ回路ＩＮＶ３の端子Ａ（トランジスタ１０１の第２のゲート電
極）に入力される。
インバータ回路ＩＮＶにおける端子Ａ（トランジスタ１０１の第２のゲート電極）に、入
力信号の反転信号を入力することにより、反転信号に応じて、トランジスタ１０１の特性
をノーマリーオンまたはノーマリーオフに制御することができる。よって、各インバータ
回路ＩＮＶの出力信号の立ち上がり時間を短くすることができるため、リングオシレータ
の発振周波数を高めることができる。また、各インバータ回路ＩＮＶの遅延時間を短くす
ることができる。さらに、トランジスタ１０１の特性をノーマリーオフとすることで、貫
通電流を抑制することができるため、出力信号の振幅を高めることができる。これにより
、リングオシレータのゲインを大きくすることができるため、リングオシレータの動作範
囲を広くすることができる。また、図４および図５（Ｂ）と比較して、リングオシレータ
の回路構成を簡略化することができる。
なお、インバータ回路ＩＮＶにおいて、トランジスタ１０１は、トランジスタ１０２より
も電流駆動能力を小さくする必要があるため、トランジスタ１０１のサイズは、トランジ
スタ１０２のサイズよりも小さくすることが好ましい。つまり、トランジスタ１０１のチ
ャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比（Ｗ／Ｌ））
は、トランジスタ１０２のチャネル幅（Ｗ）（または、チャネル長（Ｌ）に対するチャネ
ル幅（Ｗ）の比（Ｗ／Ｌ））よりも小さくすることが好ましい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、先の実施の形態に示すリングオシレータに用いられるトランジスタの
作製方法について説明する。
まず、基板４００上に、絶縁膜４０１を形成する（図７（Ａ）参照）。
基板４００としては、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶
半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体
基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガ
ラス、バリウムホウケイ酸ガラスのような電子工業用に使用される各種ガラス基板、石英
基板、セラミック基板、サファイア基板なども挙げられる。
絶縁膜４０１は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを用いて、単層構
造または積層構造で形成する。また、絶縁膜４０１の形成方法としては、熱酸化法、ＣＶ
Ｄ法、スパッタリング法などが挙げられる。絶縁膜４０１の膜厚は、１０ｎｍ以上２００
ｎｍ以下、好ましくは、５０ｎｍ以上１５０ｎｍ以下とする。
次に、絶縁膜４０１上に、ゲート電極層（これと同じ層で形成される配線を含む）を形成
するための導電膜を形成し、当該導電膜を加工して、ゲート電極層４０２を形成する（図
７（Ｂ）参照）。なお、ゲート電極層４０２は、第２のゲート電極（バックゲート）とし
て機能する。
ゲート電極層４０２は、スパッタリング法やＰＥＣＶＤ法により、モリブデン、チタン、
タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属
材料、またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲー
ト電極層４０２として、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加
したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材
料と、上記金属材料の積層構造とすることもできる。
次に、絶縁膜４０１およびゲート電極層４０２上に、絶縁膜４０３を形成する（図７（Ｃ
）参照）。
絶縁膜４０３としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化
アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化
酸化シリコン、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用
いて単層構造または積層構造で形成することができる。また、絶縁膜４０３の形成方法と
しては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁膜４０３の膜厚
は、１０ｎｍ以上２００ｎｍ以下、好ましくは、５０ｎｍ以上１５０ｎｍ以下とする。
次に、絶縁膜４０３に、ゲート電極層４０２の上面が露出するまで平坦化処理を行う（図
７（Ｄ）参照）。
絶縁膜４０３の平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他に
エッチング処理、プラズマ処理などを用いることができる。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する
手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布
との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または
揺動させて、スラリーと被加工物との化学反応と、研磨布と被加工物との機械研磨の作用
により、被加工物の表面を研磨する方法である。
また、プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆
スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側
にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法で
ある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパ
ッタリングを行うと、絶縁膜４０３の表面に付着している粉状物質（パーティクル、ゴミ
ともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、絶縁膜４０３表面の凹凸の状態に合わせて適宜設定すればよい。
絶縁膜４０３に平坦化処理を行うことにより、絶縁膜４０３表面の平均面粗さ（Ｒａ）を
、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とすることが
できる。なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳ Ｂ ０６０１：
２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを、曲面に対して
適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平
均した値で表現される。
平均面粗さ（Ｒａ）は、指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの
偏差の絶対値を平均した値で表現され、次の式（１）で与えられる。
Figure 2017130939
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１，Ｆ（Ｘ１，Ｙ
１））（Ｘ１，Ｙ２，Ｆ（Ｘ１，Ｙ２））（Ｘ２，Ｙ１，Ｆ（Ｘ２，Ｙ１））（Ｘ２，Ｙ
２，Ｆ（Ｘ２，Ｙ２））で表される４点により囲まれる四角形の領域とし、指定面をＸＹ
平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする
。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒ
ｏｓｃｏｐｅ）にて測定可能である。
次に、ゲート電極層４０２、絶縁膜４０３上に、ゲート絶縁膜４０４を形成する（図７（
Ｅ）参照）。なお、ゲート絶縁膜４０４は、第２のゲート絶縁膜として機能する。
ゲート絶縁膜４０４は、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン
、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成する
ことができる。また、ゲート絶縁膜４０４の材料として酸化ハフニウム、酸化イットリウ
ム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハ
フニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート
（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いる
ことでゲートリーク電流を低減できる。また、ゲート絶縁膜４０４は、上記の材料を用い
て、単層構造または積層構造で形成することができる。
また、ゲート絶縁膜４０４の形成方法としては、スパッタリング法、ＭＢＥ法、プラズマ
ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等が挙げられる。また、ゲート絶縁膜４０４の
膜厚は、１ｎｍ以上５００ｎｍ以下、好ましくは、１０ｎｍ以上３００ｎｍ以下とする。
次に、基板４００、ゲート電極層４０２、およびゲート絶縁膜４０４等に加熱処理を行っ
てもよい。例えば、ＧＲＴＡ装置により、６５０℃、１分〜１０分間、加熱処理を行えば
よい。また、電気炉により、３５０℃以上５００℃以下、３０分〜１時間、加熱処理を行
ってもよい。加熱処理を行うことにより、ゲート絶縁膜４０４に含まれる水素や水等を除
去することができる。
なお、後に形成される酸化物半導体膜にとっては、水素、アルカリ金属元素、アルカリ土
類金属元素、銅などの金属元素、その他、酸化物半導体膜を構成する元素ではない元素等
が不純物となりうる。また、これらを含む分子（例えば、水、水素化合物）等も不純物と
なりうる。ただし、意図的に酸化物半導体に添加されるドーパントは除くものとする。
次に、ゲート絶縁膜４０４に対して、酸素を添加する処理（酸素添加処理や、酸素注入処
理ともいう）を行ってもよい。酸素添加処理を行うことによって、酸素過剰領域を有する
ゲート絶縁膜４０４が形成される。
酸素には、少なくとも、酸素ラジカル、オゾン、酸素原子、酸素イオン（分子イオン、ク
ラスタイオンを含む）のいずれかが含まれている。脱水化または脱水素化処理を行ったゲ
ート絶縁膜４０４に酸素添加処理を行うことにより、ゲート絶縁膜４０４中に酸素を含有
させることができ、先の熱処理によって脱離することのある酸素を補填するとともに、酸
素過剰領域を形成することができる。
ゲート絶縁膜４０４への酸素の添加は、例えば、イオン注入法、イオンドーピング法、プ
ラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができ
る。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素
の添加は、基板の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いて
もよい。線状のイオンビームを用いる場合には、基板またはイオンビームを移動（スキャ
ン）させることで、ゲート絶縁膜４０４全面に酸素を添加することができる。また、プラ
ズマ処理として、アッシング処理を用いてもよい。
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の添加を行う場合、酸素のドーズ量は１×１０１３ｉ
ｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素添加処
理後のゲート絶縁膜４０４中の酸素の含有量は、ゲート絶縁膜４０４の化学量論的組成を
超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含
む領域は、ゲート絶縁膜４０４の一部に存在していればよい。なお、酸素の注入深さは、
注入条件により適宜制御すればよい。
酸素の供給源となる酸素を過剰に含むゲート絶縁膜４０４を、後に形成される酸化物半導
体膜と接して設けることによって、酸化物半導体膜成膜後に行う加熱処理により、ゲート
絶縁膜４０４から酸素が脱離し、酸化物半導体膜へ酸素を供給することができる。これに
より、酸化物半導体膜中の酸素欠損を低減することができる。
なお、ゲート絶縁膜４０４に対して、酸素を添加する処理は、ゲート絶縁膜４０４の加熱
処理前に行ってもよく、ゲート絶縁膜４０４の加熱処理の前後に行ってもよい。
次に、ゲート絶縁膜４０４上に、酸化物半導体膜４０５を形成する（図７（Ｆ）参照）。
酸化物半導体膜４０５は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ミストＣＶＤ法等のＣＶＤ法、パル
スレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、酸化物半導体膜
４０５の膜厚は、１ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とする
ことが好ましい。
酸化物半導体膜４０５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、イン
ジウムまたは／および亜鉛に加えてガリウム（Ｇａ）を有することが好ましい。また、ス
タビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコ
ニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（Ｉ
ＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−
Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐ
ｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ
−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−
Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚ
ｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系の金属酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａ
ｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
酸化物半導体膜４０５は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡ
Ｃ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有
する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡ
ＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−Ｏ
Ｓ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜４０５は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例
えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜４０５は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半
導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０
ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物
半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の
酸化物半導体を有している。
酸化物半導体膜４０５は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化
物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が
無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な
非晶質であり、結晶部を有さない。
なお、酸化物半導体膜４０５が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半
導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶
酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、
非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、
の積層構造を有してもよい。
なお、酸化物半導体膜４０５は、例えば、単結晶を有してもよい。
酸化物半導体膜４０５は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる
結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半
導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部およ
び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶
部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型
電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏ
ｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶
部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な
粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜
は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法
線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直
な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て
金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部
間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂
直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も
含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好まし
くは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形
状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くこと
がある。結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったと
きに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成
面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体膜では、よりバルク内欠陥
を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の
キャリア移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸
化物半導体膜４０５を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎ
ｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成する
とよい。
酸化物半導体膜４０５形成面の平坦性を高めるために、ゲート絶縁膜４０４において、酸
化物半導体膜４０５が接して形成される領域に、平坦化処理を行うことが好ましい。平坦
化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング
処理、プラズマ処理を用いることができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよ
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、ゲート絶縁膜４０４表面の凹凸状態に合わせて適宜設定すればよい。
なお、図７（Ｆ）では単層構造の酸化物半導体膜４０５を形成しているが、積層構造の酸
化物半導体膜を形成してもよい。例えば、酸化物半導体膜４０５を、第１の酸化物半導体
膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜
に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金
属酸化物を用い、第２の酸化物半導体膜に二元系の金属酸化物を用いてもよい。また、例
えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系の金属酸化物と
してもよい。
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成
を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２として
もよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、
第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、第１のゲート電極に近い
側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。ま
た第１のゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含
有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率
を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの
組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を有する。また
、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、
Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性
を有する。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物
半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用
すると、酸化物半導体膜４０５の内部応力や外部からの応力を緩和し、トランジスタの特
性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などの不純物を吸収しやすく、また、酸素欠損が生じ
やすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は、ＣＡＡＣ−Ｏ
Ｓなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜４０５を３層以上の積層構造とし、複数層の結晶性を有する酸化物
半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物
半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。
また、酸化物半導体膜４０５を複数層の積層構造とする場合の上記構成は、それぞれを適
宜組み合わせて用いることができる。
また、酸化物半導体膜４０５を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素
の添加処理を行ってもよい。酸素の添加処理は、酸素雰囲気下による熱処理や、イオン注
入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素
を含む雰囲気下で行うプラズマ処理などを用いることができる。
各酸化物半導体膜の形成毎に酸素を添加することで、酸化物半導体内の酸素欠損を低減す
る効果を高めることができる。
また、酸化物半導体膜４０５に含まれる水素または水は、できる限り低いことが好ましい
。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、キャリアであ
る電子が生じてしまうことがあるためである。
したがって、酸化物半導体膜４０５の成膜工程において、酸化物半導体膜４０５に不純物
がなるべく含まれないようにするために、酸化物半導体膜４０５の成膜の前処理として、
スパッタリング装置の予備加熱室で、ゲート絶縁膜４０４が形成された基板を予備加熱し
、基板およびゲート絶縁膜４０４中の不純物を脱離させ、排気することが好ましい。予備
加熱室に設ける排気手段は、クライオポンプが好ましい。
また、酸化物半導体膜４０５は、成膜時に酸素が多く含まれるような条件（例えば、酸素
が３０％〜１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、
酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸
素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
酸化物半導体膜４０５を成膜する際に用いるガスは不純物が除去された高純度ガスを用い
ることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去し
つつ不純物の少ないガスを用い、酸化物半導体ターゲットを用いて、温度を１３０℃以上
７００℃以下として、基板上に酸化物半導体膜４０５を成膜する。成膜室内の残留水分を
除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分
子ポンプにコールドトラップを加えたものであってもよい。特に、クライオポンプまたは
コールドトラップを用いることで、例えば、残留水分が効率よく排気されるため、当該成
膜室で成膜した酸化物半導体膜４０５に含まれる不純物の濃度を低減できる。
なお、本実施の形態において、酸化物半導体膜４０５として、ＡＣ電源装置を有するスパ
ッタリング装置を用いたスパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸
化物膜（ＩＧＺＯ膜ともいう）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝
３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。なお、成膜条件
は、酸素およびアルゴン雰囲気下（酸素流量比率５０％）、圧力０．４Ｐａ、電極面積が
６０００ｃｍ２のとき電源電力０．５ｋＷ、基板温度２００℃とする。
また、ゲート絶縁膜４０４を成膜後、大気曝露せずにゲート絶縁膜４０４と酸化物半導体
膜４０５を連続的に形成することが好ましい。ゲート絶縁膜４０４を大気に曝露せずにゲ
ート絶縁膜４０４と酸化物半導体膜４０５を連続して形成すると、ゲート絶縁膜４０４表
面に不純物が含まれることを防止することができる。
ここで、酸化物半導体膜４０５に、過剰な水素（水や水酸基を含む）を除去（脱水化また
は脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７０
０℃以下、または基板の歪み点未満とする。加熱処理は減圧下、酸素雰囲気下または窒素
雰囲気下などで行うことができる。なお、酸素雰囲気は、広く酸化性ガス雰囲気と読み替
えることができる。例えば、酸化性ガスである酸素、一酸化二窒素およびオゾン、または
超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて
測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以
下、より好ましくは１０ｐｐｂ以下の空気）を含む雰囲気であってもよい。
本実施の形態では、加熱処理装置の一つである電気炉を用いて、酸化物半導体膜４０５に
対して窒素雰囲気下４５０℃において１時間、さらに窒素および酸素雰囲気下４５０℃に
おいて１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ装置、ＧＲＴ
Ａ装置等のＲＴＡ装置を用いることができる。例えば、加熱処理として、６５０℃〜７０
０℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス
中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に用いるガスの純
度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、減圧下、不活性雰囲気下で酸化物半導体膜４０５を加熱した後、酸素雰囲気下で加
熱しても構わない。減圧下、不活性雰囲気下による加熱処理によって、酸化物半導体膜４
０５中の不純物を排除するとともに酸素欠損が生じる場合、後に行う酸素雰囲気下の加熱
処理によって酸化物半導体膜４０５の酸素欠損を低減することができる。
なお、脱水化または脱水素化のための加熱処理は、酸化物半導体膜を島状に加工する前、
または島状に加工した後に行えばよい。また、脱水化または脱水素化のための加熱処理は
、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、酸化物半導体膜４０５に加
熱処理を行うことにより、酸化物半導体膜４０５の結晶性を高めることができる。
脱水化または脱水素化のための加熱処理を、酸化物半導体膜４０５が島状に加工される前
、つまり、酸化物半導体膜がゲート絶縁膜４０４を覆った状態で行うと、ゲート絶縁膜４
０４に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
次に、フォトリソグラフィ工程により酸化物半導体膜４０５上にレジストマスクを形成し
、酸化物半導体膜４０５に選択的にエッチングを行って島状の酸化物半導体膜４０５を形
成する（図８（Ａ）参照）。島状の酸化物半導体膜４０５を形成した後、レジストマスク
を除去する。島状の酸化物半導体膜４０５を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成すると、フォトマス
クを使用しないため、製造コストを低減できる。
酸化物半導体膜４０５のエッチングは、ドライエッチングでもウェットエッチングでもよ
く、両方を用いてもよい。例えば、酸化物半導体膜４０５のウェットエッチングに用いる
エッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また
、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ
ｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライ
エッチングによってエッチング加工してもよい。
酸化物半導体膜４０５のエッチングの際、ゲート絶縁膜４０４が過剰にエッチングされな
いよう、十分にエッチング比のある条件で行うことが好ましい。
次に、ゲート絶縁膜４０４および酸化物半導体膜４０５上に、後にソース電極層およびド
レイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成し、当該導電
膜を加工して、ソース電極層４０６ａおよびドレイン電極層４０６ｂを形成する（図８（
Ｂ）参照）。
ソース電極層４０６ａおよびドレイン電極層４０６ｂは、スパッタリング法やＰＥＣＶＤ
法により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、
ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成
することができる。また、ソース電極層４０６ａおよびドレイン電極層４０６ｂは、窒化
タングステン、窒化タンタル、窒化チタン、窒化モリブデン等の窒化金属材料を用いて形
成することもできる。また、ソース電極層４０６ａおよびドレイン電極層４０６ｂは、酸
化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを
含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイン
ジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化
物などの導電性材料を適用することもできる。また、上記導電材料と、上記金属材料の積
層構造とすることもできる。
なお、ソース電極層４０６ａおよびドレイン電極層４０６ｂの形成により露出した酸化物
半導体膜４０５の表面には、ソース電極層４０６ａおよびドレイン電極層４０６ｂを構成
する元素や、処理室内に存在する元素、エッチングに用いたエッチングガスを構成する元
素が不純物として付着する場合がある。
不純物が付着すると、トランジスタのオフ電流の増加、またはトランジスタの電気的特性
の劣化がもたらされやすい。また、酸化物半導体膜４０５に寄生チャネルが生じやすくな
り、電気的に分離されるべき電極が酸化物半導体膜４０５を介して電気的に接続されやす
くなる。
そこで、ソース電極層４０６ａおよびドレイン電極層４０６ｂを形成するためのエッチン
グが終了した後、酸化物半導体膜４０５の表面や側面に付着した不純物を除去するための
洗浄処理（不純物除去処理）を行ってもよい。
不純物除去処理は、プラズマ処理、または溶液による処理によって行うことができる。プ
ラズマ処理としては、酸素プラズマ処理または一酸化二窒素プラズマ処理などを用いるこ
とができる。また、プラズマ処理として希ガス（代表的にはアルゴン）を用いてもよい。
また、溶液による洗浄処理としては、ＴＭＡＨ溶液などのアルカリ性の溶液、水、希フッ
化水素酸などの酸性の溶液を用いて行うことができる。例えば、希フッ化水素酸を用いる
場合、５０ｗｔ％フッ化水素酸を、水で１／１０２乃至１／１０５程度、好ましくは１／
１０３乃至１／１０５程度に希釈した希フッ化水素酸を使用する。すなわち、濃度が５×
１０−４重量％乃至０．５重量％の希フッ化水素酸、好ましくは５×１０−４重量％乃至
５×１０−２重量％の希フッ化水素酸を洗浄処理に用いることが望ましい。洗浄処理によ
り、露出した酸化物半導体膜４０５の表面に付着した上記不純物を除去することができる
。
また、希フッ化水素酸溶液を用いて不純物除去処理を行うと、露出した酸化物半導体膜４
０５の表面をエッチングすることができる。すなわち、露出した酸化物半導体膜４０５の
表面に付着した不純物や、酸化物半導体膜４０５内の表面近傍に混入した不純物を、酸化
物半導体膜４０５の一部とともに除去される。
不純物除去処理を行うことで、ＳＩＭＳを用いた分析により得られる濃度ピークにおいて
、酸化物半導体膜表面における塩素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１
０１８／ｃｍ３以下、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる
。また、ホウ素濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下
、さらに好ましくは１×１０１８／ｃｍ３以下）とすることができる。また、アルミニウ
ム濃度を１×１０１９／ｃｍ３以下（好ましくは５×１０１８／ｃｍ３以下、さらに好ま
しくは１×１０１８／ｃｍ３以下）とすることができる。
次に、酸化物半導体膜４０５、ソース電極層４０６ａ、およびドレイン電極層４０６ｂ上
に、ゲート絶縁膜４０７を形成する（図８（Ｃ）参照）。なお、ゲート絶縁膜４０７は、
第１のゲート絶縁膜として機能する。
ゲート絶縁膜４０７の形成方法および材料は、ゲート絶縁膜４０４と同様であるため、詳
細な説明は省略する。また、ゲート絶縁膜４０７の膜厚は、１ｎｍ以上５００ｎｍ以下、
好ましくは、１０ｎｍ以上３００ｎｍ以下とする。
また、ゲート絶縁膜４０４と同様に、ゲート絶縁膜４０７に対して、加熱処理を行っても
よいし、酸素を添加する処理を行ってもよい。
次に、ゲート絶縁膜４０７上の、ゲート電極層４０２および酸化物半導体膜４０５と重畳
する領域に、ゲート電極層（これと同じ層で形成される配線を含む）を形成するための導
電膜を形成し、当該導電膜を加工して、ゲート電極層４０８を形成する（図８（Ｃ）参照
）。なお、ゲート電極層４０８は、第１のゲート電極として機能する。
ゲート電極層４０８の形成方法および材料は、ゲート電極層４０２と同様であるため、詳
細な説明は省略する。
次に、ゲート電極層４０８をマスクとして、ゲート絶縁膜４０７を介して酸化物半導体膜
４０５に、ドーパントを添加する処理を行うことにより、ドーパントを含む領域４１２ａ
、４１２ｂを形成する。
酸化物半導体膜４０５に添加するドーパントとしては、窒素、リン、もしくは硼素などの
１５族元素、ヘリウム、ネオン、アルゴン、クリプトン、もしくはキセノンなどの希ガス
元素、または水素から少なくとも一つを選択すればよい。また、ドーパントを添加する方
法としては、イオンドーピング法またはイオンインプランテーション法を用いることがで
きる。イオンドーピング法またはイオンインプランテーション法を用いることで、ドーパ
ントの添加深さ（添加領域）が制御し易くなり、ドーパントを精度良く添加することがで
きる。また、イオンドーピング法またはイオンインプランテーション法によりドーパント
を添加する際に、基板を加熱しながら行ってもよい。
さらに、ドーパントの添加は、イオンドーピング法またはイオンインプランテーション法
以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマ
を発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加す
ることができる。プラズマ処理を行う装置としては、ドライエッチング装置やプラズマＣ
ＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。このとき、酸化物半導
体膜のドーパントが添加される領域に結晶部が含まれている場合、ドーパントの添加によ
るダメージによって、結晶性が低減し、非晶質領域となることがある。
ドーパントの添加は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適
宜設定して制御すればよい。本実施の形態では、ドーパントとして硼素を用いて、イオン
注入法で硼素イオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３／ｃｍ２
以上５×１０１６／ｃｍ２以下とすればよい。
酸化物半導体膜４０５にドーパントを添加することにより、ドーパントを含む領域４１２
ａ、４１２ｂのドーパントの濃度が、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以
下となることが好ましい。
また、酸化物半導体膜４０５にドーパントを導入する処理は、複数回行ってもよく、ドー
パントの種類も複数種用いてもよい。
また、ドーパントの添加後、加熱処理を行ってもよい。加熱条件としては、温度３００℃
以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行う
ことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行っ
てもよい。
以上の工程により、トランジスタ４１０を作製することができる（図８（Ｃ）参照）。
次に、ゲート絶縁膜４０７およびゲート電極層４０８上に、層間絶縁膜（保護絶縁膜、平
坦化絶縁膜）となる絶縁膜４０９を形成する（図８（Ｄ）参照）。
保護絶縁膜は、絶縁膜４０３と同様な材料および方法を用いて形成することができる。例
えば、スパッタリング法により形成した酸化アルミニウム膜や、酸化窒化シリコン膜を用
いることができる。また、保護絶縁膜の形成後、加熱処理を行ってもよい。例えば、窒素
雰囲気下３００℃で１時間加熱処理を行う。
また、平坦化絶縁膜を形成することにより、トランジスタ起因の表面凹凸を低減すること
ができる。平坦化絶縁膜としては、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン
樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁膜を形成してもよい。例えば、平坦化絶縁膜として、膜厚
１．５μｍのアクリル樹脂膜を形成すればよい。アクリル樹脂膜は塗布法による塗布後、
焼成（例えば窒素雰囲気下２５０℃１時間）して形成することができる。
絶縁膜４０９を形成した後、加熱処理を行ってもよい。例えば、窒素雰囲気下２５０℃で
１時間加熱処理を行う。また、加熱処理は複数回行っても良い。
次に、フォトリソグラフィ工程により、絶縁膜４０９上にレジストマスクを形成し、選択
的に絶縁膜４０９及びゲート絶縁膜４０７にエッチングを行って、絶縁膜４０９およびゲ
ート絶縁膜４０７に開口部を設ける。
次に、絶縁膜４０９上に、後にソース配線層およびドレイン配線層となる導電膜を形成し
、当該導電膜を加工して、ソース電極層４０６ａおよびドレイン電極層４０６ｂと接続さ
れるソース配線層４１１ａおよびドレイン配線層４１１ｂを形成する（図８（Ｄ）参照）
。
ソース配線層４１１ａおよびドレイン配線層４１１ｂとなる導電膜の形成方法および材料
は、ソース電極層４０６ａおよびドレイン電極層４０６ｂと同様であるため、詳細な説明
は省略する。
本実施の形態に係るトランジスタは、酸化物半導体膜４０５において、不純物が低減され
、かつ酸素欠損が低減されていることで、高純度化されている。高純度化された酸化物半
導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）または、ｉ型に限りなく近い。
そのため、上記酸化物半導体をチャネルが形成される領域に用いることで、トランジスタ
のオフ電流が著しく低く、しきい値電圧がマイナスにシフトすることを抑制できる（すな
わち、ノーマリーオフの特性が得られやすい）という特性を有する。
具体的には、酸化物半導体膜４０５は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５
×１０１８／ｃｍ３未満、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１
×１０１６／ｃｍ３以下とすることが好ましい。また、ホール効果測定により測定できる
酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２
／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満とすることが好ましい。また、
酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好まし
くは３ｅＶ以上である。不純物濃度が十分に低減され、かつ酸素欠損が低減されることで
、高純度化された酸化物半導体を、チャネルが形成される領域に用いることにより、トラ
ンジスタのオフ電流を低減し、しきい値電圧のマイナスにシフトしてしまうことを抑制す
る（すなわちノーマリ−オフの特性を得る）ことができる。
また、上記酸化物半導体をチャネル形成領域に含むトランジスタのオフ電流は、チャネル
幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下、好ましくはチャネル幅１μｍあた
り１０ｙＡ（１×１０−２３Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｙＡ
（１×１０−２４Ａ）以下とすることができる。なお、本明細書等において、オフ電流と
は、トランジスタが非導通状態のときに、ソースとドレインとの間に流れる電流をいう。
ｎチャネル型のトランジスタ（例えば、しきい値電圧が０乃至２Ｖ程度）では、ゲートと
ソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電
流のことをいう。
また、酸化物半導体膜４０５において、不純物や酸素欠損が低減されていることにより、
キャリアの発生を抑制することができる。キャリア密度が高まることを抑制することで、
キャリア密度に起因して、トランジスタのしきい値電圧がマイナス方向にシフトしてしま
うことを抑制することができる。そのため、トランジスタの第２のゲート電極に印加する
電位によって、トランジスタのしきい値電圧を容易に制御することが可能となる。
また、トランジスタのしきい値電圧のシフト量は、第１のゲート絶縁膜および第２のゲー
ト絶縁膜の材料が同じである場合には、膜厚比によって制御することが可能である。第１
のゲート絶縁膜および第２のゲート絶縁膜の膜厚比が１：１０の場合は、膜厚比が１：１
の場合と比較して、トランジスタのしきい値電圧のシフト量が大きくなる傾向がある。
また、このようなトランジスタを用いて、先の実施の形態に係るインバータ回路ＩＮＶを
構成することにより、トランジスタの第２のゲート電極に印加する電位によって、トラン
ジスタのしきい値電圧を容易に制御することができる。
また、先の実施の形態に係るインバータ回路ＩＮＶを用いて、リングオシレータを構成す
ることにより、発振周波数を高めることができる。これにより、インバータ回路ＩＮＶの
遅延時間を短くすることができる。また、上述のようにオフ電流が低いトランジスタを用
いることで、出力信号の振幅を高めることができる。
また、上述の酸化物半導体を用いたトランジスタは、シリコンなどを用いたトランジスタ
上に積層して形成しても良い。
（実施の形態４）
本実施の形態では、本発明の一態様に係るリングオシレータを用いた位相同期回路（ＰＬ
Ｌ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）について説明する。位相同期回路は、外部か
ら入力された周期信号に同期した周期信号を生成する機能や、外部から入力された周期信
号に対して、ｎ倍の周期をもつ周期信号を生成する機能を有する。
図９に、本実施の形態に係る位相同期回路を表すブロック図を示す。
位相同期回路３００は、位相比較器３０１（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ
Ｄｅｔｅｃｔｏｒ）、ループフィルタ３０２（ＬＰＦ：Ｌｏｏｐ Ｆｉｌｔｅｒ）、電圧
制御発振器３０３（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔ
ｏｒ）、分周器３０４、バッファ３０５により構成されている。なお、位相比較器３０１
と、ループフィルタ３０２との間に、チャージポンプが設けられていてもよい。
位相比較器３０１には、外部から入力された周期信号（ＲＥＦ＿ＣＬＫ）と、電圧制御発
振器３０３からの出力信号を分周器３０４で分周した周期信号の２つの周期信号が入力さ
れ、２つの周期信号の位相差に応じた信号（位相差信号ともいう）を出力する。
位相比較器３０１から出力される位相差信号は、ループフィルタ３０２によって電圧信号
に変換される。そして、当該電圧信号が電圧制御発振器３０３に入力される。
電圧制御発振器３０３には、本発明の一態様に係るリングオシレータが用いられている。
そのため、ループフィルタ３０２によって変換された電圧信号は、リングオシレータに入
力される。リングオシレータは、入力された電圧信号に応じた周波数を発振し、生成され
た信号を周期信号として、分周器３０４およびバッファ３０５に出力する。
位相同期回路３００は、全体としてフィードバック制御系を成しており、上述の動作が連
続的に行われ、外部から位相比較器３０１に入力される周期信号と、分周器３０４から位
相比較器３０１に入力される周期信号の位相差がゼロになった時点で、位相同期回路３０
０の制御はロックされる。つまり、電圧制御発振器３０３に入力される電圧信号が一定（
安定電圧ともいう）となり、電圧制御発振器３０３から出力される周期信号の周期（周波
数）が一定となる。
電圧制御発振器３０３として、本発明の一態様に係るリングオシレータを用いることによ
り、周期信号の立ち上がり時間および立ち下がり時間が短いため、発振周波数を高めるこ
とができる。また、出力される周期信号の周期を広範囲に制御することができる。また、
低消費電力にすることが可能である。
次に、本発明の一態様に係る位相同期回路３００を用いた半導体装置を、携帯電話、スマ
ートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ
回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッ
テリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ
４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タ
ッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディス
プレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構
成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、イン
ターフェース４２９を有している。
本発明の一態様に係る位相同期回路は、ＣＰＵ４２７などに適用される内部クロック生成
回路、ＲＦ回路４２１などの周波数シンセサイザー、デジタルベースバンド回路４２３な
どのＦＭ信号復調器、に採用することができる。本発明の一態様に係る位相同期回路を、
ＣＰＵ４２７などの内部クロックを生成するために用いることにより、安定した同期クロ
ックを生成することができる。また、高い周波数を生成することができるため、高速に動
作させることができる。
図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、
マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５
６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコント
ローラ４６０によって構成される。また、マイクロプロセッサ４５３は、ＣＰＵ４６１、
ＤＳＰ４６２、インターフェース４６３を有している。
本発明の一態様に係る位相同期回路は、ＣＰＵ４６１などに適用される内部クロック生成
回路などに採用することができる。本発明の一態様に係る位相同期回路を、ＣＰＵ４６１
などの内部クロックを生成するために用いることにより、安定した同期クロックを生成す
ることができる。また、高い周波数を生成することができるため、高速に動作させること
ができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本実施例では、トランジスタの電気的特性について、評価した結果について説明する。
評価に用いた２条件のトランジスタの作製方法について、実施の形態３を参照して説明す
る。条件１では、第１のゲート絶縁膜と第２のゲート絶縁膜との膜厚比を１：１（第１の
ゲート絶縁膜の膜厚を１００ｎｍ、第２のゲート絶縁膜の膜厚１００ｎｍ）とし、条件２
では、第１のゲート絶縁膜と第２のゲート絶縁膜との膜厚比を１：１０（第１のゲート絶
縁膜の膜厚３０ｎｍ、第２のゲート絶縁膜の膜厚３００ｎｍ）として、それぞれトランジ
スタを作製した。
まず、条件１のトランジスタの作製方法について説明する。
基板４００としてシリコンウエハを用い、該シリコンウエハに対して熱酸化処理を行うこ
とにより、シリコンウエハに絶縁膜４０１として膜厚１００ｎｍの酸化シリコン膜を形成
した。酸化シリコン膜は、酸素に対してＨＣｌが３体積％の割合で含まれる雰囲気とし、
９５０℃で、３時間熱酸化処理を行い形成した。
次に、絶縁膜４０１上に、膜厚１００ｎｍのタングステン膜を成膜した。タングステン膜
は、スパッタリング法により、アルゴンガスの流量９０ｓｃｃｍ、圧力０．８Ｐａ、電源
電力１ｋＷ、設定温度２３０℃として成膜した。次に、フォトリソグラフィ工程により、
タングステン膜上にレジストマスクを形成し、選択的にタングステン膜にエッチングを行
って、ゲート電極層４０２を形成した。その後、レジストマスクを除去した。
次に、絶縁膜４０１およびゲート電極層４０２上に、絶縁膜４０３として、膜厚２００ｎ
ｍの酸化シリコン膜を形成した。酸化シリコン膜は、スパッタリング法により、酸素ガス
の流量５０ｓｃｃｍ、圧力０．４Ｐａ、電源電力１．５ｋＷ、Ｔ−Ｓ間距離（ターゲット
と基板間距離）６０ｍｍ、基板温度１００℃として成膜した。
次に、絶縁膜４０３に、ゲート電極層４０２の上面が露出するまで、ＣＭＰ処理を行った
。
次に、絶縁膜４０３およびゲート電極層４０２上にゲート絶縁膜４０４として、膜厚１０
０ｎｍの酸化シリコン膜を成膜した。酸化シリコン膜は、酸素ガスの流量５０ｓｃｃｍ、
圧力０．４Ｐａ、電源電力１．５ｋＷ、Ｔ−Ｓ間距離６０ｍｍ、基板温度１００℃として
成膜した。
続いて、ゲート絶縁膜４０４の成膜後、大気暴露せずに、酸化物半導体膜４０５として、
Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング
法により、膜厚２０ｎｍのＩＧＺＯ膜を形成した。ＩＧＺＯ膜は、アルゴンおよび酸素（
アルゴン／酸素＝３０ｓｃｃｍ／１０ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０
．５ｋＷ、基板温度２００℃として成膜した。
次に、フォトリソグラフィ工程により、酸化物半導体膜４０５上にレジストマスクを形成
し、選択的に、酸化物半導体膜４０５にエッチングを行って、島状の酸化物半導体膜４０
５を形成した。その後、レジストマスクを除去した。
次に、島状の酸化物半導体膜４０５上に、スパッタリング法により、膜厚５０ｎｍのタン
グステン膜を成膜した。タングステン膜は、スパッタリング法により、アルゴンガスの流
量９０ｓｃｃｍ、圧力０．８Ｐａ、電源電力１ｋＷ、設定温度２３０℃として成膜した。
次に、フォトリソグラフィ工程により、タングステン膜上にレジストマスクを形成し、選
択的にタングステン膜にエッチングを行って、ソース電極層４０６ａおよびドレイン電極
層４０６ｂを形成した。
次に、酸化物半導体膜４０５、ソース電極層４０６ａ、およびドレイン電極層４０６ｂ上
に、ゲート絶縁膜４０７として、膜厚１００ｎｍの酸化シリコン膜を形成した。酸化シリ
コン膜は、酸素ガスの流量５０ｓｃｃｍ、圧力０．４Ｐａ、電源電力１．５ｋＷ、Ｔ−Ｓ
間距離６０ｍｍ、基板温度１００℃として成膜した。
次に、ゲート絶縁膜４０７および酸化物半導体膜４０５に酸素を添加する処理を行った。
酸素添加処理は、イオン注入法により、加速電圧を２５ｋＶ、ドーズ量を１．０×１０１
６ｃｍ−２として行った。
次に、ゲート絶縁膜４０７上の、ゲート電極層４０２および酸化物半導体膜４０５と重畳
する領域に、膜厚３０ｎｍの窒化タンタル膜と、膜厚１３５ｎｍのタングステン膜を成膜
した。窒化タンタル膜は、スパッタリング法により、アルゴンおよび窒素（アルゴン／窒
素＝５０ｓｃｃｍ／１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１．０ｋＷとし
て成膜した。また、タングステン膜は、スパッタリング法により、アルゴンガスの流量１
１０ｓｃｃｍ、圧力２．０Ｐａ、電源電力４ｋＷ、設定温度２３０℃として成膜した。次
に、フォトリソグラフィ工程により、タングステン膜上にレジストマスクを形成し、選択
的に、タングステン膜および窒化タンタル膜にエッチングを行って、ゲート電極層４０８
を形成した。
次に、ゲート電極層４０８をマスクとして、ゲート絶縁膜４０７を介して酸化物半導体膜
４０５に、硼素を添加した。硼素の添加処理は、イオン注入法により、加速電圧を３０ｋ
Ｖ、ドーズ量を３．０×１０１５ｃｍ−２として行った。
次に、ゲート絶縁膜４０７、ゲート電極層４０８上に、絶縁膜４０９として、膜厚５０ｎ
ｍの酸化アルミニウム膜と、膜厚３００ｎｍの酸化窒化シリコン膜を成膜した。酸化アル
ミニウム膜は、スパッタリング法により、アルゴンおよび酸素（アルゴン／酸素＝２５ｓ
ｃｃｍ／２５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力２．５ｋＷ、Ｔ−Ｓ間距離
６０ｍｍ、基板温度２５０℃として成膜した。また、酸化窒化シリコン膜は、ＣＶＤ法に
より成膜した。
次に、フォトリソグラフィ工程により、酸化窒化シリコン膜上にレジストマスクを形成し
、選択的に酸化窒化シリコン膜、酸化アルミニウム膜、および酸化シリコン膜にエッチン
グを行って、酸化窒化シリコン膜、酸化アルミニウム膜、および酸化シリコン膜に開口部
を設けた。
次に、酸化窒化シリコン膜上に、膜厚５０ｎｍのチタン膜、膜厚１００ｎｍのアルミニウ
ム膜、膜厚５０ｎｍのチタン膜を形成した。チタン膜は、スパッタリング法により、アル
ゴンガスの流量２０ｓｃｃｍ、圧力０．１Ｐａ、電源電力１２ｋＷ、室温で成膜した。ま
た、アルミニウム膜は、スパッタリング法により、アルゴンガスの流量５０ｓｃｃｍ、圧
力０．４Ｐａ、電源電力１ｋＷ、室温で成膜した。次に、フォトリソグラフィ工程により
、チタン膜上にレジストマスクを形成し、選択的にチタン膜、アルミニウム膜、チタン膜
にエッチングを行って、ソース電極層４０６ａおよびドレイン電極層４０６ｂと接続され
るソース配線層４１１ａおよびドレイン配線層４１１ｂを形成した。
最後に、加熱処理を行うことにより、条件１のトランジスタを作製した。
次に、条件２のトランジスタの作製方法について説明する。
条件２によるトランジスタは、ゲート絶縁膜４０４（第２のゲート絶縁膜）およびゲート
絶縁膜４０７（第１のゲート絶縁膜）の膜厚が異なる以外は、条件１のトランジスタの作
製方法と同様である。したがって、条件１のトランジスタと異なる作製工程のみ説明し、
それ以外の工程の詳細な説明は省略する。
条件１のトランジスタと同様に、基板４００上に、絶縁膜４０１、ゲート電極層４０２、
絶縁膜４０３を形成した後、絶縁膜４０３に、ゲート電極層４０２の上面が露出するまで
、ＣＭＰ処理を行った。
次に、絶縁膜４０３およびゲート電極層４０２上に、ゲート絶縁膜４０４として、膜厚３
００ｎｍの酸化シリコン膜を形成した。酸化シリコン膜は、酸素ガスの流量５０ｓｃｃｍ
、圧力０．４Ｐａ、電源電力１．５ｋＷ、Ｔ−Ｓ間距離６０ｍｍ、基板温度１００℃とし
て成膜した。
次に、ゲート絶縁膜４０４の成膜後、大気暴露せずに、酸化物半導体膜４０５を形成した
後、島状の酸化物半導体膜４０５を形成した。
次に、島状の酸化物半導体膜４０５上に、ソース電極層４０６ａおよびドレイン電極層４
０６ｂを形成した。
次に、酸化物半導体膜４０５、ソース電極層４０６ａ、およびドレイン電極層４０６ｂ上
に、ゲート絶縁膜４０７として、膜厚３０ｎｍの酸化シリコン膜を形成した。酸化シリコ
ン膜は、酸素ガスの流量５０ｓｃｃｍ、圧力０．４Ｐａ、電源電力１．５ｋＷ、Ｔ−Ｓ間
距離６０ｍｍ、基板温度１００℃として成膜した。
次に、ゲート絶縁膜４０７および酸化物半導体膜４０５に酸素を添加する処理を行った。
酸素添加処理は、イオン注入法により、加速電圧を１０ｋＶ、ドーズ量を５．０×１０１
５ｃｍ−２として行った。
次に、ゲート絶縁膜４０７上に、ゲート電極層４０２および酸化物半導体膜４０５と重畳
する領域に、ゲート電極層４０８を形成した。
次に、ゲート電極層４０８をマスクとして、ゲート絶縁膜４０７を介して酸化物半導体膜
４０５に、硼素を添加した。硼素の添加処理は、イオン注入法により、加速電圧を３０ｋ
Ｖ、ドーズ量を３．０×１０１５ｃｍ−２として行った。
次に、ゲート絶縁膜４０７、ゲート電極層４０８上に、絶縁膜４０９を形成した後、絶縁
膜４０９に開口部を設け、ソース電極層４０６ａおよびドレイン電極層４０６ｂと接続さ
れるソース配線層４１１ａおよびドレイン配線層４１１ｂを形成した。
最後に、加熱処理を行うことにより、条件２のトランジスタを作製した。
次に、２条件で作製したトランジスタについて、トランジスタの電気的特性の一つである
ドレイン電流ＩＤ−ゲート電圧ＶＧ測定を行った。条件１および条件２のトランジスタに
おいて、ドレイン電圧ＶＤを１０Ｖとし、第１のゲート電圧ＶＧを、−１０Ｖ〜＋１０Ｖ
掃引した際のドレイン電流ＩＤ［Ａ］の測定を行った。また、条件１については、第２の
ゲート電圧ＶＢＧを、−１０Ｖ〜＋１０Ｖまで２Ｖ間隔で変化させ、条件２については、
第２のゲート電圧ＶＢＧを、−１５Ｖ〜＋１５Ｖまで５Ｖ間隔で変化させた。
図１２（Ａ）に、条件１のトランジスタのＶＧ−ＩＤ曲線を示し、図１２（Ｂ）に、条件
２のトランジスタのＶＧ−ＩＤ曲線を示す。横軸は、第１のゲート電圧ＶＧ［Ｖ］であり
、縦軸は、ドレイン電流ＩＤ［Ａ］を示す。なお、条件１および条件２のトランジスタに
おいて、チャネル長Ｌは、３μｍであり、チャネル幅Ｗは、２００μｍである。
図１２（Ａ）において、実線１２０１は、第２のゲート電極に印加された電圧ＶＢＧが−
１０Ｖ、実線１２０２は、第２のゲート電極に印加された電圧ＶＢＧが−８Ｖ、実線１２
０３は、第２のゲート電極に印加された電圧ＶＢＧが−６Ｖ、実線１２０４は、第２のゲ
ート電極に印加された電圧ＶＢＧが−４Ｖ、実線１２０５は、第２のゲート電極に印加さ
れた電圧ＶＢＧが−２Ｖ、実線１２０６は、第２のゲート電極に印加された電圧ＶＢＧが
無印加（すなわち、０Ｖ）、実線１２０７は、第２のゲート電極に印加された電圧ＶＢＧ
が２Ｖ、実線１２０８は、第２のゲート電極に印加された電圧ＶＢＧが４Ｖ、実線１２０
９は、第２のゲート電極に印加された電圧ＶＢＧが６Ｖ、実線１２１０は、第２のゲート
電極に印加された電圧ＶＢＧが８Ｖ、実線１２１１は、第２のゲート電極に印加された電
圧ＶＢＧが１０Ｖ、とした場合のドレイン電流ＩＤである。
また、図１２（Ｂ）において、実線１２２１は、第２のゲート電極に印加された電圧ＶＢ
Ｇが−１５Ｖ、実線１２２２は、第２のゲート電極に印加された電圧ＶＢＧが−１０Ｖ、
実線１２２３は、第２のゲート電極に印加された電圧ＶＢＧが−５Ｖ、実線１２２４は、
第２のゲート電極に印加された電圧ＶＢＧが無印加（すなわち、０Ｖ）、実線１２２５は
、第２のゲート電極に印加された電圧ＶＢＧが５Ｖ、実線１２２６は、第２のゲート電極
に印加された電圧ＶＢＧが１０Ｖ、実線１２２７は、第２のゲート電極に印加された電圧
ＶＢＧが１５Ｖ、とした場合のドレイン電流ＩＤである。
図１２（Ａ）に示すように、条件１のトランジスタの場合は、第２のゲート電極に印加さ
れた電圧ＶＢＧが２Ｖ変動すると、しきい値電圧は約２Ｖずつ変動した。また、図１２（
Ｂ）に示すように、条件２のトランジスタの場合は、第２のゲート電極に印加された電圧
ＶＢＧが５Ｖ変動すると、しきい値電圧は約０．５Ｖずつ変動した。つまり、条件２のト
ランジスタは、第２のゲート電極に印加された電圧ＶＢＧによるしきい値の変動量が、条
件１のトランジスタの場合と比較して、小さくなった。また、図１２に示すように、条件
１のトランジスタおよび条件２のトランジスタのオフ電流は、半導体パラメータアナライ
ザの測定下限（１×１０−１３Ａ）となり、正確な値を見積もることができなかった。
図１２の結果から、第１のゲート絶縁膜と第２のゲート絶縁膜との膜厚比によって、しき
い値電圧の変動量が変化することがわかった。
図１２の結果から、トランジスタのしきい値電圧の変動量は、第１のゲート絶縁膜と、第
２のゲート絶縁膜との膜厚比によって制御することができる。よって、このようなトラン
ジスタを用いて、本発明の一態様に係るリングオシレータを作製することにより、良好な
特性が得られるリングオシレータを作製することができる。
次に、実施例１に示す条件２のトランジスタを用いて作製されたリングオシレータの振幅
と、周波数を評価した結果について説明する。
まず、本実施例で作製したリングオシレータについて説明する。
本実施例で作製したリングオシレータは、インバータ回路として、図１３（Ａ）に示すイ
ンバータ回路ＩＮＶを用い、該インバータ回路ＩＮＶを７段リング状に接続した。
また、図１３（Ａ）において、トランジスタ１０１１およびトランジスタ１０１２は、図
１４（Ａ）に示すトランジスタとして、実施例１に示す条件２（第１のゲート絶縁膜と第
２のゲート絶縁膜との膜厚比が１：１０）に従って作製した。なお、チャネル長Ｌは、い
ずれも３μｍとし、チャネル幅Ｗは、トランジスタ１０１１が２０μｍ、トランジスタ１
０１２が２００μｍとした。
次に、比較例として作製したリングオシレータについて説明する。
比較例として作製したリングオシレータは、インバータ回路として、図１３（Ｂ）に示す
インバータ回路ＩＮＶを用い、該インバータ回路ＩＮＶを７段リング状に接続した。
また、図１３（Ｂ）において、トランジスタ１０２１およびトランジスタ１０２２は、図
１４（Ｂ）に示すトランジスタとして、第２のゲート電極層を形成しないこと以外は、実
施例１に示す条件２に従って作製した。なお、チャネル長Ｌはいずれも３μｍとし、チャ
ネル幅Ｗは、トランジスタ１０２１が２０μｍ、トランジスタ１０２２が２００μｍとし
た。
次に、本実施例で作製したリングオシレータおよび比較例として作製したリングオシレー
タについて、振幅と周波数を測定した。いずれもｎ数は３である。
図１５（Ａ）に、本実施例で作製したリングオシレータの振幅［Ｖ］を示し、図１５（Ｂ
）に、本実施例で作製したリングオシレータの周波数［ＭＨｚ］を示す。また、図１６（
Ａ）に、比較例として作製したリングオシレータの振幅［Ｖ］を示し、図１６（Ｂ）に比
較例として作製したリングオシレータの周波数［ＭＨｚ］を示す。なお、図１５では、本
実施例で作製したリングオシレータをＲＯと略記し、図１６では、比較例として作製した
リングオシレータを、ｒｅｆＲＯと表す。
図１５（Ｂ）に示すように、本実施例で作製したリングオシレータは、図１６（Ｂ）に示
す比較例として作製したリングオシレータよりも、発振周波数を高くすることができた。
図１５及び図１６に示す結果より、インバータ回路が有するトランジスタに、第２のゲー
ト電極を設け、電位を制御することにより、リングオシレータの発振周波数を向上させる
ことがわかった。これにより、インバータの遅延時間を短くすることができることがわか
った。
次に、実施例１に示す条件１のトランジスタを用いて作製されたリングオシレータの振幅
と、周波数を評価した結果について説明する。
まず、本実施例で作製したリングオシレータについて説明する。本実施例では、６種類の
リングオシレータを作製した。
本実施例で作製したリングオシレータＡ、リングオシレータＢ、およびリングオシレータ
Ｃでは、インバータ回路として、図１７（Ａ）に示すインバータ回路ＩＮＶを用い、該イ
ンバータ回路ＩＮＶを７段リング状に接続した。
また、図１７（Ａ）において、トランジスタ１０３１およびトランジスタ１０３２は、図
１４（Ａ）に示すトランジスタとして、実施例１に示す条件１（第１のゲート絶縁膜と第
２のゲート絶縁膜との膜厚比が１：１）に従って作製した。
また、比較例として作製したリングオシレータＤ、リングオシレータＥ、およびリングオ
シレータＦでは、インバータ回路として、図１７（Ｂ）に示すインバータ回路ＩＮＶａお
よび制御用インバータ回路ＩＮＶｂを用い、該インバータ回路ＩＮＶａを７段リング状に
接続した。
また、図１７（Ｂ）において、トランジスタ１０４１乃至トランジスタ１０４４は、図１
４（Ａ）に示すトランジスタとして、実施例１に示す条件１に従って作製した。
次に、リングオシレータＡ、リングオシレータＢ、およびリングオシレータＣのトランジ
スタ１０３１、１０３２、並びにリングオシレータＤ、リングオシレータＥ、およびリン
グオシレータＦのトランジスタ１０４１〜１０４４のチャネル長Ｌと、チャネル幅Ｗにつ
いて表１および表２に示す。
Figure 2017130939
Figure 2017130939
次に、本実施例で作製したリングオシレータＡ〜Ｃおよび比較例として作製したリングオ
シレータＤ〜Ｆについて、振幅と周波数を測定した。いずれもｎ数は３である。
図１８（Ａ）に、本実施例で作製したリングオシレータＡ〜Ｃの振幅［Ｖ］を示し、図１
８（Ｂ）に、本実施例で作製したリングオシレータＡ〜Ｃの周波数［ＭＨｚ］を示す。ま
た、図１９（Ａ）に、比較例として作製したリングオシレータＤ〜Ｆの振幅［Ｖ］を示し
、図１９（Ｂ）に比較例として作製したリングオシレータＤ〜Ｆの周波数［ＭＨｚ］を示
す。なお、図１８および図１９では、リングオシレータをＲＯと略記する。
図１８（Ａ）および図１９（Ａ）に示すように、リングオシレータＤ〜Ｆは、リングオシ
レータＡ〜Ｃと比較して、振幅［Ｖ］が増加した。また、図１８（Ｂ）および図１９（Ｂ
）に示すように、リングオシレータＡ〜Ｃ、リングオシレータＤ〜Ｆは、良好な周波数が
得られた。
リングオシレータＤ〜Ｆにおいては、インバータ回路ＩＮＶａのトランジスタ１０４１の
第２のゲート電極に、制御用インバータ回路ＩＮＶｂの出力信号（電位）が印加されてい
る。そのため、トランジスタ１０４２の第１のゲート電極に印加される電位とは逆の電位
が、トランジスタ１０４１の第２のゲート電極に印加されている。これによって、トラン
ジスタ１０４１の特性をノーマリーオンまたはノーマリーオフに制御することができる。
これにより、トランジスタ１０４１の特性をノーマリーオフとすることで貫通電流を抑制
することができたため、リングオシレータＤ〜Ｆの振幅が向上したものと考えられる。
図１９に示す結果より、インバータ回路ＩＮＶａのトランジスタ１０４１の第２のゲート
電極に、反転信号を入力することで、リングオシレータの振幅を向上させることができる
ことがわかった。また、インバータ回路が有するトランジスタに、第２のゲート電極を設
け、電位を制御することにより、リングオシレータの周波数を高めることができることが
わかった。
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
３００ 位相同期回路
３０１ 位相比較器
３０２ ループフィルタ
３０３ 電圧制御発振器
３０４ 分周器
３０５ バッファ
４００ 基板
４０１ 絶縁膜
４０２ ゲート電極層
４０３ 絶縁膜
４０４ ゲート絶縁膜
４０５ 酸化物半導体膜
４０６ａ ソース電極層
４０６ｂ ドレイン電極層
４０７ ゲート絶縁膜
４０８ ゲート電極層
４０９ 絶縁膜
４１０ トランジスタ
４１１ａ ソース配線層
４１１ｂ ドレイン配線層
４１２ａ 領域
４１２ｂ 領域
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
４６１ ＣＰＵ
４６２ ＤＳＰ
４６３ インターフェース
１０１１ トランジスタ
１０１２ トランジスタ
１０２１ トランジスタ
１０２２ トランジスタ
１０３１ トランジスタ
１０３２ トランジスタ
１０４１ トランジスタ
１０４２ トランジスタ
１０４４ トランジスタ
１２０１ 実線
１２０２ 実線
１２０３ 実線
１２０４ 実線
１２０５ 実線
１２０６ 実線
１２０７ 実線
１２０８ 実線
１２０９ 実線
１２１０ 実線
１２１１ 実線
１２２１ 実線
１２２２ 実線
１２２３ 実線
１２２４ 実線
１２２５ 実線
１２２６ 実線
１２２７ 実線

Claims (4)

  1. 第１のトランジスタと第２のトランジスタとを有するインバータ回路を複数段有し、
    各段の前記インバータ回路のそれぞれにおいて、
    前記第１のトランジスタおよび前記第２のトランジスタは、電源電位が与えられる第１の電源線と接地電位が与えられる第２の電源線との間に直列に接続されており、
    前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体膜と、前記第１の酸化物半導体膜を上下で挟む第１のゲート電極と第２のゲート電極とを有し、
    前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体膜と、前記第２の酸化物半導体膜を上下で挟む第３のゲート電極と第４のゲート電極とを有し、
    前記第１のゲート電極は、前記第１のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力端子と電気的に接続され、
    前記第２のゲート電極は、第３の電源線と電気的に接続され、
    前記第３のゲート電極は、入力端子と電気的に接続され、
    前記第４のゲート電極は、第４の電源線と電気的に接続される半導体装置。
  2. 第１のトランジスタと第２のトランジスタとを有するインバータ回路を複数段有し、
    各段の前記インバータ回路のそれぞれにおいて、
    前記第１のトランジスタおよび前記第２のトランジスタは、電源電位が与えられる第１の電源線と接地電位が与えられる第２の電源線との間に直列に接続されており、
    前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体膜と、前記第１の酸化物半導体膜を上下で挟む第１のゲート電極と第２のゲート電極とを有し、
    前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体膜と、前記第２の酸化物半導体膜を上下で挟む第３のゲート電極と第４のゲート電極とを有し、
    前記第１のゲート電極は、前記第１のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力端子と電気的に接続され、
    前記第２のゲート電極は、第３の電源線と電気的に接続され、
    前記第３のゲート電極は、入力端子と電気的に接続され、
    前記第４のゲート電極は、第４の電源線と電気的に接続され、
    前記第１のトランジスタのチャネル幅は、前記第２のトランジスタのチャネル幅よりも大きい半導体装置。
  3. 第１のトランジスタと第２のトランジスタとを有するインバータ回路を複数段有し、
    各段の前記インバータ回路のそれぞれにおいて、
    前記第１のトランジスタおよび前記第２のトランジスタは、電源電位が与えられる第１の電源線と接地電位が与えられる第２の電源線との間に直列に接続されており、
    前記第１のトランジスタは、チャネルが形成される第１の酸化物半導体膜と、前記第１の酸化物半導体膜を上下で挟む第１のゲート電極と第２のゲート電極とを有し、
    前記第２のトランジスタは、チャネルが形成される第２の酸化物半導体膜と、前記第２の酸化物半導体膜を上下で挟む第３のゲート電極と第４のゲート電極とを有し、
    前記第１のゲート電極は、前記第１のトランジスタのソース電極又はドレイン電極の一方と電気的に接続され、
    前記第１のトランジスタのソース電極又はドレイン電極の一方は、出力端子と電気的に接続され、
    前記第２のゲート電極は、第３の電源線と電気的に接続され、
    前記第３のゲート電極は、入力端子と電気的に接続され、
    前記第４のゲート電極は、第４の電源線と電気的に接続され、
    前記第１のトランジスタにおいて、前記第１の酸化物半導体膜の下に位置する第１のゲート絶縁膜は、前記第１の酸化物半導体膜の上に位置する第２のゲート絶縁膜よりも、膜厚が大きく、
    前記第２のトランジスタにおいて、前記第２の酸化物半導体膜の下に位置する第３のゲート絶縁膜は、前記第２の酸化物半導体膜の上に位置する第４のゲート絶縁膜よりも、膜厚が大きい半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第１及び前記第２の酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有する半導体装置。
JP2017023878A 2012-02-29 2017-02-13 半導体装置 Expired - Fee Related JP6298186B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012044279 2012-02-29
JP2012044279 2012-02-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013029596A Division JP6093589B2 (ja) 2012-02-29 2013-02-19 半導体装置

Publications (2)

Publication Number Publication Date
JP2017130939A true JP2017130939A (ja) 2017-07-27
JP6298186B2 JP6298186B2 (ja) 2018-03-20

Family

ID=49001860

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013029596A Expired - Fee Related JP6093589B2 (ja) 2012-02-29 2013-02-19 半導体装置
JP2017023878A Expired - Fee Related JP6298186B2 (ja) 2012-02-29 2017-02-13 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013029596A Expired - Fee Related JP6093589B2 (ja) 2012-02-29 2013-02-19 半導体装置

Country Status (4)

Country Link
US (1) US8988152B2 (ja)
JP (2) JP6093589B2 (ja)
KR (1) KR102101039B1 (ja)
TW (2) TWI599018B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330492B2 (en) 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
US9455349B2 (en) 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
WO2015114476A1 (en) 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9397637B2 (en) 2014-03-06 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Voltage controlled oscillator, semiconductor device, and electronic device
JP6287635B2 (ja) * 2014-06-30 2018-03-07 日立金属株式会社 半導体装置の製造方法および半導体装置
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
US9666606B2 (en) 2015-08-21 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
SG10201607278TA (en) * 2015-09-18 2017-04-27 Semiconductor Energy Lab Co Ltd Semiconductor device and electronic device
TWI560508B (en) * 2015-11-11 2016-12-01 Au Optronics Corp Thin film transistor and operating method thereof
JP6719236B2 (ja) * 2016-03-18 2020-07-08 エイブリック株式会社 発振回路、昇圧回路及び半導体装置
JP6985812B2 (ja) * 2016-05-04 2021-12-22 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP7078354B2 (ja) * 2016-05-04 2022-05-31 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US9762245B1 (en) * 2016-06-14 2017-09-12 Globalfoundries Inc. Semiconductor structure with back-gate switching
US10008614B1 (en) 2017-03-21 2018-06-26 United Microelectronics Corp. Dual channel transistor
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
TWI666876B (zh) * 2017-10-20 2019-07-21 立積電子股份有限公司 反相器
TWI654842B (zh) 2017-10-20 2019-03-21 立積電子股份有限公司 反相器
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10924090B2 (en) 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
CN112530937B (zh) * 2020-12-02 2022-09-27 Tcl华星光电技术有限公司 一种静电保护电路和显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419775A (en) * 1987-07-14 1989-01-23 Sumitomo Electric Industries Semiconductor device
US20070257252A1 (en) * 2006-05-03 2007-11-08 Industrial Technology Research Institute Circuit structure with a double-gate organic thin film transistor device and application thereof
JP2007318061A (ja) * 2006-05-26 2007-12-06 Korea Electronics Telecommun デュアルゲート有機トランジスタを用いたインバータ
JP2010087518A (ja) * 2008-10-01 2010-04-15 Samsung Electronics Co Ltd インバータ及びその動作方法並びにインバータを含む論理回路
JP2010251735A (ja) * 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011086929A (ja) * 2009-09-16 2011-04-28 Semiconductor Energy Lab Co Ltd 論理回路、発光装置、半導体装置、及び電子機器
JP2011120221A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 駆動回路、当該駆動回路を具備する表示装置、及び当該表示装置を具備する電子機器
JP2011142316A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7078937B2 (en) * 2003-12-17 2006-07-18 3M Innovative Properties Company Logic circuitry powered by partially rectified ac waveform
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP2006211064A (ja) * 2005-01-26 2006-08-10 Nec Corp 論理回路の特性調整回路及びその方法並びにそれを用いた半導体集積回路
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR20070002664A (ko) * 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 소자의 듀얼게이트 제조방법
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4514063B2 (ja) * 2007-08-30 2010-07-28 古河電気工業株式会社 Ｅｄ型インバータ回路および集積回路素子
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR102469154B1 (ko) 2008-10-24 2022-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419775A (en) * 1987-07-14 1989-01-23 Sumitomo Electric Industries Semiconductor device
US20070257252A1 (en) * 2006-05-03 2007-11-08 Industrial Technology Research Institute Circuit structure with a double-gate organic thin film transistor device and application thereof
JP2007318061A (ja) * 2006-05-26 2007-12-06 Korea Electronics Telecommun デュアルゲート有機トランジスタを用いたインバータ
JP2010087518A (ja) * 2008-10-01 2010-04-15 Samsung Electronics Co Ltd インバータ及びその動作方法並びにインバータを含む論理回路
JP2010251735A (ja) * 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011086929A (ja) * 2009-09-16 2011-04-28 Semiconductor Energy Lab Co Ltd 論理回路、発光装置、半導体装置、及び電子機器
JP2011120221A (ja) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 駆動回路、当該駆動回路を具備する表示装置、及び当該表示装置を具備する電子機器
JP2011142316A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Also Published As

Publication number Publication date
TWI599018B (zh) 2017-09-11
US20130221344A1 (en) 2013-08-29
KR20130099850A (ko) 2013-09-06
TW201737467A (zh) 2017-10-16
TW201347145A (zh) 2013-11-16
US8988152B2 (en) 2015-03-24
JP6093589B2 (ja) 2017-03-08
JP2013211839A (ja) 2013-10-10
KR102101039B1 (ko) 2020-04-14
JP6298186B2 (ja) 2018-03-20
TWI663709B (zh) 2019-06-21

Similar Documents

Publication Publication Date Title
JP6298186B2 (ja) 半導体装置
JP6498641B2 (ja) 半導体装置
JP6276320B2 (ja) 位相同期回路
JP5839554B2 (ja) 半導体装置
KR102089200B1 (ko) 반도체 장치 및 그 제조 방법
KR101922397B1 (ko) 반도체 장치
KR101933717B1 (ko) 기억 회로
JP6049976B2 (ja) 半導体装置
KR101912971B1 (ko) 분주 회로 및 분주 회로를 이용한 반도체 장치
US8754693B2 (en) Latch circuit and semiconductor device
JP6676575B2 (ja) 半導体装置
US8674738B2 (en) Semiconductor device
US8736371B2 (en) Semiconductor device having transistors each of which includes an oxide semiconductor
JP2014057053A (ja) 半導体装置
US8564331B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180123

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180222

R150 Certificate of patent or registration of utility model

Ref document number: 6298186

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees