CN112419960A - 移位寄存器、显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器、显示面板及显示装置。移位寄存器包括第一输入控制模块、第二输入控制模块、上拉模块及、下拉模块、第一输出控制模块及第二输出控制模块，且第一输入控制模块、第二输入控制模块、上拉模块及下拉模块中至少一者的晶体管为双栅晶体管，且双栅晶体管的一个栅极与控制信号端电连接，控制信号端输出的电压用于调节所述双栅晶体管的阈值电压。根据本申请实施例，能够提高移位寄存器的稳定性。

Description

移位寄存器、显示面板及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种移位寄存器、显示面板及显示装置。

背景技术

在显示领域，为了实现扫描显示或其他功能，常常需要用到移位寄存器。移位寄存器通常包括晶体管，由于工艺或其它原因，晶体管的阈值电压会存在偏移，导致移位寄存器工作时，其内部控制节点的电压不稳定，进而导致移位寄存器无法稳定工作。

因此，如何提高移位寄存器的稳定性成为本领域技术人员亟需解决的技术问题。

发明内容

本申请实施例提供一种移位寄存器、显示面板及显示装置，能够提高移位寄存器的稳定性。

第一方面，本申请实施例提供一种移位寄存器，包括第一输入控制模块，与输入信号端、第一时钟信号端以及第一节点电连接，用于响应于第一时钟信号端的导通电平，将输入信号端提供的输入信号传输至第一节点；第二输入控制模块，与第一电平电压端、输入信号端以及第二节点电连接，用于响应于输入信号端的导通电平，将第一电平电压端提供的第一电压信号传输至第二节点；第一输出控制模块，与第一节点、第二时钟信号端以及输出信号端电连接，用于响应于第一节点的导通电平，将第二时钟信号端提供的第二时钟信号传输至输出信号端；第二输出控制模块，与第二节点、第一电平电压端以及输出信号端电连接，用于响应于第二节点的导通电平，将第一电压信号传输至输出信号端；上拉模块，与第一节点、第一电平电压端及第二节点电连接，用于响应于第二节点的导通电平，将第一电压信号传输至第一节点；下拉模块，与第二节点、第三时钟信号端以及第二电平电压端电连接，用于响应于第三时钟信号端的导通电平，将第二电平电压端提供的第二电压信号传输至第二节点。

在第一方面一种可能的实施方式中，第一输入控制模块、第二输入控制模块、上拉模块及下拉模块中至少一者包括的晶体管为双栅晶体管，且双栅晶体管的一个栅极与控制信号端电连接，控制信号端输出的电压用于调节双栅晶体管的阈值电压。

在第一方面一种可能的实施方式中，第一输入控制模块包括第一晶体管；

优选的，第一晶体管为双栅晶体管；

第一晶体管的第一栅极与第一时钟信号端电连接，第一晶体管的第一极与输入信号端电连接，第一晶体管的第二极与第一节点电连接，第一晶体管的第二栅极与控制信号端电连接。

在第一方面一种可能的实施方式中，第二输入控制模块包括第二晶体管；

优选的，第二晶体管为双栅晶体管；

第二晶体管的第一栅极与输入信号端电连接，第二晶体管的第一极与第一电平电压端电连接，第二晶体管的第二极与第二节点电连接，第二晶体管的第二栅极与控制信号端电连接。

在第一方面一种可能的实施方式中，上拉模块包括第三晶体管；

优选的，第三晶体管为双栅晶体管；

第三晶体管的第一栅极与第二节点电连接，第三晶体管的第一极与第一电平电压端电连接，第三晶体管的第二极与第一节点电连接，第三晶体管的第二栅极与控制信号端电连接。

在第一方面一种可能的实施方式中，下拉模块包括第四晶体管；

优选的，第四晶体管为双栅晶体管；

第四晶体管的第一栅极与第三时钟信号端电连接，第四晶体管的第一极与第二电平电压端电连接，第四晶体管的第二极与第二节点电连接，第四晶体管的第二栅极与控制信号端电连接。

在第一方面一种可能的实施方式中，第一输出控制模块包括第五晶体管，第五晶体管的栅极与第一节点电连接，第五晶体管的第一极与第二时钟信号端电连接，第五晶体管的第二极与输出信号端电连接；

第二输出控制模块包括第六晶体管，第六晶体管的栅极与第二节点电连接，第六晶体管的第一极与第一电平电压端电连接，第六晶体管的第二极与输出信号端电连接；

优选的，移位寄存器还包括第一电容，第一电容的第一极与第一节点电连接，第一电容的第二极与输出信号端电连接；

优选的，移位寄存器还包括第二电容，第二电容的第一极与第二节点电连接，第二电容的第二极与第六晶体管的第一极电连接。

在第一方面一种可能的实施方式中，移位寄存器还包括第七晶体管，第七晶体管的栅极与第二电平电压端电连接，第七晶体管的第一极与第一节点电连接，第七晶体管的第二极与第一输入控制模块及上拉模块电连接。

第二方面，本申请实施例提供一种显示面板，包括多个级联的如第一方面任一项实施例所述的移位寄存器；

除最后一级移位寄存器之外，其余每一级移位寄存器的输出信号端与其下一级移位寄存器的输入信号端电连接。

第三方面，本申请实施例提供一种显示装置，包括如第二方面所述的显示面板。

根据本申请实施例中的移位寄存器及其驱动方法、显示面板及显示装置，移位寄存器包括第一输入控制模块、第二输入控制模块、上拉模块及下拉模块，下拉模块在第三时钟信号端提供的第三时钟信号的控制下，能够下拉第二节点的电位，进而上拉模块在第二节点的电位的控制下，能够上拉第一节点的电位，从而保证移位寄存器能够稳定工作。另外，本申请实施例提供的移位寄存器在高温、低刷新率的情况下，也能保持工作稳定性。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出相关技术中一种示例的移位寄存器的结构示意图；

图2示出相关技术中一种示例的移位寄存器的时序信号示意图；

图3示出本申请一种实施例提供的移位寄存器的结构示意图；

图4示出本申请另一种实施例提供的移位寄存器的结构示意图；

图5示出本申请一种实施例提供的双栅晶体管的结构示意图；

图6示出本申请一种实施例提供的时序信号示意图；

图7示出本申请一种实施例提供的移位寄存器的驱动方法的流程示意图；

图8示出本申请又一种实施例提供的移位寄存器的结构示意图；

图9示出本申请又一种实施例提供的移位寄存器的结构示意图；

图10示出本申请一种实施例提供的显示面板的结构示意图；

图11示出本申请一种实施例提供的移位寄存器的级联结构示意图；

图12示出本申请一种实施例提供的显示装置的结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

图1示出相关技术中一种示例的移位寄存器的结构示意图。图2示出相关技术中一种示例的移位寄存器的时序信号示意图。如图1所示，该移位寄存器由七个晶体管M1～M7以及两个电容C11、C12构成。其中晶体管M2、M3及M4构成节点L1与节点L2之间的反相器。以晶体管M1～M7均为P型晶体管为例，在移位寄存器的输出端S_out长时间输出高电平时，节点L1应保持低电平，节点L2应保持高电平，晶体管M4应保持关闭状态。这样会导致晶体管M4的栅极长时间工作在正压下，导致晶体管M4的阈值电压Vth正偏，导致晶体管M4存在漏电。如图2所示，在a时段，时钟信号CLK1为高电平，由于晶体管M4存在漏电，时钟信号CLK1高电平会通过晶体管M4漏到节点L1，节点L1将无法保持低电平，继而晶体管M3被关断，电平电压端VGH的高电平则无法写入节点L2，节点L2则无法保持高电平，由于没有信号传输至节点L2，导致节点L2出现浮接(floating)状态，即节点L2出现电位不稳定的状态，节点L2的电位会变低，导致晶体管M7导通，当时钟信号CLK2由高电平变为低电平时，移位寄存器的输出端S_out会输出时钟信号CLK2的低电平。也就是说，由于晶体管M4存在漏电，在时钟信号CLK1为高电平时，会导致节点L1出现电位变高，进而导致节点L2出现低电位，，继而导致移位寄存器无法稳定工作的问题。另外，如图1所示的多个移位寄存器级联构成的栅极驱动电路，容易导致出现闪屏；晶体管M4的漏电时间越长，即图2中a时段的时长越长，节点N1的电位会越高，因此低刷新率下更容易发生闪屏，例如30Hz；高温会加速导致晶体管M4漏电，因此高温下也更容易发生闪屏。

为解决上述技术问题，本申请实施例提供了一种移位寄存器、移位寄存的驱动方法、显示面板及显示装置，以下将结合附图对移位寄存器、移位寄存的驱动方法、显示面板及显示装置的各实施例进行说明。

图3示出本申请一种实施例提供的移位寄存器的结构示意图。如图3所示，本申请实施例提供的移位寄存器包括第一输入控制模块11、第二输入控制模块12、上拉模块13、下拉模块14、第一输出控制模块15和第二输出控制模块16。

其中，第一输入控制模块11与输入信号端SIN、第一时钟信号端CLK1以及第一节点N1电连接，用于响应于第一时钟信号端CLK1的导通电平，将输入信号端SIN提供的输入信号传输至第一节点N1。第二输入控制模块12与第一电平电压端VGH、输入信号端SIN以及第二节点N2电连接，用于响应于输入信号端SIN的导通电平，将第一电平电压端VGH提供的第一电压信号传输至第二节点N2。第一输出控制模块15与第一节点N1、第二时钟信号端CLK2以及输出信号端S_out电连接，用于响应于第一节点N1的导通电平，将第二时钟信号端CLK2提供的第二时钟信号传输至输出信号端S_out。第二输出控制模块16与第二节点N2、第一电平电压端VGH以及输出信号端S_out电连接，用于响应于第二节点N2的导通电平，将第一电压信号传输至输出信号端S_out。上拉模块13与第一节点N1、第一电平电压端VGH及第二节点N2电连接，用于响应于第二节点N2的导通电平，将第一电压信号传输至第一节点N1。下拉模块14与第二节点N2、第三时钟信号端CLK3以及第二电平电压端VGL电连接，用于响应于第三时钟信号端CLK3的导通电平，将第二电平电压端VGL提供的第二电压信号传输至第二节点N2。

根据本申请实施例，下拉模块14在第三时钟信号端CLK3提供的第三时钟信号的控制下，能够下拉第二节点N2的电位，进而上拉模块13在第二节点N2的电位的控制下，能够上拉第一节点N1的电位，从而保证移位寄存器能够稳定工作。另外，本申请实施例提供的移位寄存器在高温、低刷新率的情况下，也能保持工作稳定性。

在一些可选的实施例中，如图4所示，第一输入控制模块11、第二输入控制模块12、上拉模块13及下拉模块14中至少一者的晶体管为双栅晶体管，且双栅晶体管的一个栅极与控制信号端SW电连接，控制信号端SW输出的电压用于调节双栅晶体管的阈值电压。图3中示例性的示出了上拉模块13中的晶体管为双栅晶体管。

其中，第一输入控制模块11、第二输入控制模块12、上拉模块13及下拉模块14中至少一者包括的晶体管为双栅晶体管，且双栅晶体管的一个栅极与控制信号端SW电连接，控制信号端SW输出的电压用于调节双栅晶体管的阈值电压。例如，上拉模块13中的晶体管为双栅晶体管，在该双栅晶体管的阈值电压正偏的情况下，可以控制控制信号端SW输出正电压，以往负的方向调整该双栅晶体管的阈值电压，使该双栅晶体管的阈值电压处于正常范围，以避免晶体管漏电。

需要说明的是，移位寄存器的各模块中可以均包括晶体管，本申请实施例中的导通电平和截止电平是根据晶体管的类型区分的，导通电平是指能够控制晶体管导通的电平，截止电平是指能够控制晶体管截止的电平，例如，当晶体管为P型晶体管时，导通电平为低电平，截止电平为高电平；当晶体管为N型晶体管时，导通电平为高电平，截止电平为低电平。本申请实施例均以晶体管为P型晶体管为例进行描述，即在本申请实施例中，导通电平均为低电平，截止电平均为高电平。

图5示出本申请一种实施例提供的双栅晶体管的结构示意图。如图5所示，双栅晶体管包括有源层10、第一栅极21、第二栅极22、源极31及漏极32。第一栅极21和第二栅极22可以位于有源层10的相对两侧，示例性的，第一栅极21为顶栅，第二栅极22为背部栅。第二栅极22可以与控制信号端SW电连接，通过控制控制信号端SW输出的电压大小，可以调节双栅晶体管的阈值电压Vth。对于P型晶体管，本申请的发明人经研究发现，请第二栅极电压与双栅晶体管的阈值电压Vth存在如表1所示的对应关系。

表1

表1中，normal表示常规情况，即晶体管为单栅晶体管，floating表示双栅晶体管的第二栅极与控制信号端SW无连接关系，双栅晶体管的第二栅极的电位是浮动的，双栅晶体管的阈值电压会出现无规律的变化。0V、4.6V、6V表示双栅晶体管的第二栅极的电位为0V、4.6V、6V。根据控制信号端SW施加到双栅晶体管的第二栅极的电压的变化趋势，可以得出双栅晶体管的阈值电压的变化趋势，参见表1中双栅晶体管的第二栅极的电位为0V、4.6V、6V所对应的数据，可见，随着P型双栅晶体管的第二栅极被施加的电压的增大，其阈值电压Vth减小，即对P型双栅晶体管的底栅施加正电压，其阈值电压往负偏。N型双栅晶体管则相反，即对P型双栅晶体管的底栅施加正电压，其阈值电压往正偏。也就是说，对双栅晶体管的底栅施加不同的电压，其阈值电压会不同。

图6为根据本发明一个实施例提供的一种时序信号图。

图7为根据本发明一个实施例提供的移位寄存器的控制方法的流程示意图，用于驱动如上文所述的本申请实施例提供的移位寄存器。

本申请实施例中，第一电平电压端VGH以及第二电平电压端VGL均为固定电位端。示例性的，第一电平电压端VGH可以为高电平直流电源端，其提供高电平；第二电平电压端VGL可以为低电平直流电源端，其提供低电平。

下面结合图3中的移位寄存器结构和图6中的时序信号对本申请实施例的移位寄存器的驱动方法进行详细说明。如图7所示，移位寄存器的驱动方法包括步骤601至步骤604。

步骤601，在第一时段t1，第一时钟信号端CLK1、输入信号端SIN及第二电平电压端VGL提供导通电平，第二时钟信号端CLK2、第三时钟信号端CLK3及第一电平电压端VGH提供截止电平，输入信号端SIN的导通电平通过第一输入控制模块11传输至第一节点N1，第一电平电压端VGH的截止电平通过第二输入控制模块12传输至第二节点N2，输出信号端S_out输出第二时钟信号端CLK2提供的截止电平。

步骤602，在第二时段t2，第二时钟信号端CLK2及第一电平电压端VGL提供导通电平，第一时钟信号端CLK1、输入信号端SIN、第三时钟信号端CLK3及第一电平电压端VGH提供截止电平，第一节点N1维持导通电平，第二节点N2维持截止电平，输出信号端S_out输出第二时钟信号端CLK2提供的导通电平。

步骤603，在第三时段t3，第三时钟信号端CLK3及第一电平电压端VGL提供导通电平，第一时钟信号端CLK1、第二时钟信号端CLK2、输入信号端SIN及第一电平电压端VGH提供截止电平，第一电平电压端VGH提供的截止电平通过上拉模块13传输至第一节点N1，第二电平电压端VGL提供的导通电平通过下拉模块14传输至第二节点N2，输出信号端S_out输出第一电平电压端VGH提供的截止电平。

步骤604，在第四时段t4，第一时钟信号端CLK1及第二电平电压端VGL提供导通电平，第二时钟信号端CLK2、第三时钟信号端CLK3、输入信号端SIN及第一电平电压端VGH提供截止电平，第一节点N1维持截止电平，第二节点N2维持导通电平，输出信号端S_out输出第一电平电压端VGH提供的截止电平。

需要说明的是，本申请实施例中的移位寄存器用于级联后形成扫描电路，以使扫描电路依次输出低电平，图6所示的时序信号可以为扫描电路中第一级移位寄存器的时序，第一级移位寄存器的移位寄存器输入端SIN电连接于驱动芯片，由驱动芯片提供信号，除第一级移位寄存器之外，其他每级移位寄存器的输出信号端S_out均电连接于上一级移位寄存器的输入信号端SIN。

本申请实施例中的移位寄存器及其驱动方法，移位寄存器包括的第一输入控制模块11、第二输入控制模块12、上拉模块13及下拉模块14中至少一者包括的晶体管为双栅晶体管，且双栅晶体管的一个栅极与控制信号端SW电连接，控制信号端SW输出的电压用于调节双栅晶体管的阈值电压，从而可以通过调节控制信号端SW输出的电压数值来调整双栅晶体管的阈值电压，使双栅晶体管的阈值电压处于正常范围，避免双栅晶体管存在漏电现象，进而保证移位寄存器能够稳定工作。另外，本申请实施例提供的移位寄存器在高温、低刷新率的情况下，也能保持工作稳定性。

图8示出本申请另一种实施例提供的移位寄存器的结构示意图。如图8所示，第一输入控制模块11、第二输入控制模块12、上拉模块13、下拉模块14、第一输出控制模块15及第二输出控制模块16可以由元器件组成。下面将举例说明第一输入控制模块11、第二输入控制模块12、上拉模块13、下拉模块14、第一输出控制模块15及第二输出控制模块16的具体结构。

在一些可选的实施例中，第一输入控制模块11包括第一晶体管T1。可以将多个移位寄存器级联形成栅极驱动电路，其中各移位寄存器中第一晶体管T1用于控制移位寄存器的移位，若第一晶体管T1存在漏电，会导致移位寄存器无法正常工作。示例性的，第一晶体管T1可以为双栅晶体管，第一晶体管T1的第一栅极与第一时钟信号端CLK1电连接，第一晶体管T1的第一极与输入信号端SIN电连接，第一晶体管T1的第二极与第一节点N1电连接，第一晶体管T1的第二栅极与控制信号端SW电连接。第一晶体管T1的结构可以如图4所示，第一晶体管T1的第一栅极可以为顶栅，第一晶体管T1的第二栅极可以为背部栅。示例性的，可以检测第一晶体管T1的阈值电压的偏移情况，根据第一晶体管T1的阈值电压的偏移情况控制控制信号端SW输出的电压数值，以使第一晶体管T1的阈值电压处于正常范围，避免第一晶体管T1漏电。

在一些可选的实施例中，第二输入控制模块12包括第二晶体管T2。第二晶体管T2用于将第二节点N2电位置高。若第二晶体管T2存在漏电，也会导致移位寄存器无法正常工作。示例性的，第二晶体管T2也可以为双栅晶体管。第二晶体管T2的第一栅极与输入信号端SIN电连接，第二晶体管T2的第一极与第一电平电压端VGH电连接，第二晶体管T2的第二极与第二节点N2电连接，第二晶体管T2的第二栅极与控制信号端SW电连接。第二晶体管T2的结构也可以如图4所示，第二晶体管T2的第一栅极可以为顶栅，第二晶体管T2的第二栅极可以为背部栅。示例性的，可以检测第二晶体管T2的阈值电压的偏移情况，根据第二晶体管T2的阈值电压的偏移情况控制控制信号端SW输出的电压数值，以使第二晶体管T2的阈值电压处于正常范围，避免第二晶体管T2漏电。

在一些可选的实施例中，上拉模块13包括第三晶体管T3。第三晶体管T3用于拉高第一节点N1的电位。若第三晶体管T3存在漏电，会导致第一节点N1在本应为低电平的时段变为高电平，也会导致移位寄存器无法正常工作。示例性的，第三晶体管T3也可以为双栅晶体管。第三晶体管T3的第一栅极与第二节点N2电连接，第三晶体管T3的第一极与第一电平电压端VGH电连接，第三晶体管T3的第二极与第一节点N1电连接，第三晶体管T3的第二栅极与控制信号端SW电连接。第三晶体管T3的结构也可以如图4所示，第三晶体管T3的第一栅极可以为顶栅，第三晶体管T3的第二栅极可以为背部栅。示例性的，可以检测第三晶体管T3的阈值电压的偏移情况，根据第三晶体管T3的阈值电压的偏移情况控制控制信号端SW输出的电压数值，以使第三晶体管T3的阈值电压处于正常范围，避免第三晶体管T3漏电。

在一些可选的实施例中，下拉模块14包括第四晶体管T4。第四晶体管T4用于下拉第二节点N2的电位，若第四晶体管T4存在漏电，会导致第二节点N2在本应为高电平的时段变为低电平，也会导致移位寄存器无法正常工作。示例性的，第四晶体管T4也可以为双栅晶体管。第四晶体管T4的第一栅极与第三时钟信号端CLK3电连接，第四晶体管T4的第一极与第二电平电压端VGL电连接，第四晶体管T4的第二极与第二节点N2电连接，第四晶体管T4的第二栅极与控制信号端SW电连接。示例性的，可以检测第四晶体管T4的阈值电压的偏移情况，根据第四晶体管T4的阈值电压的偏移情况控制控制信号端SW输出的电压数值，以使第四晶体管T4的阈值电压处于正常范围，避免第四晶体管T4漏电。

在上述各实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4的第二栅极被施加的电压可以相同，也可以不同，可根据各晶体管的阈值电压偏移情况而定。

在一些可选的实施例中，第一输出控制模块15包括第五晶体管T5，第五晶体管T5的栅极与第一节点N1电连接，第五晶体管T5的第一极与第二时钟信号端CLK2电连接，第五晶体管T5的第二极与输出信号端S_out电连接。第二输出控制模块16包括第六晶体管T6，第六晶体管T6的栅极与第二节点N2电连接，第六晶体管T6的第一极与第一电平电压端VGH电连接，第六晶体管T6的第二极与输出信号端S_out电连接。

在一些可选的实施例中，移位寄存器还包括第一电容C1，第一电容C1的第一极与第一节点N1电连接，第一电容C1的第二极与输出信号端S_out电连接。通过设置第一电容C1，可以更好的维持第一节点N1的电位，即第一电容C1能够更稳定的维持第五晶体管T5的栅极电压。

在一些可选的实施例中，移位寄存器还包括第二电容C2，第二电容C2的第一极与第二节点N2电连接，第二电容C2的第二极与第六晶体管T6的第一极电连接。通过设置第二电容C2，可以更好的维持第二节点N2的电位，即第二电容C2能够更稳定的维持第六晶体管T6的栅极电压。

图9示出本申请又一种实施例提供的移位寄存器的结构示意图。在一些可选的实施例中，如图9所示，移位寄存器还包括第七晶体管T7，第七晶体管T7的栅极与第二电平电压端VGL电连接，第七晶体管T7的第一极与第一节点N1电连接，第七晶体管T7的第二极与第一输入控制模块11及上拉模块13电连接。可以理解的是，第七晶体管T7处于常开状态，在第二时段t2，第二时钟信号端CLK2提供低电平，第二时钟信号端CLK2会将第一节点N1的电位拉的较低，而由于设置了第七晶体管T7，可以防止第三晶体管T3、第一晶体管T1被过低的低电压击穿。

下面以图9中的移位寄存器的具体结构和如图6的工作时序进一步说明本申请实施例，其中，仍以各晶体管均为P型晶体管为例进行介绍。其中，在以下各时段中，第七晶体管T7始终处于导通状态。

在第一时段t1，第一时钟信号端CLK1、输入信号端SIN及第二电平电压端VGL提供低电平，第二时钟信号端CLK2、第三时钟信号端CLK3及第一电平电压端VGH提供高电平，第一晶体管T1导通，输入信号端SIN的低电平通过第一晶体管T1传输至第一节点N1，第二晶体管T2导通，第一电平电压端VGH的高电平通过第二晶体管T2传输至第二节点N2，第六晶体管T6截止，第五晶体管T5导通，输出信号端S_out输出第二时钟信号端CLK2提供的高电平。

在第二时段t2，第二时钟信号端CLK2及第一电平电压端VGL提供低电平，第一时钟信号端CLK1、输入信号端SIN、第三时钟信号端CLK3及第一电平电压端VGH提供高电平，第一节点N1维持上一时段的低电平，第二节点N2维持上一时段的高电平，第六晶体管T6保持截止状态，第五晶体管T5保持导通状态，输出信号端S_out输出第二时钟信号端CLK2提供的低电平。

在第三时段t3，第三时钟信号端CLK3及第一电平电压端VGL提供低电平，第一时钟信号端CLK1、第二时钟信号端CLK2、输入信号端SIN及第一电平电压端VGH提供高电平，第一晶体管T1及第二晶体管T2截止，第四晶体管T4导通，第二节点N2电位变为低电位，第三晶体管T3导通，第一节点N1电位被拉高，第五晶体管T5截止，第六晶体管T6导通，输出信号端S_out输出第一电平电压端VGH提供的高电平。

在第四时段t4，第一时钟信号端CLK1及第二电平电压端VGL提供低电平，第二时钟信号端CLK2、第三时钟信号端CLK3、输入信号端SIN及第一电平电压端VGH提供高电平，第一节点N1维持高电平，第二节点N2维持低电平，第五晶体管T5保持截止状态，第六晶体管T6保持导通状态，输出信号端S_out输出第一电平电压端VGH提供的高电平。

由于第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4为双栅晶体管，其第二栅极与控制信号端SW电连接，控制信号端SW输出的电压用于调节双栅晶体管的阈值电压，以使第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4处于正常范围，即第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4不存在漏电现象。因此，在t4之后的时段，输入信号端SIN始终提供高电平，无论第一时钟信号端CLK1和第二时钟信号端CLK2提供什么电平信号，第一节点N1的电位始终保持高电平，第二节点N2始终保持低电平，此时输出信号端S_out会始终稳定输出第一电平电压端VGH提供的高电平。

图10示出本申请一种实施例提供的显示面板的结构示意图。如图10所示，显示面板100包括显示区AA和非显示区NA。显示区AA包括像素电路(未示出)和扫描线20。非显示区NA包括栅极驱动电路10，栅极驱动电路10包括多个级联的如上述任意一项实施例所述的移位寄存器。

本申请实施例提供的显示面板，具有本申请上述任一项实施例提供的移位寄存器的有益效果，具体可以参考上述各实施例对于移位寄存器的具体说明，本实施例在此不再赘述。

图11示出本申请一种实施例提供的移位寄存器的级联结构示意图。在一些可选的实施例中，如图11所示，栅极驱动电路10包括N个级联的如上述任意一项实施例的移位寄存器，N为大于1的正整数。除最后一级移位寄存器SR_N之外，其余每一级移位寄存器的输出信号端与其下一级移位寄存器的输入信号端SIN电连接。通过设置三个时钟信号端，无需下一级移位寄存器对上一级移位寄存器进行复位，提高了栅极驱动电路的稳定性。

示例性的，显示面板可以设置三条时钟信号线clk1、clk2、clk3，分别与第一时钟信号端SCK1、第二时钟信号端SCK2、第三时钟信号端CLK3电连接，另外，第一级移位寄存器SR_1的输入信号端SIN与起始信号端STV电连接。

本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图12，图12是本申请实施例提供的一种显示装置的结构示意图。图12提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图12实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种移位寄存器，其特征在于，包括：

第一输入控制模块，与输入信号端、第一时钟信号端以及第一节点电连接，用于响应于所述第一时钟信号端的导通电平，将所述输入信号端提供的输入信号传输至所述第一节点；

第二输入控制模块，与第一电平电压端、所述输入信号端以及第二节点电连接，用于响应于所述输入信号端的导通电平，将所述第一电平电压端提供的第一电压信号传输至所述第二节点；

第一输出控制模块，与所述第一节点、第二时钟信号端以及输出信号端电连接，用于响应于所述第一节点的导通电平，将所述第二时钟信号端提供的第二时钟信号传输至所述输出信号端；

第二输出控制模块，与所述第二节点、所述第一电平电压端以及所述输出信号端电连接，用于响应于所述第二节点的导通电平，将所述第一电压信号传输至所述输出信号端；

上拉模块，与所述第一节点、所述第一电平电压端及所述第二节点电连接，用于响应于所述第二节点的导通电平，将所述第一电平电压信号传输至所述第一节点；

下拉模块，与所述第二节点、第三时钟信号端以及所述第二电平电压端电连接，用于响应于所述第三时钟信号端的导通电平，将所述第二电平电压端提供的第二电压信号传输至所述第二节点。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入控制模块、所述第二输入控制模块、所述上拉模块及所述下拉模块中至少一者的包括的晶体管为双栅晶体管，且所述双栅晶体管的一个栅极与控制信号端电连接，所述控制信号端输出的电压用于调节所述双栅晶体管的阈值电压。

3.根据权利要求2所述的移位寄存器，其特征在于，所述第一输入控制模块包括第一晶体管；

优选的，所述第一晶体管为双栅晶体管；其中，

所述第一晶体管的第一栅极与所述第一时钟信号端电连接，所述第一晶体管的第一极与所述输入信号端电连接，所述第一晶体管的第二极与所述第一节点电连接，所述第一晶体管的第二栅极与所述控制信号端电连接。

4.根据权利要求2所述的移位寄存器，其特征在于，所述第二输入控制模块包括第二晶体管；

优选的，所述第二晶体管为双栅晶体管；其中

所述第二晶体管的第一栅极与所述输入信号端电连接，所述第二晶体管的第一极与所述第一电平电压端电连接，所述第二晶体管的第二极与所述第二节点电连接，所述第二晶体管的第二栅极与所述控制信号端电连接。

5.根据权利要求2所述的移位寄存器，其特征在于，所述上拉模块包括第三晶体管；

优选的，所述第三晶体管为双栅晶体管；其中

所述第三晶体管的第一栅极与所述第二节点电连接，所述第三晶体管的第一极与所述第一电平电压端电连接，所述第三晶体管的第二极与所述第一节点电连接，所述第三晶体管的第二栅极与所述控制信号端电连接。

6.根据权利要求2所述的移位寄存器，其特征在于，所述下拉模块包括第四晶体管；

优选的，所述第四晶体管为双栅晶体管；其中

所述第四晶体管的第一栅极与所述第三时钟信号端电连接，所述第四晶体管的第一极与所述第二电平电压端电连接，所述第四晶体管的第二极与所述第二节点电连接，所述第四晶体管的第二栅极与所述控制信号端电连接。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出控制模块包括第五晶体管，所述第五晶体管的栅极与所述第一节点电连接，所述第五晶体管的第一极与所述第二时钟信号端电连接，所述第五晶体管的第二极与所述输出信号端电连接；

所述第二输出控制模块包括第六晶体管，所述第六晶体管的栅极与所述第二节点电连接，所述第六晶体管的第一极与所述第一电平电压端电连接，所述第六晶体管的第二极与所述输出信号端电连接；

优选的，所述移位寄存器还包括第一电容，所述第一电容的第一极与所述第一节点电连接，所述第一电容的第二极与所述输出信号端电连接；

优选的，所述移位寄存器还包括第二电容，所述第二电容的第一极与所述第二节点电连接，所述第二电容的第二极与所述第六晶体管的第一极电连接。

8.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括第七晶体管，所述第七晶体管的栅极与所述第二电平电压端电连接，所述第七晶体管的第一极与所述第一节点电连接，所述第七晶体管的第二极与所述第一输入控制模块及所述上拉模块电连接。

9.一种显示面板，其特征在于，包括多个级联的如权利要求1至8任一项所述的移位寄存器；

除最后一级移位寄存器之外，其余每一级移位寄存器的输出信号端与其下一级移位寄存器的输入信号端电连接。

10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。

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