CN112242440A - 2d-3d异质结隧道场效应晶体管 - Google Patents

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Abstract

本申请公开了一种由诸如黑磷或TMDC的、带隙根据厚度而变化的材料制成的2D‑3D HJ‑TFET，以扩展摩尔定律。更特别地，公开了一种2D‑3D HJ‑TFET的结构及其制造方法，其中2D‑3D HJ‑TFET由诸如黑磷或TMDC的材料制成，从而其消耗较少的功率，具有高的开关速度，可以以互补的方式操作以代替传统的CMOS晶体管，并且可以扩展摩尔定律。

Description

2D-3D异质结隧道场效应晶体管
技术领域
本公开涉及一种新型的隧道场效应晶体管(TFET)，其消耗较少的功率，具有高的开关速度，可以以互补的方式工作以替代互补金属氧化物半导体(CMOS)晶体管，并且被配置成扩展摩尔定律。更特别地，本公开涉及一种2D-3D异质结隧道场效应晶体管(HJ-TFET)的结构及其制造方法，该晶体管采用带隙能量根据其厚度而变化的材料，例如黑磷或过渡金属硫族化合物(transition metal dichalcogenide，TMDC)。
背景技术
由于功耗的限制，根据摩尔定律一直在增加的晶体管的集成度和紧凑度最近几乎没有增加。最近的国际研究报告(Pop，E.2010，Nano Res.3，147)报道，由于晶体管的集成，之前处于可忽略水平的晶体管关断时的待机功耗已经变得与晶体管导通时的开关功耗相当。为了同时降低分别在晶体管导通和关断时的开关功耗和待机功耗，有必要将晶体管的亚阈值摆幅(subthreshold swing，SS)降低至低于作为CMOS晶体管的室温阈值的60mV/dec，该亚阈值摆幅是指将电流增加一个十进位(decade)所需的开关电压。
作为其替代方案，已经对能够通过带间隧穿(BTBT)进行操作从而实现室温下低于60mV/dec的SS的隧道FET(TFET)进行了积极的研究。但是，与这种理论预测相反，据称在四个十进位电流范围内在室温下已经实现了小于60mV/dec的SS的TEET，由于诸如在两种材料的结界面处出现的缺陷、氧化物薄膜和晶格失配的问题而具有非常小的I60(SS＝60mV/dec时的源-漏电流)，从而显示出一种局限性，即其开关速度比CMOS晶体管的开关速度低100-100,000倍(请参见Tomioka，K.等人，2012，VLSI技术研讨会，47，Sarkar，D.等人，2015，Nature 526，91)。此外，关于据称在四个十进位的电流范围内在室温下已经实现小于60mV/dec的SS的TFET，仅存在两种n型异质结隧道场效应晶体管(HJ-TFET)，而尚未开发出p型HJ-TFET。
因此，在当前时间点，开发能够取代现有的CMOS晶体管来扩展摩尔定律的新型低功率互补型TFET，对于人类信息通信科学技术的进步而言被认为是紧迫且至关重要的。
发明内容
本公开旨在解决现有技术中的上述问题，并且本公开的一方面在于提供一种采用诸如黑磷或过渡金属硫族化合物(TMDC)的带隙能量根据其厚度而变化材料的2D-3D异质结隧道场效应晶体管(HJ-TFET)的结构及其制造方法，其中该HJ-TFET消耗较小的功率，具有高开关速度，可以以互补方式操作以代替传统的CMOS晶体管，并且可以扩展摩尔定律。
总结本公开的特征，根据本公开的一方面的晶体管包括：背栅电极；第一绝缘膜，形成在背栅电极上；异质结材料层，形成在第一绝缘膜上并且由带隙能量根据厚度而变化的第一材料制成，该异质结材料层包括用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差；源电极，形成在第一厚度部分的源极区域中；漏电极，形成在第二厚度部分的漏极区域中；以及顶栅电极，形成在第二厚度部分的沟道区域中。
该晶体管可以进一步包括在异质结材料层的漏极区域中形成的第二绝缘膜和石墨电极层或金属电极层。
该晶体管可以进一步包括第三绝缘膜，该第三绝缘膜覆盖在源极区域和沟道区域中的异质结材料层以及在漏极区域中的石墨电极层或金属电极层。漏电极可以在异质结材料层的漏极区域中的石墨电极层或金属电极层上形成。顶栅电极可以在异质结材料层的沟道区域中的第三绝缘膜上形成。
异质结材料层可以包括一种结构，在该结构中第一厚度部分是块体(3D)材料层，并且第二厚度部分是单层(2D)材料层。由于BP或TMDC的带隙能量根据厚度而变化，因此根据第一厚度部分(3D)与第二厚度部分(2D)之间的带隙变化，即使不使用不同的材料，也可以在单个材料层内形成自然异质结。
第二绝缘膜可以包括以化学气相沉积(CVD)或外延方式生长的hBN膜，或以原子层沉积(ALD)方式沉积的高k绝缘膜。第二绝缘膜可以具有1nm或更小的厚度，并且可以用作漏极区域中的石墨电极层或金属电极层与2D材料(BP或TMDC或任何其他2D材料)之间的隧道势垒。
异质结材料层可以包括具有层状结构的范德华材料层，该层状结构包括黑磷(BP)，过渡金属硫族化合物(TMDC)或诸如碲烯和GeP的其他2D材料。
第一绝缘膜可以包括双层绝缘膜。第一绝缘膜可以包括高k绝缘膜和在其上的单层hBN膜。高k绝缘膜用于提高栅极效率，并且单层hBN膜用于保护材料层(例如，BP或TMDC)的材料特性。
晶体管可以进一步在沟道区域中的异质结材料层上包括第三绝缘膜和顶栅电极之间的第四绝缘膜。第三绝缘膜可以是单层hBN膜，并且第四绝缘膜可以包括高k绝缘膜。同样，高k绝缘膜用于提高栅极效率，单层hBN膜用于保护材料层(例如，BP或TMDC)的材料特性。
当在异质结材料层的漏极区域的上表面和侧面上形成第二绝缘膜和石墨电极层或金属电极层时，可以将漏电极构造为接触石墨电极层或金属电极层。
根据施加在漏电极和源电极之间的偏置电压的极性，晶体管可以以n型或p型操作。
根据本公开的另一方面的用于制造晶体管的方法可以包括以下步骤：形成背栅电极；在背栅电极上形成第一绝缘膜；在第一绝缘膜上通过使用带隙能量随厚度变化的第一材料形成异质结材料层，该异质结材料层包括用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差，第一厚度部分和第二厚度部分具有不同的厚度；以及在第一厚度部分的源极区域中形成源电极，在第二厚度部分的漏极区域中形成漏电极，并在第二厚度部分的沟道区域中形成顶栅电极。
该方法可以进一步包括在异质结材料层的漏极区域中形成第二绝缘膜和石墨电极层或金属电极层的步骤。
该方法可以进一步包括形成第三绝缘膜以覆盖源极区域和沟道区域中的异质结材料层以及漏极区域中的石墨电极层或金属电极层的步骤。漏电极可以在异质结材料层的漏极区域中的石墨电极层或金属电极层上形成。顶栅电极可以在异质结材料层的沟道区域中的第三绝缘膜上形成。
根据根据本公开的实施例的2D-3D HJ-TFET的结构以及其制造方法，2D-3D HJ-TFET消耗更少的功率，具有高开关速度，可以提供p型TFET，可以用互补的方式工作，可以代替传统的CMOS晶体管，并且可以扩展摩尔定律。
传统TFET的问题在于，当SS小于60mV/dec时的导通状态电流I60比替换商业化的CMOS晶体管所必需的值的范围小100-100,000倍。然而，根据本公开的实施例的2D-3D HJ-TFET通过以下方式制造：通过使用第一材料的独特特性，调整单一材料的厚度而不是通过组合两种材料，其中所述第一材料的带隙根据厚度变化，例如BP、TMDC或诸如碲烯和GeP的其他2D材料。因此，可以避免诸如在两种材料的界面处发生缺陷、氧化物薄膜和晶格失配的问题，并且可以实现I60＞10μA/μm。
另外，传统TFET的问题在于不可能实现满足室温平均SS＜60mV/dec的p型TFET。然而，根据本公开的实施例的2D-3D HJ-TFET在漏极材料和金属(或石墨)电极之间具有高k绝缘体(HfO2)隧道势垒，使得单个元件可以根据源极-漏极电压的符号以n型或p型操作。因此，可以实现高性能的互补TFET来代替CMOS晶体管，并且最终可以扩展摩尔定律。
因此，根据本公开的实施例的2D-3D HJ-TFET的优点在于，可以实现高性能超低功率互补TFET，其满足跨越4-5个十进位(decade)的电流的室温平均SS(SSave_4-5dec)<20mV/dec，I60>10μA/μm，VDD<0.3V；开关功耗可以降低到0.01fJ以下，即，与最新的现有CMOS(>0.1fJ)相比，至少要小十倍；并且开关延迟可以降低到1-10ps，即，与CMOS的100ps相比至少小十倍。因此，本公开可以提供下一代超低功率TFET，从而为开发可以引领国内外非存储器半导体市场的技术提供基础。特别地，本公开预期提供一种核心技术，其将在非存储器半导体领域中引领未来，并且对工业和经济具有广泛的影响。
附图说明
通过以下结合附图的详细描述，本公开的上述和其他方面、特征和优点将变得更加显而易见，在附图中：
图1是根据本公开的实施例的2D-3D HJ-TFET的截面图；
图2是用于示意性地描述第一材料的晶体结构和方向的示图；
图3A、图3B和图3C是用于描述根据本公开的实施例的2D-3D HJ-TFET的n型操作和p型操作的IV图；
图4A和图4B示出根据本公开的实施例的2D-3D HJ-TFET的两种不同的载流子注入机制(BTBT和热注入)所产生的根据温度的传递曲线；以及
图5A和图5B示出将来自英特尔(Intel)的最新14nm Si MOSFET、传统的n型HJ-TFET、根据本公开的实施例的BP 2D-3D HJ-TFET的SS性能和四个十进位(decade)亚热电子SS平均进行比较的结果。
具体实施方式
现在将详细描述作出本公开的动机及其理论背景。
根据摩尔定律的传统的晶体管尺寸缩小已经实现了当今的信息技术，但是摩尔定律正在接近其极限。即，如上所述，传统的互补金属氧化物半导体(CMOS)晶体管在每当电流增加十倍时就需要至少60mV的开关电压(亚阈值摆幅(SS)60mV/dec)。
作为其替代方案，由于亚热电子SS，TEET作为通过高导通电流I60(SS变为60mV/dec的电流)实现远低于60mV/dec的SS的候选组被广泛研究。
更具体地，理论上预测HJ-TFET将具有高I60，而由于诸如由异质材料制成的异质结(HJ)界面处发生的缺陷之类的问题，传统研究未能满足理论上的期望值。
关于这一点，本公开寻求提出一种具有异质结材料层的2D-3D HJ-TFET，该异质结材料层具有变化的层厚度且由诸如黑磷(black phosphorous，BP)或过渡金属硫族化合物(transition metal dichalcogenide，TMDC)的第一材料制成，该第一材料的带隙能量根据厚度而变化。因此，在对由诸如BP的第一材料制成的2D-3D HJ-TFET的先前测试中，本发明人在满足摩尔定律的同时实现了具有创纪录的高I60(＝0.65-1μA/μm)的、跨越4-5个十进位(decade)的电流的历史最低平均SS，即SSave_4dec≈22.9mV/dec以及SSave_5dec≈26.0mV/dec(请参见《自然纳米技术(Nature Nanotechnology)》15，203(2020))。最近，发明人证实了具有更高的I60＝19.5μA/μm(>10μA/μm)的SSave_4dec≈37.6mV/dec(<60mV/dec)(参见《纳米通讯(Nano Letters)》5，3963(2020))。
更具体地，根据摩尔定律的CMOS晶体管的集成和尺寸缩小已极大地改变了处理和传递数字数据的能力，因此在过去的五十年中改变了人类生活和社会的几乎方方面面。但是，主要由于功耗的缘故，进一步缩小晶体管已达到极限。现有的论文之一(例如，Pop，2010年)表明，以前可以忽略的待机功耗Pstandby已达到开关功耗Pswitching的水平(请参见[等式1]和[等式2])。
在这方面，为了在进一步缩小晶体管的同时减少开关功耗和待机功耗，有必要结合现有的金属氧化物半导体场效应晶体管(MOSFET)，基于等式3来克服作为由热电子离子导致的极限水平的SS＝60mV/dec。
【等式1】
Figure BDA0002589574520000071
其中，f表示时钟频率，C表示输出节点的总电容，VDD表示电源电压。
【等式2】
Pstandby＝VDD Ioff
其中，VDD表示电源电压，Ioff表示关断状态电流。
【等式3】
Figure BDA0002589574520000072
其中，VG表示栅极电压；ID表示源-漏电流；kB表示玻尔兹曼常数；T表示绝对温度；q表示电子的电荷；Cch表示沟道电容；并且Cox表示栅极绝缘膜的电容。
关于这种MOSFET的SS的根本限制起因于热载流子注入机制，该热载流子注入机制防止将晶体管从关断状态切换到导通状态所必需的晶体管电源电压VDD的进一步降低。此外，为了降低SS<60mV/dec时的功耗，必须伴随高导通电流，以便可以快速驱动后续晶体管。器件和系统的国际发展规划(IRDS)预测，在不久的将来，将需要一种超过CMOS的具有新材料的新器件结构来解决晶体管缩小问题。对此，Nikonov和Young比较了CMOS器件的许多替代方案的最终电路性能，并将隧道晶体管确定为一种有前途的技术。
特别是，由于带间隧穿(BTBT)的冷电荷注入机制，TFET内部的SS可能会大大降低到热电子电荷注入的SS极限(60mV/dec)以下，并且TFET已被提出作为MOSFET的主要替代方案。
然而，尽管进行了深入研究，但由于对用于替代MOSFET的TFET有两个主要的同时要求，因此尚未实现适用于低功率应用的TFET。更具体地，尚未实现1)SSave_4-5dec<60mV/dec，这是室温下4-5个十进位电流下的平均SS，以及2)高I60＝1-10μA/μm，这近似于最新的MOSFET的阈值电压Vth下的导通电流水平。
即，迄今尚未报道p型TFET的实现，并且据报道，在某些情况下，n型TFET在T＝300K时实现SSave_4dec<60m V/dec。但是，已实现的I60比要求的范围低2-5个数量级。导通电流与开关延迟时间成反比，因此增加I60对于以更高的速度操作基于TFET的逻辑门至关重要。
I60主要取决于可通过以下[等式4]定义的Wentzel-Kramer-Brillouin近似方法计算出的BTBT隧穿概率，其中ΔΦ表示BTBT能量窗口，λ表示屏蔽隧穿深度，m*表示载流子有效质量，Eg表示带隙，e表示电子的电荷，
Figure BDA0002589574520000082
表示普朗克常数。
【等式4】
Figure BDA0002589574520000081
参考[等式4]，很明显，为了实现高I60，需要最小化Eg、m*和λ，从而使隧穿概率最大化。与此相关，计算机仿真模型计算结果表明，原子稀薄的2D沟道材料比3D材料更有利于通过栅极调制来减小λ。器件仿真表明，通过将小带隙源极和大带隙沟道材料耦合而获得的异质结(HJ)的BTBT可以降低Ioff，可以大幅提高I60，并且可以降低SS。
但是，诸如在结界面处出现缺陷、氧化物和晶格失配之类的问题已成为开发高性能HJ-TFET的主要障碍。Sarkar等人在先前的实验论文中报道，对于MoS2/Ge垂直HJ-TFET实现了SSave_4dec≈31mV/dec。但是，与理论预期相反，HJ-FET仅表现出I60≈4.2×105μA/μm，这意味着由于通过将MoS2和Ge耦合形成的HJ界面处的氧化物隧道势垒，I60/Ioff非常低(约7.0×103)。
在下文中，根据本公开的实施例，提供了一种2D-3D HJ-TFET，其中通过使用第一材料将其制造为具有小带隙的源极区域和大带隙的沟道区域，所述第一材料的带隙能量根据其厚度而变化，例如黑磷(BP)、TMDC或诸如碲烯(tellurene)和GeP的其他2D材料，从而防止异质材料之间的结界面处的问题，并且在漏极区域中使用高k绝缘膜(用于隧道势垒)和石墨电极层，从而在满足摩尔定律的同时实现具有高I60(＝0.65-1μA/μm)的SSave_4dec≈22.9mV/dec，具有更高I60＝19.5μA的SSave_4dec≈37.6mV/dec。
图1是根据本公开的实施例的2D-3D HJ-TFET 100的截面图。在下文中，为了描述根据本公开的实施例的2D-3D HJ-TFET 100的结构，将一起描述其制造方法。
参照图1，根据本公开的实施例的2D-3D HJ-TFET 100可以包括在衬底10上形成的背栅电极20、第一绝缘膜30、材料层40、第二绝缘膜50、石墨电极层或金属电极层60、第三绝缘膜70、源电极91、顶栅电极92和漏电极93。然而，本公开不必限于此，可以省略上述组件中的一些，或者可以部分地添加其他组件。
更具体地，可以使用诸如SI衬底、绝缘体上硅(SOI)衬底、蓝宝石衬底和III-V族化合物半导体衬底的各种衬底作为衬底10，并且可以在其上形成诸如SiO2的绝缘膜作为缓冲层。
另外，背栅电极20可以在衬底10上或衬底10上的绝缘膜(例如，hBN，SiO2等)上形成为由诸如Pt、Pd、Al、Cu、Au、Ag等的金属制成的图案。例如，材料层40的沟道区域(ii)的部分或全部可以形成为放置在背栅电极20上。此外，在某些情况下，材料层40的漏极区域(iii)的部分或全部可以另外形成为放置在背栅电极20上。
另外，第一绝缘膜30可以由HfO2、SiO2、金属氧化物、hBN等制成，以覆盖背栅电极20。第一绝缘膜30可以包括双重绝缘层。例如，第一绝缘膜30可以包括高k绝缘膜和在其上的六方氮化硼(hBN)膜(双层膜结构)。hBN膜可以形成为具有单层厚度(例如2-5nm)，以用作二维材料层40的封盖层。另外，高k绝缘膜可以由介电常数大于SiO2的材料制成，例如HfO2，HfSiO，HfSiON或ZrO。高k绝缘膜可以具有2-5nm的厚度。高k绝缘膜可用于提高栅极效率，并且单层hBN膜可用于保护诸如BP、TMDC或诸如碲烯和GeP的其他2D材料的二维材料层40的材料特性。
另外，异质结材料层40可以由层状结构的范德华材料制成，以在第一绝缘膜30上包括第一材料，第一材料的带隙能量根据其厚度而变化。第一材料可以是黑磷(BP)或过渡金属硫族化合物(TMDC)，或者不必限于此。此外，如图1所示，根据本公开，异质结材料层40可以被配置为包括用于源极区域(i)的厚的(块体(bulk)，3D)第一厚度部分(例如，60nm-100nm)和用于沟道区域(ii)和漏极区域(iii)的薄的(2D)第二厚度部分(例如，单层或多层(多个单层)厚度)。这样的厚度差可以自然地产生，或者可以通过以下方式形成以用于批量加工：用第一材料形成具有预定厚度的材料层，然后通过预定的蚀刻方法执行图案化工艺，或者利用荫罩形成第二厚度部分，然后处理相应的部分以使该部分不再生长。另外，异质结材料层40的沟道区域(ii)的部分或全部或者异质结材料层(40)的漏极区域(iii)的部分或全部可以形成为放置在背栅电极20的上方。
如上所述，第一材料(例如，BP或TMDC)的带隙能量根据厚度而改变，并且即使不使用异质材料，也可以通过仅使用第一材料来形成异质结材料层40，从而基于带隙在第一厚度部分(3D)和第二厚度部分(2D)之间的变化来实现2D-3D异质结。这样，在本公开中，厚度可以水平地改变，以提供具有小带隙的源极区域(i)和具有大带隙的沟道区域(ii)。此外，如下所述，可以在漏极区域(iii)中设置非常薄(例如，小于1nm)的隧道势垒高k绝缘膜50和石墨电极层或金属电极层60，从而可以在满足摩尔定律的同时实现高导通电流和低SS，并实现低功率驱动。另外，尽管在下面的描述中假定异质结材料层40是黑磷(BP)，但是也可以通过使用诸如包括TaS2、NbTe2、TiSe2，WS2，WTe2，PdSe2，PtSe2和MoS2的过渡金属硫族化合物(TMDC)的其他材料以及诸如碲烯和GeP等的其他2D材料来实现异质结材料层40，这些材料具有随厚度改变带隙的特性。另外，如图2所示，诸如BP的异质结材料层40可以在锯齿形(Zigzag)方向和扶手形(Armchair)方向上具有结晶性，但是本公开不必限于此。
此外，可以在异质结材料层40的漏极区域(iii)中形成第二绝缘膜50和石墨电极层60。可以用金属电极层代替石墨电极层60。第二绝缘膜50可以由hBN制成以保护材料层40的材料特性。可选地，第二绝缘膜50可以被配置为如上所述的高k绝缘膜(例如，HfO2)，以用于封盖，并且其厚度可以为1nm或更小。另外，第二绝缘膜50可以用作石墨电极层或金属电极层60与漏极区域(iii)中的材料层40的2D第二厚度区域之间的隧道势垒。可以通过CVD、外延生长、原子层沉积(ALD)或其他方法来沉积第二绝缘膜50。例如，可以以化学气相沉积(CVD)方式或外延方式来生长hBN膜，并且可以以ALD方式来沉积并形成高k绝缘膜。
在下文中，除了诸如第二绝缘膜50(例如，hBN膜或高k膜)的厚度为1nm或更小的情况的具体提及的情况外，2D-3D HJ-TFET100的其他组件，即，背栅电极20、第一绝缘膜30、2D材料层40、石墨电极层或金属电极层60、第三绝缘膜70、源电极91、顶栅电极92、漏电极93的厚度可以为2-100nm。
然而，需要提高栅极效率以减小SS，并且为此，第一绝缘膜30和第三绝缘膜70理想地具有2-5nm的厚度。在根据本公开的实施例的2D-3D HJ-TFET 100的以下描述中，假设其被制造为包括这样的纳米级组件(例如1-100nm)，但是本公开不限于此，并且根据本公开的2D-3D HJ-TFET 100的组件可以根据设计目的扩展到微米或毫米级，使得它们以纳米级以上的大尺寸实现。
另外，如图1所示，第二绝缘膜50和石墨电极层或金属电极层60可以通过图案化工艺形成以覆盖异质结材料层40的漏极区域(iii)的上表面和侧表面(在图中为前侧表面、后侧表面或右侧表面)。在某些情况下，石墨电极层或金属电极层60可以仅形成在漏极区域(iii)的上表面上方的第二绝缘膜50上(例如，不包括侧表面)。
接下来，可以形成第三绝缘膜70以覆盖源极区域(i)和沟道区域(ii)中的异质结材料层40以及漏极区域(iii)中的隧道势垒第二绝缘膜50和石墨电极层或金属电极层60。第三绝缘膜70可以是用于封盖的hBN膜。然而，本公开不必限于此，并且第四绝缘膜71可以进一步形成在沟道区域(ii)中的异质结材料层40上方的第三绝缘膜70和顶栅电极92之间。例如，如上所述，第三绝缘膜70可以是hBN单层膜(例如2-5nm)，并且第四绝缘膜71可以是高k绝缘膜(例如2-5nm)。另外，如果不使用高k绝缘膜，则hBN可以具有2-5nm的厚度并且可以用作顶栅电极92的绝缘体。高k绝缘膜可以用来提高栅极效率，并且单层hBN膜可用于保护2D材料层40(例如，BP或TMDC)的材料特性。
接下来，可以分别在源极区域(i)、沟道区域(ii)和漏极区域(iii)中形成源电极91、顶栅电极92和漏电极93。为此，首先对第三绝缘膜70和第四绝缘膜71进行图案化工艺，以暴露异质结材料层40的源极区域(i)和漏极区域(iii)。随后，通过形成由诸如Pt、Pd、Al、Cu、Au或Ag之类的金属制成的图案的工艺，源电极91可以形成为接触异质结材料层40的源极区域(i)，漏电极93可以形成为接触异质结材料层40的漏极区域(iii)中的石墨电极层或金属电极层60，并且可以在异质结材料层40的沟道区域(ii)中的第三绝缘膜70/第四绝缘膜71上形成顶栅电极92。
作为更具体的示例，如果在异质结材料层40的漏极区域(iii)的上表面和侧表面上形成隧道势垒第二绝缘膜50和石墨电极层或金属电极层60，则漏电极93可以形成为与异质结材料层40的漏极区域(iii)的上表面和侧表面上的石墨电极层或金属电极层60接触。此外，第二绝缘膜50和石墨电极层或金属电极层60的形成方式以及漏电极93相对于其放置的位置可以不同地实现。
如上配置的根据本公开的实施例的2D-3D HJ-TFET 100可以借助于施加在漏电极93和源电极91之间的偏置电流Vds而具有n型或p型操作模式。另外，通过栅极电压的组合可以进行开/关切换，栅极电压即施加到背栅电极20和顶栅电极92的偏置电压。在n型操作模式下，与n型MOSFET的情况一样，增加施加到栅电极(例如，背栅电极)的电压以使其导通，并且在p型操作模式下，与p型MOSFET的情况一样，减小施加到栅电极(例如，顶栅电极)的电压以使其导通。
为了解决传统HJ-TFET的主要问题(性能降低)，并且为了利用带隙能量根据其厚度而变化的第一材料(例如，BP或TMDC)的能带特性，根据本公开的实施例的2D-3D HJ-TFET100通过使用第一材料具有多个块体层和单层(ML)，以分别构成用于HJ-TFET的源极和沟道的异质结材料层40。
例如，根据层厚度，直接带隙从ML BP的情况下的Eg≈2.0eV变为块体BP的情况下的Eg≈0.3eV。这种与厚度有关的能带特性使得有可能解决传统HJ-FET的主要问题。因此，根据本公开的实施例的2D-3D HJ-TFET 100不具有通过结合不同的材料形成的异质结(HJ)，而是可以具有通过改变BP厚度形成的HJ，从而解决了传统的FTET性能降低的问题(例如，结界面处的缺陷)。
另外，图2中的BP的扶手形方向的有效载流子质量在空穴和电子的情况下分别为0.15和0.17me，其显著小于包括TMDC(MoS2：0.55-0.56me，MoSe2：0.49-0.61me和WSe2：0.44-0.48me)的具有非零带隙的其他2D材料。因此，这可以意味着，参考[等式4]，在BP TFET的情况下的I60可以高于其他基于范德华材料的TFET的I60。由于BP独有的这种能带特性，根据本公开的2D-3D HJ-TFET 100可以获得在迄今为止报道的所有TFET之中最低的SSave_4dec≈26mV/dec、最高的I60≈1.0μA/μm，并且I60/Ioff为约3.6×105。
另外，与传统的TFET不同，根据本公开的实施例的2D-3D HJ-TFET 100可以具有通过使用高k绝缘体(例如HfO2)以原子层沉积(ALD)方式沉积在单层漏极异质结材料层40和金属漏电极93(或石墨电极层或金属电极层60)之间的第二绝缘膜50。如果根据本公开的实施例的2D-3D HJ-TFET 100在漏电极93下方具有高k第二绝缘膜50，则可以首次实现互补TFET，即，如上所述根据施加在漏电极93和源电极91之间的偏置电压的极性，可以以n型或p型操作单个元件。在这种情况下，隧道势垒的作用如下。首先，众所周知，当沉积金属电极时，普通单层(ML)2D材料的能带结构可能会被破坏，从而导致金属化，并且可能发生诸如费米能级钉扎的副作用。本公开提出的异质结材料层40与金属漏电极93之间的绝缘体(例如，HfO2)可以从根本上解决这些问题，从而改善HJ-TFET性能。第二，绝缘体HfO2根据漏极-源极电压Vds的符号来有利地调整漏极区域单层(ML)2D材料的掺杂水平。如果将Vds应用于普通TFET，则仅会发生载流子的电化学电势差。在根据本公开的实施例的2D-3D HJ-TFET 100的情况下，Vds通过放置在漏极处的HfO 2形成电容耦合，从而使得可以额外地调整单层(ML)漏极2D材料的掺杂。即，调整Vds使得可以如图3中那样跃迁漏极区域(iii)的单层(ML)能带，从而获得诱导漏极材料的掺杂以便跃迁到MOSFET中的n型(Vsd>0)或p型(Vsd<0)的结果。结果，在单个TFET元件中的n型/p型互补操作变得可能。
因此，如果通过利用位于单层(ML)异质结材料层40的沟道区域(ii)中的顶栅电极92的电压Vtg来调整沟道区域(ii)中的掺杂，在源极区域(i)块体和漏极区域(iii)之间打开隧穿能量窗口(ΔΦ>0)(参见[等式4])，则借助于带间隧穿(BTBT)的机制而流动导通状态电流。同样，如果通过调整Vtg关闭源极区域(i)和漏极区域(iii)之间的能量窗口，则达到关断状态。这样的工作原理使得可以以n型或p型使用单个TFET，并且该TFET可以用作低功率高性能HJ-TFET。
在下文中，将参照图2、图3A、图3B、图3C、图4A、图4B、图5A和图5B描述本公开。然而，本公开不限于图2、图3A、图3B、图3C、图4A、图4B、图5A和图5B中的实施例和实验数据，并且可以在更加多样化的实施例中实现根据本公开的2D-3D HJ-TFET 100。
图3B和图3C是用于描述图1中的2D-3D HJ-TFET 100的n型操作和p型操作的IV图(参见本发明人的先前研究实验结果，《自然纳米技术(Nature Nanotechnology)》15，203(2020))。该图示出了当源电极91上的电压接地(Vs＝0)时，在漏电极93的电压|VD|≤0.7V下由BP制成的两个2D-3D HJ-TFET的BP能带特性和IV传递曲线。
另外，图3A是示出2D-3D HJ-TFET 100的结构以及源极、沟道和漏极的每个部分的BP能带的示图。在各个区域(i，ii，iii)中以不同程度的亮度表示的BP指示每个区域具有不同的掺杂水平。n型和p型操作模式由施加到与ML BP的漏极区域(iii)相对应的漏电极93的偏置电压VD的极性(正号或负号)确定。
图3B示出了在VD＝-0.6V时的p型2D-3D HJ-TFET 100的传递曲线，并且开/关切换需要顶栅电极92的电压摆幅(ΔVTG＝0.15V)。图3C示出了在VD＝+0.7V时的n型2D-3D HJ-TFET 100的传递曲线，并且开/关切换需要背栅电极20的电压摆幅(ΔVBG＝0.2V)。
图3B和图3B中切换部分的虚线表示与各个器件有关的亚阈值倾斜度，为了比较，虚线的三角形表示当SS＝60mV/dec时的亚阈值倾斜度。通过控制VBG，VTG和VD，可以调整2D材料层40的部分(ii)和(iii)，使得在块体3D和ML 2D BP之间出现隧穿窗口能量(ΔΦ>0)。结果，在整个源极区域(i)、沟道区域(ii)和漏极区域(iii)中都可以进行带间隧穿(BTBT)。如果阻断能量窗口，则TFET被关断。
图3B示出了当SSave_4dec＜60mV/dec时的第一器件的第一p型TFET操作。此外，VD＝0.6V时的第一器件p型操作就SSave_4dec和I60而言均优于所有传统TFET(包括n型TFET)，并且I60接近要求的范围(1-10μA/μm)。测得的漏极电流ID vs.VTG(在图3B中，栅极介电材料：hBN5nm)表示SSave_4dec≈23.7mV/dec且I60≈0.65μA/μm。
另外，在图3C中，第二器件在VD＝+0.7V下的n型操作在具有亚热电子SSave_4dec的所有先前TFET之中显示出显著低的SSave_4dec和最高的I60。测得的ID和VBG(栅极介电材料：hBN3nm)表示SSave_4dec≈24.0mV/dec且I60≈0.054μA/μm。与最近的MOSFET的ΔVG＝0.7V相比，第一器件和第二器件的开/关切换分别需要显著低的电压ΔVTG＝0.15V和ΔVBG＝0.2V，这意味着根据本公开的BP 2D-3D HJ-TFET 100可以大大降低功耗。
异质结材料层40的3D源极区域(i)(例如，块体BP)具有较大的厚度(例如，60-100nm)，并因此不随栅极电压而变化。因此，顶栅电压VTG和背栅电压VBG单独影响沟道区域(ii)和漏极区域(iii)。通过在漏极区域(iii)中使用石墨电极层或金属电极层60和异质结材料层40(例如ML BP)之间的超薄的第二绝缘膜50(可以包括2-3层hBN或HfO2)而获得的隧道势垒结，比异质结材料层40中石墨或金属的直接结更有利。
作为更具体的示例，异质结材料层40(例如，ML BP)与石墨电极层、金属电极层60或漏电极93的金属原子之间的强化学相互作用可能破坏异质结材料层40的能带结构并导致物化。因此，超薄的第二绝缘膜50(例如，hBN)可以保护异质结材料层40。此外，超薄的第二绝缘膜50增大异质结材料层40与石墨电极层、金属电极层60或漏电极93之间的距离。因此，在漏极区域(iii)(例如，ML BP)中不会发生费米能级钉扎。可以预期，费米能级钉扎将无论金属功函数如何都会由于BP异质结材料层40的原子P和金属原子之间的化学偶联而发生。因此，可以通过施加到石墨电极层或金属电极层60的漏电极93偏置电压VD来调整ML BP漏极区域(iii)的化学势，所述石墨电极层或金属电极层60具有超薄的第二绝缘膜50(例如，hBN)，其设置在石墨电极层或金属电极层60与异质结材料层40之间(例如，ML BP)。另外，如果将BP用于异质结材料层40，则优选地将该器件制造为使得在扶手形方向上传递载流子，以增加导通电流，该扶手形方向具有比锯齿形方向小的m*。即使将其他种类的TMDC用于异质结材料层40，也优选地制造该器件以使得沿具有小m*的方向注入载流子，以增加导通电流。
关于n型和p型TFET的器件优化对于开发用于CMOS操作的低功率互补TFET技术至关重要。如上所述，正(或负)VD使漏极区域(iii)向下(或向上)移动。如果通过VD控制漏极区域(iii)ML能带边缘，则可以根据VD的符号将具有异质结材料层40(例如，BP或TMDC)的器件作为互补的n型/p型TFET来操作。要注意的是，如果VD不移动ML BP漏极区域(iii)的能带，则不管VD的符号如何，根据本公开的器件都不能用作互补TFET。在导通状态下，通过栅极电压调整ML BP沟道区域(ii)和ML BP漏极区域(iii)，以便在块体3D与异质结材料层40(例如ML 2D BP或TMDC)之间打开隧穿能量窗口(ΔΦ>0)。因此，BTBT隧穿概率([等式4])变得重要。如果隧穿能量窗口被阻断，则TFET被关断。在对应于VD＞0的n型TFET的情况下，ΔΦ＝[诸如源极侧块体3D BP的异质结材料层40的价带的最大值]-[诸如ML BP 2D的异质结材料层40的导带的最小值]；在对应于VD<0的p型TFET的情况下，ΔΦ＝[诸如ML BP 2D的异质结材料层40的价带的最大值]-[诸如源极侧块体3D BP的异质结材料层40的导带的最小值]。
图4A和图4B示出根据本公开实施例的由2D-3D HJ-TFET 100的两种不同的载流子注入机制(BTBT和热注入)产生的根据温度的传递曲线。
图4A示出关于n型2D-3D TFET操作的根据温度的传递曲线。如图4A和图4B中的箭头(在图4A中从左至右，在图4B中从右至左)所示，示出了在以50K为单位从8K至300K的温度下测量的传递曲线。
BTBT开/关切换根据栅极电压而发生，根据温度而不同地变化，并且在低温下具有增大的跃迁间隙。这可能与间隙内杂质的状态或掺杂水平随温度的变化有关。参照图4A和图4B的图内的小框内的图，黑色线和点(线性图)表示在热注入极限下测量的SSave_2dec，并且根据温度线性变化。另外，参考小框内的图，标记为BTBT的线和点(显示无变化的下部图)表示在BTBT极限下测得的SSave_2dec，并且与温度几乎无关。
如上所述，在器件具有由于厚度变化而形成的异质结材料层40(例如2D-3D BP或TMDC)的情况下，根据VBG和VD存在两种开/关机制。即，当在沟道区域(ii)和漏极区域(iii)之间的ML BP内部通过VBG减小势垒时，发生热注入，从而使热载流子能够越过势垒移动。另一方面，如果源极区域(块体BP，区域(i))和沟道区域(ML BP，区域(ii))被反向掺杂，从而打开隧穿窗口(ΔΦ＞0)，则发生BTBT。在BTBT和热注入区域分别从与温度有关的传递曲线中提取SSave_4dec和SSave_3dec。从图4A和图4B可以清楚地看出，在T＝300K时具有SSave_4dec＜60mV/dec的p型操作和n型操作二者在8-300K之间都保持恒定的SSave_4dec，并且载流子注入机制是BTBT。当BTBT占主导地位时，高于源极和沟道的价带的最大值并且等于/小于导带的最小值的源极费米分布的热激活部分被有效地阻断，因此隧穿概率([等式4])变得与温度无关。因此，电子系统被有效地冷却，并且可以维持低温。另一方面，随着越过具有温度T的势垒而被热激活的载流子的指数增长，SS在热注入极限表现出对温度T的线性相关。与温度相关的传递曲线在BTBT跃迁过程中表现出其他特性。开/关切换根据栅极电压而发生，并且根据温度而不同地变化，并且关断状态(传输间隙)在较低温度下具有较宽的栅极电压。在较低温度下增加的传输带隙与预测的理论计算不一致，因为ML BP的带隙将在低温下减小。传输间隙在高温下减小可能与间隙内的杂质的状态或掺杂水平随温度的变化有关。
图5A和图5B示出了来自英特尔的最新14nm Si MOSFET、传统n型HJ-TFET和根据本公开的BP 2D-3D HJ-TFET 100的SS性能和四个十进位亚热电子SS平均值的比较结果(参见本发明人的先前研究实验结果，《自然纳米技术(Nature Nanotechnology)》15，203(2020))。
图5A示出了从传递曲线提取的关于ID的SS数据，在中心的水平虚线表示SS＝60mV/dec，并且在中心虚线上指示优选的I60范围的方形表示(1-10μA/μm)范围。黑色三角形点指示有关n型14nm Si MOSFET的数据。
图5B示出了从传递曲线提取的关于I60的SSave_4dec数据，并且在右下角指示优选I60范围(优选角)的方形表示在低SSave_4dec＜20mV/dec下的优选I60范围1-10μA/μm。倒三角形和星形点表示关于传统Si/III-V HJ-TFET和MoS2/Ge HJ-TFET的数据。用空心圆圈标记的点数据指示VD＝-0.6V下的根据本公开的p型BP 2D-3D HJ-TFET器件，并且用小正方形标记的点数据指示VD＝+0.9V下的根据本公开的n型BP 2D-3D HJ-TFET器件。
从图5A和图5B中的比较数据可以清楚地看出，根据本公开的BP(或TMDC)2D-3DHJ-TFET 100器件优于其他传统的TFET。更重要的事实是，根据本公开的BP 2D-3D HJ-TFET100器件首次可以在p型操作和n型操作二者中同时满足两个必要要求(亚热电子SSave_4dec和高I60)。
更具体地，迄今为止，报道了只有两种n型TFET能够在四个十进位电流下实现亚热电子SSave<60mV/dec(p型TFET未能实现)，而这两种n型TFET的局限性在于其I60比要求的范围1-10μA/μm低2-5个数量级。
相反，从图5A可以清楚地看出，根据本公开的BP 2D-3D HJ-TFET 100的Ioff的大小比英特尔14nm Si MOSFET的Ioff大小低3-4个数量级，待机功耗减少了103-104，并且I60约为1μA/μm，I60已经被充分提高至与MOSFET阈值电压附近的导通电流可比。这也意味着根据本公开的2D-3D HJ-TFET 100可以是对以足够高的速度操作的低功率开关的有竞争力的替代。
图5B示出，与其他传统TFET相比，根据本公开的2D-3D HJ-TFET 100的性能最接近要求两个主要性能指标即低SSave_4dec和高I60的性能水平。
在本发明人的先前研究中实现的最低漏极电压在p型操作的情况下为VD＝-0.6V，在n型操作的情况下为VD＝+0.7V。然而，通过在石墨电极层或金属电极层60与ML BP异质结材料层40之间选择性地使用高k介电材料(或控制漏极区域(iii)中的化学掺杂)产生的性能提高，可以进一步降低VD。另外，本公开不存在诸如在BP2D-3D HJ的情况下异质材料之间的结界面处的缺陷的问题，并且在等于/小于0.5V的低偏压下可以将BP 2D-3D HJ-TFET100的导通电流提高至MOSFET的导通电流的电平(100-1000μA/μm)。
因此，根据本公开的实施例的2D-3D HJ-TFET 100具有异质结材料层，该异质结材料层通过使用第一材料被配置为包括：用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差，所述第一材料的带隙能量根据厚度而变化，例如黑磷(BP)、过渡金属硫族化合物(TMDC)或诸如碲烯和GeP的其他2D材料。因此，能够实现这样的TFET，其消耗更低的功率，开关速度高，可以互补方式操作，可以代替传统的CMOS晶体管，并且可以扩展摩尔定律。

Claims (20)

1.一种晶体管，包括：
背栅电极；
第一绝缘膜，形成在所述背栅电极上；
异质结材料层，形成在所述第一绝缘膜上并且由第一材料制成，所述第一材料的带隙能量根据厚度而变化，所述异质结材料层包括用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差，所述第一厚度部分和所述第二厚度部分具有不同的厚度；
源电极，形成在所述第一厚度部分的所述源极区域中；
漏电极，形成在所述第二厚度部分的所述漏极区域中；和
顶栅电极，形成在所述第二厚度部分的所述沟道区域中。
2.根据权利要求1所述的晶体管，进一步包括形成在所述异质结材料层的所述漏极区域中的第二绝缘膜和石墨电极层或金属电极层。
3.根据权利要求2所述的晶体管，进一步包括第三绝缘膜，所述第三绝缘膜覆盖所述源极区域和所述沟道区域中的所述异质结材料层以及所述漏极区域中的所述石墨电极层或金属电极层；
其中，所述漏电极形成在所述异质结材料层的所述漏极区域中的所述石墨电极层或金属电极层上，以及
其中，所述顶栅电极形成在所述异质结材料层的所述沟道区域中的所述第三绝缘膜上。
4.根据权利要求1所述的晶体管，其中，在所述异质结材料层中，根据所述第一厚度部分和所述第二厚度部分之间的带隙变化，即使在不使用不同材料的情况下，也在单个材料层内通过厚度差形成异质结。
5.根据权利要求1所述的晶体管，其中，所述异质结材料层包括一种结构，在所述结构中所述第一厚度部分是块体(3D)材料层，并且所述第二厚度部分是单层(2D)材料层。
6.根据权利要求2所述的晶体管，其中，所述第二绝缘膜包括hBN膜或高k绝缘膜。
7.根据权利要求6所述的晶体管，其中所述hBN膜以化学气相沉积(CVD)或外延方式生长。
8.根据权利要求6所述的晶体管，其中，所述高k绝缘膜以原子层沉积(ALD)方式沉积并形成。
9.根据权利要求2所述的晶体管，其中，所述第二绝缘膜的厚度是1nm或更小。
10.根据权利要求3所述的晶体管，其中，所述第二绝缘膜用作所述石墨电极层或金属电极层与所述漏极区域中的所述异质结材料层之间的隧道势垒。
11.根据权利要求1所述的晶体管，其中，所述异质结材料层包括具有层状结构的范德华材料层，所述层状结构包括黑磷(BP)、过渡金属硫族化合物(TMDC)或诸如碲烯和GeP的其他2D材料。
12.根据权利要求1所述的晶体管，其中，所述第一绝缘膜包括双层绝缘膜。
13.根据权利要求1所述的晶体管，其中所述第一绝缘膜包括高k绝缘膜和在该高k绝缘膜上的hBN膜。
14.根据权利要求3所述的晶体管，进一步包括在所述沟道区域中的所述异质结材料层上的、在所述第三绝缘膜和所述顶栅电极之间的第四绝缘膜。
15.根据权利要求14所述的晶体管，其中，所述第三绝缘膜是hBN膜，并且所述第四绝缘膜包括高k绝缘膜。
16.根据权利要求3所述的晶体管，其中，当所述第二绝缘膜和所述石墨电极层或金属电极层形成在所述异质结材料层的所述漏极区域的上表面和侧表面上时，所述漏电极被构造为接触所述石墨电极层或金属电极层。
17.根据权利要求1所述的晶体管，其中，根据施加在所述漏电极和所述源电极之间的偏置电压的极性，所述晶体管以n型或p型操作。
18.一种用于制造晶体管的方法，所述方法包括：
形成背栅电极；
形成在所述背栅电极上形成的第一绝缘膜；
通过使用带隙能量随厚度变化的第一材料在所述第一绝缘膜上形成异质结材料层，所述异质结材料层包括用于源极区域的第一厚度部分和用于沟道区域和漏极区域的第二厚度部分，从而具有厚度差，所述第一厚度部分和所述第二厚度部分具有不同的厚度；以及
在所述第一厚度部分的所述源极区域中形成源电极，在所述第二厚度部分的所述漏极区域中形成漏电极，并且在所述第二厚度部分的所述沟道区域中形成顶栅电极。
19.根据权利要求18所述的方法，进一步包括：形成在所述异质结材料层的所述漏极区域中形成的第二绝缘膜和石墨电极层或金属电极层。
20.根据权利要求19所述的方法，进一步包括：形成第三绝缘膜，以覆盖所述源极区域和所述沟道区域中的所述异质结材料层以及所述漏极区域中的所述石墨电极层或金属电极层，
其中，在所述异质结材料层的所述漏极区域中的所述石墨电极层或金属电极层上形成所述漏电极，并且
其中，在所述异质结材料层的所述沟道区域中的所述第三绝缘膜上形成所述顶栅电极。
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