KR101905186B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 고집적화를 도모하여 단위 면적당의 기억 용량을 증가한다.
반도체 장치는 반도체 기판에 형성된 제 1 트랜지스터와, 제 1 트랜지스터 위에 형성된 제 2 트랜지스터를 갖는다. 또한, 제 2 트랜지스터의 반도체층은 반도체층 위쪽 측에서 배선과 접촉되고, 아래 쪽 측에서 제 1 트랜지스터의 게이트 전극과 접촉된다. 이러한 구조로 함으로써 배선 및 제 1 트랜지스터의 게이트 전극을 제 2 트랜지스터의 소스 전극 및 드레인 전극으로서 기능할 수 있다. 이로써, 반도체 장치의 점유 면적을 저감할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시하는 발명은 반도체 소자를 이용한 반도체 장치 및 그 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는 전력이 공급되지 않으면 기억된 내용이 상실되는 휘발성 기억 장치와, 전력이 공급되지 않아도 기억된 내용이 유지되는 비휘발성 기억 장치로 크게 나눌 수 있다.
휘발성 기억 장치의 대표적인 예로서 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 따라 DRAM에서는 정보를 판독하면 커패시터의 전하가 상실되기 때문에 정보를 판독할 때마다 다시 기록 동작을 행할 필요가 있다. 또한, 기억 소자를 구성하는 트랜지스터에서는 오프 상태의 소스와 드레인간의 리크 전류(오프 전류) 등에 의하여 트랜지스터가 선택되지 않는 상황에서도 전하가 유출(流出) 또는 유입(流入)되기 때문에 정보의 유지 기간이 짧다. 따라서, 소정의 주기에 다시 기록 동작(리프레시 동작)을 행할 필요가 있고, 소비 전력을 충분히 저감하기 어렵다. 또한, 전력이 공급되지 않으면 기억 내용이 상실되기 때문에 오랜 기간에 걸쳐 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작을 행할 필요가 없고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하기 때문에 기억 용량당의 단가가 비싼 문제가 있다. 또한, 전력이 공급되지 않으면 기억 내용이 상실되는 점은 DRAM과 마찬가지다.
비휘발성 기억 장치의 대표적인 예로서 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 부유 게이트를 갖고, 상기 부유 게이트에 전하를 유지시킴으로써 정보를 기억하기 때문에 정보의 유지 기간은 매우 오래 가고(반영구적), 휘발성 기억 장치와 달리 리프레시 동작할 필요가 없는 이점을 갖는다(예를 들어, 특허 문헌 1 참조).
그러나, 기록시에 발생하는 터널 전류로 인하여 기억 소자를 구성하는 게이트 절연층이 열화되므로 소정 횟수 기록됨으로써 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이러한 문제의 영향을 완화하기 위하여, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 방법이 채용되지만, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. 그리고, 이러한 방법을 채용하여도 근본적인 수명 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보의 재기록 빈도가 높은 용도에는 적합하지 않다.
또한, 부유 게이트에 전하를 주입하거나 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하고, 또한 높은 전압을 생성하기 위한 회로도 필요하다. 게다가 전하를 주입하거나 또는 제거하기 위하여 시간이 비교적 오래 걸리고, 기록 및 소거의 고속화가 용이하지 않은 문제도 있다.
비휘발성 기억 장치의 다른 예로서 자성 재료를 사용한 기억 장치인MRAM(Magnetoresistive Random Access Memory)이 있다. MRAM은 기록 동작에서의 소비 전력이 비교적 높기 때문에 다수의 메모리 셀에 동시에 기록 동작을 행하기 어려운 문제가 있다.
일본국 특개소57-105889호 공보
상술한 문제를 감안하여 본 발명의 일 형태에서는 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고 또 기록 횟수의 제한도 없는 새로운 구조의 반도체 장치를 제공하는 것을 하나의 목적으로 한다. 또한, 새로운 구조의 반도체 장치의 고집적화를 도모하고, 단위 면적당의 기억 용량을 증가하는 것을 하나의 목적으로 한다.
본 발명의 일 형태는 반도체 기판에 제공된 제 1 채널 형성 영역, 제 1 채널 형성 영역을 끼우도록 형성된 제 1 불순물 영역 및 제 2 불순물 영역과, 제 1 채널 형성 영역 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 제 1 게이트 전극과, 제 1 불순물 영역 및 제 2 불순물 영역과 접촉되어 형성된 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터와, 제 1 트랜지스터와 접촉되어 제 1 게이트 전극의 상면이 노출되도록 형성된 제 1 절연층과, 제 1 게이트 전극 및 제 1 절연층 위에 형성되고 제 2 채널 형성 영역과 제 2 채널 형성 영역을 끼우도록 형성된 제 1 저저항 영역 및 제 2 저저항 영역을 포함하는 반도체층과, 반도체층과 접촉되어 형성된 도전층과, 반도체층을 덮도록 형성된 제 2 게이트 절연층과, 제 2 채널 형성 영역 위에 제 2 게이트 절연층을 사이에 두고 형성된 제 2 게이트 전극을 갖는 제 2 트랜지스터를 포함하고, 제 1 게이트 전극은 제 2 트랜지스터의 제 2 소스 전극 및 제 2 드레인 전극 중 하나로서 기능하고, 도전층은 제 2 트랜지스터의 제 2 소스 전극 및 제 2 드레인 전극 중 다른 하나로서 기능하는 반도체 장치다.
또한, 본 발명의 일 형태는 반도체 기판에 제공된 제 1 채널 형성 영역, 제 1 채널 형성 영역을 끼우도록 형성된 제 1 불순물 영역 및 제 2 불순물 영역과, 제 1 채널 형성 영역 위의 제 1 게이트 절연층과, 제 1 게이트 절연층 위의 제 1 게이트 전극과, 제 1 불순물 영역 및 제 2 불순물 영역과 접촉되어 형성된 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터와, 제 1 트랜지스터와 접촉되어 제 1 게이트 전극의 상면이 노출되도록 형성된 제 1 절연층과, 제 1 게이트 전극 및 제 1 절연층 위에 형성된 제 2 채널 형성 영역과, 제 2 채널 형성 영역을 끼우도록 형성된 제 1 저저항 영역 및 제 2 저저항 영역을 포함하는 반도체층과, 반도체층과 접촉되어 형성된 제 1 도전층과, 반도체층을 덮도록 형성된 제 2 게이트 절연층과, 제 2 채널 형성 영역 위에 제 2 게이트 절연층을 사이에 두고 형성된 제 2 게이트 전극을 갖는 제 2 트랜지스터와, 제 1 게이트 전극 위에 반도체층 및 제 2 게이트 절연층을 사이에 두고 중첩되도록 형성된 제 2 도전층을 포함하고, 제 1 게이트 전극은 제 2 트랜지스터의 제 2 소스 전극 및 제 2 드레인 전극 중 하나로서 기능하고, 제 1 도전층은 제 2 트랜지스터의 제 2 소스 전극 및 제 2 드레인 전극 중 다른 하나로서 기능하고, 제 1 게이트 전극, 반도체층, 제 2 게이트 절연층, 및 제 2 도전층의 적층은 용량 소자로서 기능하는 반도체 장치다.
또한, 상기 구성에서 반도체층은 산화물 반도체 재료를 함유하고, 반도체 기판은 산화물 반도체 외의 반도체 재료를 함유한 반도체 장치다.
또한, 상기 구성에서 산화물 반도체 재료는 c축 배향하고 또 ab면에 수직인 방향에서 관찰하여 삼각 형상 또는 육각 형상의 원자 배열을 갖고, ab면에서 a축 또는 b축의 방향이 상이한 결정을 포함하는 반도체 장치다.
또한, 상기 구성에서 제 2 게이트 전극은 In-Ga-Zn-O-N계 화합물 도전체를 포함하는 반도체 장치다.
또한, 상기 반도체 장치에서 산화물 반도체 재료를 사용하여 트랜지스터를 구성하는 경우가 있지만, 개시하는 발명은 이것에 한정되지 않는다. 산화물 반도체 재료와 동등의 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 탄화실리콘을 비롯한 와이드 갭 재료(더 구체적으로는, 예를 들어, 에너지 갭(Eg)이 3eV보다 큰 반도체 재료) 등을 적용하여도 좋다.
또한, 본 명세서 등에서“위”나“아래”라는 용어는 구성 요소의 위치 관계가 다른 구성 요소의 “직상” 또는 “직하”인 것에 한정하는 것이 아니다. 예를 들어, “게이트 절연층 위의 게이트 전극”이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 경우를 제외하지 않는다. 또한, “위”이나 “아래”라는 용어는 설명의 편의상 사용하는 표면에 불과하다.
또한, 본 명세서 등에서 “전극”이나 “배선”이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, “전극”은 “배선”의 일부분으로서 사용되는 경우가 있고, 그 반대도 마찬가지다. 또한, “전극”이나 “배선”이라는 용어는 복수의 “전극”이나 “배선”이 일체가 되어 형성된 경우 등도 포함한다.
또한, “소스”나 “드레인”의 기능은 극성이 상이한 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에 바뀔 수 있다. 따라서, 본 명세서에서는 “소스”나 “드레인”의 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 “전기적으로 접속”이라는 표현에는 “어떤 전기적 작용을 갖는 것”을 통하여 접속된 경우가 포함된다. 여기서, “어떤 전기적 작용을 갖는 것”은 접속 대상간에서 전기 신호를 주고 받고 할 수 있는 것이면 특별히 제한을 받지 않는다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작기 때문에, 이것을 기억 장치에 사용함으로써 매우 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도, 오랜 기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 산화물 반도체 재료를 사용한 트랜지스터를 포함하는 기억 장치는 정보의 기록에 높은 전압이 불필요하므로 기억 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 기억 장치와 같이 부유 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 뽑을 필요가 없기 때문에 게이트 절연층의 열화 문제가 전혀 발생하지 않는다. 즉, 산화물 반도체 재료를 사용한 트랜지스터를 포함하는 기억 장치에서는 종래의 비휘발성 기억 장치에서 문제가 되었던 재기록 가능 횟수에 제한이 없어 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요한 장점도 있다.
또한, 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터는 산화물 반도체 재료를 사용한 트랜지스터보다 충분히 고속 동작할 수 있다. 따라서, 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터를 주변 회로(제어 회로, 구동 회로 등)에 사용함으로써 고속 동작을 충분히 확보한 주변 회로를 바람직하게 실현할 수 있다. 따라서, 상기 주변 회로를 산화물 반도체 재료를 사용한 트랜지스터를 포함한 기억 장치와 조합하여 사용함으로써, 반도체 장치의 동작(예를 들어, 정보의 판독 동작이나 기록 동작 등)의 고속 동작을 충분히 확보할 수 있다.
이와 같이, 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체 재료를 사용한 트랜지스터(더 넓은 의미로는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 장치를 일체로 구비함으로써, 지금까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터의 게이트 전극을 산화물 반도체를 사용한 트랜지스터의 소스 전극 또는 드레인 전극 중 하나로서 사용하기 때문에, 산화물 반도체를 사용한 트랜지스터의 소스 전극 또는 드레인 전극 중 하나를 개구부를 통하여 배선에 별도 접속할 필요가 없게 된다. 따라서, 메모리 셀의 점유 면적을 저감할 수 있으므로 반도체 장치의 고집적화를 도모하고 단위 면적당의 기억 용량을 증가할 수 있다.
도 1a 및 도 1b는 반도체 장치의 단면도 및 회로도.
도 2a 내지 도 2d는 반도체 장치의 제작 공정에 따른 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 공정에 따른 단면도.
도 4a 내지 도 4c는 반도체 장치의 제작 공정에 따른 단면도.
도 5a 내지 도 5c는 반도체 장치의 제작 공정에 따른 단면도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 회로도.
도 7a 내지 도 7d는 반도체 장치의 제작 공정에 따른 단면도.
도 8은 반도체 장치의 단면도.
도 9a 내지 도 9c는 반도체 장치의 제작 공정에 따른 단면도.
도 10a 및 도 10b는 반도체 장치의 회로도.
도 11은 반도체 장치의 블록도.
도 12는 반도체 장치의 블록도.
도 13은 반도체 장치의 블록도.
도 14a 내지 도 14f는 전자 기기를 도시한 도면.
본 발명의 실시형태의 일례에 대하여 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재한 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 기재한 각 구성의 위치, 크기, 범위 등은 쉽게 이해할 수 있도록 실제 위치, 실제 크기, 실제 범위 등을 나타낸 것이 아닌 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서 기재된 “제 1” “제 2” “제 3” 등의 서수는 구성 요소의 혼동을 피하기 위하여 붙인 것이고 수적으로 한정하는 것이 아니다.
(실시형태 1)
본 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대하여 도 1a 내지 도 5c를 참조하여 설명한다.
<반도체 장치의 구성예>
도 1a 및 도 1b는 반도체 장치의 구성의 일례다. 도 1a는 반도체 장치의 단면을 도시한 것이고, 도 1b는 반도체 장치의 회로도를 도시한 것이다. 도 1a 및 도 1b에 도시한 반도체 장치는 기억 장치로서 사용할 수 있다. 또한, 도 1a 및 도 1b에 도시한 반도체 장치는 소정의 기능을 갖는 반도체 장치의 일례이고, 본 발명의 일 형태인 반도체 장치를 모두 도시한 것이 아니다. 본 발명의 일 형태에 따른 반도체 장치는 전극의 접속 관계 등을 적절히 변경하여 그 외의 기능을 가질 수 있다.
도 1a에 도시한 반도체 장치는 아래 쪽 부분에 트랜지스터(160) 및 트랜지스터(161)가 형성되고, 위쪽 부분에 트랜지스터(162) 및 트랜지스터(163)가 형성된다. 또한, 트랜지스터(160) 및 트랜지스터(162)로 메모리 셀(170)을 구성할 수 있고, 트랜지스터(161) 및 트랜지스터(163)로 메모리 셀(171)을 구성할 수 있다.
여기서, 트랜지스터(162) 및 트랜지스터(163)의 반도체 재료와 트랜지스터(160) 및 트랜지스터(161)의 반도체 재료는 상이하게 하는 것이 바람직하다. 예를 들어, 트랜지스터(162) 및 트랜지스터(163)의 반도체 재료로서 산화물 반도체를 사용하고, 트랜지스터(160) 및 트랜지스터(161)의 반도체 재료로서 산화물 반도체 외의 반도체 재료(예를 들어, 실리콘 등)로 할 수 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작은 특징을 갖는다. 따라서, 이 특성 때문에 오랜 기간 동안 전하를 유지할 수 있다. 한편, 산화물 반도체 외의 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다.
도 1a의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)을 함유한 기판(100)에 형성된 채널 형성 영역(116a) 및 채널 형성 영역(116a)를 끼우도록 형성된 불순물 영역(120a) 및 불순물 영역(120b)과, 불순물 영역(120a) 및 불순물 영역(120b)과 접촉된 금속 화합물 영역(124a) 및 금속 화합물 영역(124b)과, 채널 형성 영역(116a) 위에 형성된 게이트 절연층(108a)과, 게이트 절연층(108a) 위에 형성된 게이트 전극(110a)을 갖는다. 여기서, 불순물 영역(120a) 및 불순물 영역(120b)은 소스 영역 및 드레인 영역으로서 기능한다.
마찬가지로 트랜지스터(161)도 반도체 재료를 함유한 기판(100)에 형성된 채널 형성 영역(116b) 및 채널 형성 영역(116b)을 끼우도록 형성된 불순물 영역(120c) 및 불순물 영역(120d)과, 불순물 영역(120c) 및 불순물 영역(120d)과 접촉된 금속 화합물 영역(124c) 및 금속 화합물 영역(124d)과, 채널 형성 영역(116b) 위에 형성된 게이트 절연층(108b)과, 게이트 절연층(108b) 위에 형성된 게이트 전극(110b)을 갖는다. 여기서, 불순물 영역(120c) 및 불순물 영역(120d)은 소스 영역 및 드레인 영역으로서 기능한다.
또한, 소스 전극이나 드레인 전극을 도면에 명시적으로 도시하지 않은 경우가 있지만, 편의상 이 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는, 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
또한, 기판(100) 위에 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성된다. 또한, 트랜지스터(161)도 소자 분리 절연층(106)으로 둘러싸인다. 또한, 고집적화를 실현하기 위하여 도 1a에 도시한 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 할 수도 있다. 한편, 아래 쪽 부분의 트랜지스터의 특성을 중요시하는 경우에는 게이트 전극의 측면에 사이드 월 절연층을 형성함으로써 불순물 농도가 상이한 영역을 포함하는 불순물 영역을 형성하여도 좋다.
또한, 트랜지스터(160) 및 트랜지스터(161)와 접촉되도록 절연층(130)이 형성된다. 또한, 절연층(130)은 트랜지스터(160)의 게이트 전극(110a) 및 트랜지스터(161)의 게이트 전극(110b)의 상면이 노출되도록 형성된다.
도 1a의 트랜지스터(162)는 절연층(130) 및 게이트 전극(110a) 위에 형성되고, 트랜지스터(163)는 절연층(130) 및 게이트 전극(110b) 위에 형성된다.
트랜지스터(162)는 채널 형성 영역(144a)과, 채널 형성 영역(144a)을 끼우도록 형성된 저저항 영역(145a) 및 저저항 영역(145b)을 포함하는 산화물 반도체층(143)과, 산화물 반도체층(143)과 접촉되어 형성된 배선(156)과, 산화물 반도체층(143)을 덮도록 형성된 게이트 절연층(146)과, 채널 형성 영역(144a) 위에 게이트 절연층(146)을 사이에 두고 형성된 게이트 전극(148a)을 갖는다. 또한, 트랜지스터(162)는 저저항 영역(145b) 위쪽 부분에서 배선(156)과 접속되고, 저저항 영역(145a) 아래 쪽 부분에서 게이트 전극(110a)과 접속된다. 즉, 배선(156)은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하고, 게이트 전극(110a)은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나로서 기능한다.
또한, 트랜지스터(163)는 채널 형성 영역(144b)과, 채널 형성 영역(144b)을 끼우도록 형성된 저저항 영역(145b) 및 저저항 영역(145c)을 포함하는 산화물 반도체층(143)과, 산화물 반도체층(143)과 접촉되어 형성된 배선(156)과, 산화물 반도체층(143)을 덮도록 형성된 게이트 절연층(146)과, 채널 형성 영역(144b) 위에 게이트 절연층(146)을 사이에 두고 형성된 게이트 전극(148b)을 갖는다. 또한, 트랜지스터(163)는 저저항 영역(145b) 위쪽 부분에서 배선(156)과 접속되고, 저저항 영역(145c) 아래 쪽 부분에서 게이트 전극(110b)과 접속된다. 즉, 배선(156)은 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하고, 게이트 전극(110b)은 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 하나로서 기능한다.
또한, 트랜지스터(162) 및 트랜지스터(163)를 덮도록 층간 절연층(150) 및 층간 절연층(152)이 형성된다.
도시하지 않았지만, 트랜지스터(162) 및 트랜지스터(163)에서 게이트 전극(148a) 및 게이트 전극(148b) 측면에 사이드 월 절연층을 형성함으로써 불순물 농도가 상이한 영역을 포함하는 불순물 영역을 형성하여도 좋다.
도 1a에 도시한 바와 같이, 트랜지스터(160)의 게이트 전극(110a)을 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나로서 사용함으로써 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나를 층간 절연층(152)에 개구부를 형성하여 다른 배선에 별도 접속할 필요가 없게 된다. 또한, 트랜지스터(162) 및 트랜지스터(163)는 하나의 산화물 반도체층(143)으로 형성된다. 또한, 트랜지스터(162) 및 트랜지스터(163)는 소스 전극 및 드레인 전극으로서도 기능하는 배선(156)을 서로 공유하여 접속된다. 또한, 인접된 메모리 셀에서 산화물 반도체층(143)을 사용한 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나와, 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 다른 하나를 서로 전기적으로 접속할 수 있다.
상술한 구성으로 함으로써 메모리 셀(170) 및 메모리 셀(171)의 점유 면적을 저감할 수 있으므로 반도체 장치의 고집적화를 도모하여 단위 면적당의 기억 용량을 증가할 수 있다.
다음에, 도 1b는 도 1a에 도시한 메모리 셀(170)의 회로도다. 본 명세서 등에서 산화물 반도체를 사용한 트랜지스터에 OS라고 부기할 경우가 있다.
도 1b에 도시한 메모리 셀(170)에서 제 1 배선(1st Line: 소스선이라고도 기재함)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 기재함)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 기재함)과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고 기재함)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는 전기적으로 접속된다.
또한, 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 사용되는 부유 게이트형 트랜지스터의 부유 게이트와 동등의 작용을 갖는다. 따라서, 도면의 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나와 트랜지스터(160)의 게이트 전극이 전기적으로 접속된 부위를 부유 게이트부 FG라고 부르는 경우가 있다. 트랜지스터(162)가 오프 상태인 경우에는, 상기 부유 게이트부 FG는 절연체 중에 매설되었다고 간주할 수 있고 부유 게이트부 FG에 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는 실리콘 등으로 형성되는 트랜지스터의 1/100000 이하이기 때문에 트랜지스터(162)의 리크로 인한 부유 게이트부 FG에 축적된 전하의 소실(消失)을 무시할 수 있다. 즉, 전력이 공급되지 않아도 산화물 반도체를 사용한 트랜지스터(162)에 의하여 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
산화물 반도체 외의 재료를 사용한 트랜지스터(160)는 충분히 고속 동작할 수 있으므로 트랜지스터(160)에 의하여 기억 내용의 판독 등을 고속으로 행할 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 매우 오랜 기간에 걸쳐 유지할 수 있다.
트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 이용함으로써 다음과 같이 정보의 기록, 유지, 판독이 가능하다. 메모리 셀(170)의 동작에 대하여 이하에 설명한다.
우선, 정보의 기록 및 유지에 대하여 설명한다. 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극에 공급된다(기록). 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로 트랜지스터(160)의 게이트 전극의 전위는 오랜 기간에 걸쳐 유지된다. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)를 온 상태로 하는 전위라면 트랜지스터(160)의 온 상태가 오랜 기간에 걸쳐 유지된다. 또한, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)를 오프 상태로 하는 전위라면 트랜지스터(160)의 오프 상태가 오랜 기간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 상술한 바와 같이, 트랜지스터(160)의 온 상태 또는 오프 상태가 유지된 상태에서 제 1 배선에 소정의 전위(정전위)가 공급되면, 트랜지스터(160)가 온 상태인지 오프 상태인지에 따라 제 2 배선의 전위가 달라진다. 예를 들어, 트랜지스터(160)가 온 상태인 경우에는 제 1 배선의 전위보다 제 2 배선의 전위가 저하된다. 반대로 트랜지스터(160)가 오프 상태인 경우에는 제 2 배선의 전위는 변화되지 않는다.
상술한 바와 같이, 정보가 유지된 상태에서 제 2 배선의 전위와 소정의 전위를 비교함으로써 정보를 판독할 수 있다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가 트랜지스터(160)의 게이트 전극에 공급된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 새로운 정보가 유지된 상태가 된다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치는 정보를 다시 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등과 달리 소거 동작이 불필요하므로 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 본 실시형태에서는 메모리 셀(170)의 동작에 대하여 설명하였지만, 메모리 셀(171)의 동작도 메모리 셀(170)의 동작과 마찬가지다.
또한, 상기 설명은 전자를 다수 캐리어로 하는 n형 트랜지스터(n채널형 트랜지스터)를 사용하는 경우에 대한 것이지만, n형 트랜지스터 대신에 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수 있는 것은 물론이다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 구성은 도 1a 및 도 1b에 도시된 것에 한정되지 않는다. 개시하는 발명의 기술적 사상은 산화물 반도체와, 산화물 반도체 외의 재료를 사용한 적층 구조를 형성하는 점에 있으므로 전극의 접속 관계 등 상세한 내용은 적절히 변경할 수 있다.
<반도체 장치의 제작 방법의 예>
다음에, 상기 반도체 장치의 제작 방법의 일례에 대하여 도 2a 내지 도 5c를 사용하여 설명한다. 우선, 아래 쪽 부분의 트랜지스터(160) 및 트랜지스터(161)의 제작 방법에 대하여 도 2a 내지 도 3d를 참조하여 설명한 후, 위쪽 부분의 트랜지스터(162) 및 트랜지스터(163)의 제작 방법에 대하여 도 4a 내지 도 5c를 참조하여 설명한다.
<아래 쪽 부분의 트랜지스터의 제작 방법>
우선, 반도체 재료를 함유한 기판(100)을 준비한다(도 2a 참조). 반도체 재료를 함유한 기판(100)으로서 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기서는, 반도체 재료를 함유한 기판(100)으로서 단결정 실리콘 기판을 사용하는 경우의 일례를 기재하는 것으로 한다. 또한, 일반적으로 “SOI 기판”은 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에서는 절연 표면 위에 실리콘 외의 재료로 이루어진 반도체층이 형성된 구성의 기판도 포함하는 개념으로서 사용한다. 즉, “SOI 기판”이 갖는 반도체층은 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 개재(介在)하여 반도체층이 형성된 구성의 기판이 포함되는 것으로 한다.
반도체 재료를 함유한 기판(100)으로서 실리콘 등의 단결정 반도체 기판을 사용하는 경우에는, 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 특히 바람직하다.
또한, 트랜지스터의 임계 값 전압을 제어하기 위하여 이후 트랜지스터(160)의 채널 형성 영역(116a) 및 트랜지스터(161)의 채널 형성 영역(116b)이 되는 영역에 불순물 원소를 첨가하여도 좋다. 여기서는, 트랜지스터(160) 및 트랜지스터(161)의 임계 값 전압이 양의 값을 갖도록 하는 도전성을 부여하는 불순물 원소를 첨가한다. 반도체 재료가 실리콘인 경우에는, 상기 도전성을 부여하는 불순물 원소로서, 예를 들어, 붕소, 알루미늄, 갈륨 등이 있다. 또한, 불순물 원소를 첨가한 후에 가열 처리함으로써 불순물 원소의 활성화나 불순물 원소를 첨가할 때 생긴 결함의 개선 등을 도모하는 것이 바람직하다.
다음에, 기판(100) 위에 소자 분리 절연층을 형성하기 위한 마스크로서 기능하는 보호층(102a) 및 보호층(102b)을 형성한다(도 2a 참조). 보호층(102a) 및 보호층(102b)으로서, 예를 들어, 산화실리콘, 질화실리콘, 산화질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다.
다음에, 상기 보호층(102a) 및 보호층(102b)을 마스크로서 사용하여 에칭함으로써, 보호층(102a) 및 보호층(102b)으로 덮이지 않은 영역(노출된 영역)에서의 기판(100)의 일부분을 제거한다. 이로써, 다른 반도체 영역과 분리된 반도체 영역(104a) 및 반도체 영역(104b)이 형성된다(도 2b 참조). 상기 에칭은 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭액은 에칭될 재료에 따라 적절히 선택할 수 있다. 반도체 영역(104a) 및 반도체 영역(104b)을 형성한 후, 상기 보호층(102a) 및 보호층(102b)을 제거한다.
다음에, 반도체 영역(104a) 및 반도체 영역(104b)을 덮도록 절연층을 형성하고, 반도체 영역(104a) 및 반도체 영역(104b)에 중첩된 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 2c 참조). 상기 절연층은 산화실리콘, 질화실리콘, 산화질화실리콘 등을 사용하여 형성된다. 절연층을 제거하는 방법으로서 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 처리 등의 연마 처리나 에칭 처리 등이 있지만, 그 중에서 어느 처리법을 사용하여도 좋다.
다음에, 반도체 영역(104a) 및 반도체 영역(104b) 표면에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 함유한 층을 형성한다.
상기 절연층은 이후 게이트 절연층이 되며, 예를 들어, 반도체 영역(104a) 및 반도체 영역(104b) 표면을 가열 처리(열 산화 처리나 열 질화 처리 등)함으로써 형성할 수 있다. 가열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층은 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유한 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 함유한 층은 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 함유한 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는 금속 재료를 사용하여 도전 재료를 함유한 층을 형성하는 경우의 일례를 기재한다.
그 후, 절연층 및 도전 재료를 함유한 층을 선택적으로 에칭하여 게이트 절연층(108a), 게이트 절연층(108b), 게이트 전극(110a), 및 게이트 전극(110b)을 형성한다(도 2d 참조).
다음에, 반도체 영역(104a) 및 반도체 영역(104b)에 인(P)이나 비소(As) 등을 첨가하여 채널 형성 영역(116a), 채널 형성 영역(116b), 불순물 영역(120a), 불순물 영역(120b), 불순물 영역(120c), 및 불순물 영역(120d)을 형성한다(도 3a 참조). 또한, 여기서는, n형 트랜지스터를 형성하기 위하여 인이나 비소를 첨가하지만, p형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다.
또한, 게이트 전극(110a) 및 게이트 전극(110b) 측면에 사이드 월 절연층을 형성함으로써 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성하여도 좋다.
다음에, 게이트 전극(110a), 게이트 전극(110b), 불순물 영역(120a), 불순물 영역(120b), 불순물 영역(120c), 및 불순물 영역(120d) 등을 덮도록 금속층(122)을 형성한다(도 3b 참조). 상기 금속층(122)은 진공 증착법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(122)은 반도체 영역(104a) 및 반도체 영역(104b)을 구성하는 반도체 재료와 반응함으로써 저저항 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이러한 금속 재료로서, 예를 들어, 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 가열 처리에 의하여 상기 금속층(122)과 반도체 재료를 반응시킨다. 이로써, 불순물 영역(120a), 불순물 영역(120b), 불순물 영역(120c), 및 불순물 영역(120d)과 접촉된 금속 화합물 영역(124a), 금속 화합물 영역(124b), 금속 화합물 영역(124c), 금속 화합물 영역(124d)이 형성된다(도 3b 참조). 또한, 게이트 전극(110a) 및 게이트 전극(110b)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(110a) 및 게이트 전극(110b)의 금속층(122)과 접촉된 부분에도 금속 화합물 영역이 형성된다.
상기 가열 처리로서, 예를 들어, 플래시 램프의 조사에 의한 가열 처리를 사용할 수 있다. 물론, 그 외의 가열 처리 방법을 사용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성을 향상시키기 위해서는 매우 짧은 시간으로 가열 처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상기 금속 화합물 영역은 금속 재료와 반도체 재료가 반응하여 형성되는 것이며, 충분히 도전성이 높여진 영역이다. 상기 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124a), 금속 화합물 영역(124b), 금속 화합물 영역(124c), 및 금속 화합물 영역(124d)을 형성한 후, 금속층(122)을 제거한다.
다음에, 상술한 공정으로 형성된 각 구성을 덮도록 절연층(130)을 형성한다(도 3c 참조). 절연층(130)은 산화실리콘, 산질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(130)에 유전율이 낮은(low-k) 재료를 사용함으로써 각종 전극이나 배선이 중첩됨에 기인한 용량을 충분히 저감할 수 있으므로 바람직하다. 또한, 절연층(130)에 이들 재료를 사용한 다공성 절연층을 적용하여도 좋다. 다공성 절연층은 밀도가 높은 절연층과 비교하여 유전율이 낮으므로 전극이나 배선에 기인한 용량을 더 저감할 수 있다. 또한, 절연층(130)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는, 절연층(130)으로서 단층 구조를 기재하였지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조를 채용하여도 좋다.
상술한 공정을 거쳐 반도체 재료를 함유한 기판(100)을 사용한 트랜지스터(160) 및 트랜지스터(161)가 형성된다(도 3c 참조). 이러한 트랜지스터(160) 및 트랜지스터(161)는 고속 동작이 가능한 특징을 갖는다. 따라서, 상기 트랜지스터를 메모리 셀의 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다.
그 후, 트랜지스터(162) 및 트랜지스터(163)를 형성하기 전의 처리로서 절연층(130)에 CMP 처리하여 게이트 전극(110a) 및 게이트 전극(110b) 상면을 노출시킨(도 3d 참조). 게이트 전극(110a) 및 게이트 전극(110b)의 상면을 노출시키는 처리로서는 CMP 처리 외 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(162) 및 트랜지스터(163)의 특성을 향상시키기 위하여 절연층(130) 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다. 예를 들어, 절연층(130)은 그 표면의 자승 평균 평방근(RMS) 거칠기가 1nm 이하가 되도록 평탄화한다. 이로써, 절연층(130) 위에 형성될 산화물 반도체막 표면을 평탄하게 할 수 있다. 상기 산화물 반도체막을 사용함으로써 트랜지스터(162) 및 트랜지스터(163)의 특성을 향상시킬 수 있다.
또한, 상기 각 공정 전후에 전극, 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어진 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.
<위쪽 부분의 트랜지스터의 제작 방법>
절연층(130) 표면을 가능한 한 평탄화하여 게이트 전극(110a) 및 게이트 전극(110b)의 상면을 노출시킨 후, 산화물 반도체층(142)을 형성한다(도 4a 참조).
산화물 반도체층(142)은 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법 등을 적용하여 형성할 수 있다.
또한, 산화물 반도체층(142)으로서 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체나, In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 본 명세서에서, 예를 들어, In-Sn-Ga-Zn-O계 산화물 반도체란 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 함유한 금속 산화물을 의미하고, 그 화학 양론적 조성비는 특별히 한정되지 않는다. 또한, 상기 산화물 반도체는 실리콘을 함유하여도 좋다.
또는, 산화물 반도체는 화학식 InMO3(ZnO)m(m>0, m은 자연수에 한정되지 않음)으로 표기할 수 있는 것을 사용하여도 좋다. 여기서, M은 Ga, Al, Mn 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다.
산화물 반도체층(142)을 형성하기 위한 타깃으로서 In:Ga:Zn=1:x:y (x는 0 이상, y는 0.5 이상 5 이하)의 조성식으로 나타내어지는 것을 사용하는 것이 바람직하다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[몰수 비율]의 조성비를 갖는 타깃 등을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:1[몰수 비율]의 조성비를 갖는 타깃이나, In2O3:Ga2O3:ZnO=1:1:4[몰수 비율]의 조성비를 갖는 타깃이나, In2O3:Ga2O3:ZnO=1:0:2[몰수 비율]의 조성비를 갖는 타깃을 사용할 수도 있다.
타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체층(142)을 형성할 수 있다.
산화물 반도체층(142)의 성막 분위기는 불활성 분위기, 산화성 분위기, 또는 불활성 가스와 산화성 가스의 혼합 분위기로 하는 것이 바람직하다. 산화성 분위기란 산소, 오존, 또는 이산화질소 등의 산화성 가스를 주성분으로 하는 분위기이며, 물, 수소 등이 함유되지 않은 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 산소, 오존, 또는 이산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는, 0.1ppm 미만)으로 한다. 산화성 분위기로서 산화성 가스를 불활성 가스와 혼합하여 사용하여도 좋다. 이 경우에는, 산화성 가스가 적어도 10ppm 이상 함유되는 것으로 한다. 또한, 불활성 분위기란 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기다. 예를 들어, 가열 처리 장치에 도입하는 불활성 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 구체적으로는 산화성 가스 등의 반응성 가스가 10ppm 미만으로 한다.
산화물 반도체층(142)을 스퍼터링법을 사용하여 형성할 때, 예를 들어, 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층(142)을 형성할 때 피처리물의 온도는 실온으로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서 수소나 물 등이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체층(142)을 형성한다. 피처리물을 가열하면서 산화물 반도체층(142)을 형성함으로써, 산화물 반도체층(142)에 함유된 수소나 물 등의 불순물을 저감할 수 있다. 또한, 스퍼터링으로 인한 손상을 경감할 수 있다. 처리실 내의 수분을 제거하기 위해서는 흡착형 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 크라이오 펌프(cryopump), 이온 펌프, 티타늄 사브리메이션 펌프 등을 사용할 수 있다. 또한, 터보 분자 펌프에 콜드트랩을 구비한 것을 사용하여도 좋다. 크라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수소나 물 등의 불순물을 제거할 수 있기 때문에 산화물 반도체층(142) 내의 불순물 농도를 저감할 수 있다.
산화물 반도체층(142)을 스퍼터링법을 사용하여 형성하는 경우에는, 예를 들어, 피처리물과 타깃 사이의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기인 조건 등을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지(성막할 때 발생되는 분말 상태의 물질 등)를 저감할 수 있고, 막 두께 분포도 균일화되기 때문에 바람직하다. 산화물 반도체층(142)의 두께는 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 1nm 이상 10nm 이하로 한다. 이 두께의 산화물 반도체층(142)을 사용함으로써, 미세화에 따라 발생하는 단채널 효과를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등에 따라 적절한 두께는 달라지기 때문에 그 두께는 사용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체층(142)을 스퍼터링법을 사용하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생하는 역 스퍼터링을 행하여 성막 표면(예를 들어, 절연층(130) 표면)의 부착물을 제거하는 것이 바람직하다. 여기서, 역 스퍼터링이란 스퍼터링 타깃에 이온을 충돌시키는 보통 스퍼터링과 달리 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 가리킨다. 처리 표면에 이온을 충돌시키는 방법으로서 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등으로 이루어진 분위기를 적용하여도 좋다.
산화물 반도체층(142)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
또한, 산화물 반도체층(142)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층인 것이 바람직하다.
CAAC-OS층은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS층은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체층이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS층에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM 관찰에서 CAAC-OS층에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS층은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS층에 포함되는 결정부는 c축이 CAAC-OS층의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또 ab면에 대하여 수직 방향에서 관찰하여 삼각형 또는 육각형 원자 배열을 갖고, c축에 대하여 수직 방향에서 관찰하여 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열된다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS층에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS층의 형성 과정에서 산화물 반도체층의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS층에 포함되는 결정부의 c축은 CAAC-OS층의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되기 때문에 CAAC-OS층의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS층이 형성되었을 때의 피형형면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향이 된다. 성막 또는 성막 후에 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS층을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동을 저감할 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층을 구성하는 산소의 일부분은 질소로 치환되어도 좋다.
산화물 반도체층(142)을 CAAC-OS층으로 하는 경우에 대하여 설명한다. 산화물 반도체층(142)을 절연층(130) 위에 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법을 사용하여 형성할 수 있다. 또한, 성막할 때 피처리물을 가열함으로써 비정질 영역보다 결정부가 차지하는 비율이 많은 산화물 반도체층(142)으로 할 수 있다. 예를 들어, 기판 온도를 150℃ 이상 450℃ 이하로 하면 좋다. 바람직하게는, 기판 온도를 200℃ 이상 350℃ 이하로 한다. 이와 같이 기판 온도를 올림으로써 산화물 반도체층(142)에 포함되는 결정부가 차지하는 비율을 높일 수 있다.
다음에, 산화물 반도체층(142)을 형성한 후에 제 1 가열 처리를 행하여도 좋다. 제 1 가열 처리를 행함으로써 비정질 영역보다 결정부의 비율이 더 많은 산화물 반도체층(142)으로 할 수 있다. 제 1 가열 처리는, 예를 들어, 200℃ 이상 기판 변형점 미만으로 행하면 좋다. 바람직하게는, 250℃ 이상 450℃ 이하로 한다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기, 또는 감압 분위기에서 행한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간이 길수록 비정질 영역보다 결정부의 비율이 많은 산화물 반도체층(142)을 형성할 수 있지만, 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다. 또한, 산화물 반도체층(142)을 형성한 후에 제 1 가열 처리를 행함으로써 산화물 반도체층(142) 내의 과잉 수소(물이나 수산기를 포함함)를 제거하고 산화물 반도체층(142)의 구조를 가지런하게 하므로 에너지 갭 중의 결함 준위를 저감할 수 있다.
가열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 빛(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치다. 가스로서는 아르곤 등의 희가스, 또는 질소 등 가열 처리되어 피처리물과 반응하지 않는 불활성 가스가 사용된다.
예를 들어, 제 1 가열 처리로서 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 수분간 가열한 후 상기 불활성 가스 분위기 중에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 짧은 시간에 고온 가열 처리가 가능하다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이라도 적용할 수 있다. 또한, 처리 도중에 불활성 가스를 산소를 함유한 가스로 바꿔도 좋다. 산소를 함유한 분위기에서 제 1 가열 처리함으로써 산소 결손에 기인한 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
어쨌든, 제 1 가열 처리에 의하여 불순물을 저감하여 i형(진성 반도체) 또는 한없이 i형에 가까운 산화물 반도체층(142)을 형성할 수 있다. 또한, 비정질 영역보다 결정부의 비율이 많은 산화물 반도체층(142)을 형성할 수 있다. 이러한 산화물 반도체층(142)을 형성함으로써 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
다음에, 산화물 반도체층(142)을 선택적으로 에칭함으로써 섬 형상 산화물 반도체층(143)을 형성한 후, 산화물 반도체층(143)을 덮도록 게이트 절연층(146)을 형성한다(도 4b 참조).
산화물 반도체층(142)의 에칭은 웨트 에칭 및 드라이 에칭 중 적어도 한쪽을 사용하여 행할 수 있다.
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등을 함유하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이 게이트 절연층을 얇게 하면 터널 효과 등에 기인한 게이트 리크가 문제가 된다. 게이트 리크 문제를 해소하기 위해서는 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 리크를 억제하기 위하여 막 두께를 크게 할 수 있다. 또한, high-k 재료를 함유한 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 것을 함유한 막의 적층 구조를 채용하여도 좋다.
게이트 절연층(146)을 형성한 후에 불활성 분위기, 산소 분위기, 또는 불활성 가스와 산화성 가스의 혼합 분위기에서 제 2 가열 처리를 행하여도 좋다. 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행하면 좋다. 제 2 가열 처리를 행함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 함유한 경우에는, 산화물 반도체층(143)에 산소를 공급하여 상기 산화물 반도체층(143)의 산소 결손을 보충함으로써 i형(진성 반도체) 또는 한없이 i형에 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는 게이트 절연층(146)을 형성한 후에 제 2 가열 처리를 행하지만, 제 2 가열 처리의 타이밍은 특별히 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 가열 처리를 행하여도 좋다. 또한, 제 1 가열 처리에 이어서 제 2 가열 처리를 행하여도 좋고, 제 1 가열 처리가 제 2 가열 처리를 겸하여도 좋고, 제 2 가열 처리가 제 1 가열 처리를 겸하도 좋다.
다음에, 게이트 절연층(146) 위에 도전 재료를 함유한 층을 형성한 후, 도전 재료를 함유한 층을 선택적으로 에칭함으로써 게이트 전극(148a) 및 게이트 전극(148b)을 형성한다(도 4c 참조). 상세한 내용에 대해서는 게이트 전극(110a) 및 게이트 전극(110b) 등의 경우와 같은 방법 또는 재료를 사용하여 형성할 수 있다.
또한, 게이트 전극(148a) 및 게이트 전극(148b)으로서 In-Ga-Zn-O-N계 화합물 도전체를 사용할 수 있다. In-Ga-Zn-O-N계 화합물 도전체층은 In-Ga-Zn-O-N계 화합물 도전체를 스퍼터링 타깃으로서 사용하여 스퍼터링함으로써 형성할 수 있다.
In-Ga-Zn-O-N계 화합물 도전체의 두께는 10nm 이상 50nm 이하로 하는 것이 바람직하다. In-Ga-Zn-O-N계 화합물 도전체의 스퍼터링 타깃으로서는, 예를 들어, 조성비로서 In:Ga:Zn=1:1:1[몰수 비율]로 산소와 질소의 비율이 7:1인 것을 사용할 수 있다. 또한, 스퍼터링 타깃의 조성을 상술한 것에 한정할 필요는 없다. 예를 들어, 조성비가 In:Ga:Zn=1:1:2[몰수 비율]인 스퍼터링 타깃을 사용할 수도 있다.
성막 분위기는 희가스(대표적으로는 아르곤)만 또는 희가스와 질소의 혼합 분위기로 하면 좋고, 성막 레이트를 올리기 위하여 분위기 중에 함유된 아르곤, 크립톤, 크세논의 합계 비율이 80% 이상인 분위기로 하면 좋다. 또한, 분위기 중의 산소의 농도는 5% 이하로 하는 것이 바람직하다.
예를 들어, 성막 조건의 일례로서 기판과 스퍼터링 타깃 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 성막 분위기를 아르곤과 질소의 혼합 분위기(질소 유량 비율 12.5%)로 할 수 있다.
또한, In-Ga-Zn-O-N계 화합물 도전체를 게이트 전극(148a) 및 게이트 전극(148b)으로서 사용하는 경우에는, 적층 구조로 하는 것이 바람직하다. 예를 들어, In-Ga-Zn-O-N계 화합물 도전체층 위에 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 이들 질화물, 또는 이들을 주성분으로 하는 합금 재료 중 어느 하나 또는 복수를 사용하여 도전층을 형성하면 좋다.
In-Ga-Zn-O-N계 화합물 도전체층 위에 상술한 금속 재료 등을 사용하여 도전층을 성막한 후, 원하는 형상으로 에칭함으로써 게이트 전극(148a) 및 게이트 전극(148b)을 형성할 수 있다(도 4c 참조).
다음에, 게이트 전극(148a) 및 게이트 전극(148b)을 마스크로서 사용하여 게이트 절연층(146)을 통하여 산화물 반도체층(143)에 불순물 원소를 첨가함으로써 자기 정합적으로 저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)이 형성된다(도 5a 참조). 또한, 불순물 원소가 첨가되지 않은 영역은 채널 형성 영역(144a) 및 채널 형성 영역(144b)으로서 기능한다. 불순물 원소가 첨가된 영역은 불순물이 원소가 첨가되지 않은 영역과 비교하여 저항이 낮아지기 때문에 저저항 영역이라고 부르기로 한다. 또한, 불순물 원소가 첨가됨으로써 불순물 원소가 첨가된 영역이 n형을 나타내는 경우에는, n형 영역이라고도 기재한다. 또는, 단순히 불순물 영역이라고도 기재한다. 또한, 불순물 원소가 첨가된 영역을 소스 영역 또는 드레인 영역이라고 기재하는 경우도 있다.
불순물 원소로서 V족(제 15족) 원소인 질소(N), 인(P), 비소(As), 안티몸(Sb), 또는 아르곤(Ar) 등을 사용할 수 있다. 본 실시형태에서는 질소를 주입하는 예를 기재한다.
불순물 원소의 주입 방법으로서 이온 주입법, 이온 도핑법 등을 사용할 수 있다. 이온 주입법은 소스 가스를 플라즈마화하고, 이 플라즈마에 함유된 이온종을 추출하여 질량 분리하고, 소정의 질량을 갖는 이온종을 가속하여 이온 빔으로서 피처리물에 주입하는 방법이다. 또한, 이온 도핑법이란 소스 가스를 플라즈마화하고, 소정의 전계의 작용에 의하여 플라즈마에서 이온종을 추출하고, 추출한 이온종을 질량 분리하지 않고 가속하여 이온 빔으로서 피처리물에 주입하는 방법이다. 질량 분리하는 이온 주입법을 사용하여 질소를 주입함으로써 원하는 불순물 원소(여기서는, 질소) 외의 원소(예를 들어, 금속 원소 등)가 산화물 반도체에 첨가되어 버리는 것을 방지할 수 있다. 또한, 이온 도핑법은 이온 주입법보다 큰 면적에 이온 빔을 조사할 수 있으므로 이온 도핑법을 사용하여 불순물 원소를 첨가함으로써 택트 타임을 단축할 수 있다.
저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)의 질소 농도는 5×1018atoms/cm3 이상 5×1021atoms/cm3 미만이면 바람직하다. 또한, 저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)의 질소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
또한, 상기 저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)의 질소 농도를 5×1020atoms/cm3 이상 7at.% 미만으로 하고 300℃ 이상 600℃ 이하의 가열 처리를 행함으로써 저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)의 결정 구조는 섬유아연석형 구조가 되기 쉽다.
산화물 반도체를 사용한 트랜지스터에서 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 셀프 얼라인 프로세스로 제작하는 방법 중 하나로서 산화물 반도체층 표면을 노출시켜 아르곤 플라즈마 처리를 행함으로써 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시된다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application", IEDM Tech. Dig., p.504-507, 2010).
그러나, 상기 제작 방법에서는 게이트 절연층을 형성한 후 소스 영역 또는 드레인 영역이 될 부분을 노출시키기 위하여 게이트 절연층을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연층이 제거될 때 하층의 산화물 반도체층도 부분적으로 오버 에칭되어 소스 영역 또는 드레인 영역이 될 부분의 막 두께가 작아진다. 결과적으로, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭으로 인한 트랜지스터의 특성 불량이 일어나기 쉽다.
트랜지스터를 미세화하기 위해서는 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은 산화물 반도체층과 게이트 절연층의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에 현저히 일어나기 쉽다.
예를 들어, 산화물 반도체층이 충분히 두꺼우면 오버 에칭도 문제가 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하기 위하여 채널 형성 영역이 될 부분의 산화물 반도체층의 두께는 20nm 이하, 바람직하게는 10nm 이하일 필요가 있다. 이와 같이 얇은 산화물 반도체층을 다룰 경우에는, 산화물 반도체층의 오버 에칭은 상술한 바와 같이 소스 영역 또는 드레인 영역의 저항이 증가하고 트랜지스터의 특성 불량이 일어나기 때문에 바람직하지 않다.
그러나, 본 발명의 일 형태와 같이, 산화물 반도체층(143)을 노출시키지 않고 게이트 절연층(146)을 남긴 채 산화물 반도체층(143)에 불순물 원소를 첨가함으로써 산화물 반도체층(143)의 오버 에칭을 방지하고, 산화물 반도체층(143)이 받는 과잉의 대미지를 경감할 수 있다. 또한, 산화물 반도체층(143)과 게이트 절연층(146)의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
다음에, 게이트 절연층(146), 게이트 전극(148a), 및 전극(148b) 위에 층간 절연층(150) 및 층간 절연층(152)을 형성한다(도 5b 참조). 층간 절연층(150) 및 층간 절연층(152)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 또한, 본 실시형태에서는 층간 절연층(150)과 층간 절연층(152)의 적층 구조를 사용하지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 단층 구조를 사용하여도 좋고, 3층 이상의 적층 구조를 사용하여도 좋다. 또한, 충간 절연층을 형성하지 않는 구성으로 할 수도 있다.
또한, 상기 층간 절연층(152)은 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 층간 절연층(152)을 형성함으로써, 반도체 장치를 미세화한 경우 등에서도 층간 절연층(152) 위에 전극이나 배선 등을 적합하게 형성할 수 있기 때문이다. 또한, 층간 절연층(152)은 CMP(화학적 기계적 연마) 처리 등의 방법을 사용하여 평탄화할 수 있다.
다음에, 층간 절연층(150), 층간 절연층(152), 및 게이트 절연층(146)을 선택적으로 에칭함으로써 산화물 반도체층(143)에 도달되는 개구를 형성한다. 그 후, 층간 절연층(152) 위에 도전층을 형성하고 선택적으로 에칭함으로써 배선(156)을 형성한다(도 5c 참조). 이로써, 배선(156)과 산화물 반도체층(143)을 접속할 수 있다. 배선(156)은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하고, 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능한다.
상술한 공정을 거쳐 트랜지스터(160) 및 트랜지스터(161) 위에 트랜지스터(162) 및 트랜지스터(163)를 형성할 수 있다(도 5c 참조). 이로써, 트랜지스터(160) 및 트랜지스터(162)를 갖는 메모리 셀(170), 트랜지스터(161) 및 트랜지스터(163)를 갖는 메모리 셀(171)을 형성할 수 있다.
또한, 본 실시형태에서는 2개의 트랜지스터를 접속하는 경우에 대하여 설명하지만, 본 발명의 일 형태는 이것에 한정되지 않고, 3개 이상의 트랜지스터를 접속할 수도 있다.
상술한 바와 같이, 본 실시형태에 기재한 구성, 방법 등은 다른 실시형태에 기재한 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 기재한 반도체 장치와 일부분이 상이한 반도체 장치에 대하여 도 6a 내지 도 7d를 참조하여 설명한다. 또한, 본 실시형태에서는 상기 실시형태와 상이한 부분에 대해서만 설명한다.
<반도체 장치의 구성예>
도 6a는 반도체 장치의 단면을 도시한 것이고, 도 6b는 반도체 장치의 회로도를 도시한 것이다. 도 6a 및 도 6b에 도시한 반도체 장치도 기억 장치로서 사용할 수 있다.
도 6a에 도시한 반도체 장치는 아래 쪽 부분에 트랜지스터(160) 및 트랜지스터(161)가 형성되고, 위쪽 부분에 트랜지스터(162), 트랜지스터(163), 용량 소자(164), 및 용량 소자(165)가 형성된다. 또한, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)로 메모리 셀(172)이 구성되고, 트랜지스터(161), 트랜지스터(163), 및 용량 소자(165)로 메모리 셀(173)이 구성된다.
용량 소자(164)는 게이트 전극(110a), 산화물 반도체층(143), 게이트 절연층(146), 및 전극(148c)으로 구성된다. 여기서, 게이트 전극(110a)이 용량 소자(164)의 전극 중 하나로서 기능하고, 전극(148c)이 용량 소자(164)의 전극 중 다른 하나로서 기능한다. 또한, 용량 소자(165)는 게이트 전극(110b), 산화물 반도체층(143), 게이트 절연층(146), 및 전극(148d)으로 구성된다. 여기서, 게이트 전극(110b)이 용량 소자(165)의 전극 중 하나로서 기능하고, 전극(148d)이 용량 소자(165)의 전극 중 다른 하나로서 기능한다.
도 6a에 도시한 바와 같이, 트랜지스터(160)의 게이트 전극(110a)을 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나로 함으로써 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나를 층간 절연층(152)에 개구부를 형성하여 다른 배선에 별도 접속할 필요가 없다. 또한, 트랜지스터(162) 및 트랜지스터(163)는 하나의 산화물 반도체층(143)으로 형성된다. 또한, 트랜지스터(162) 및 트랜지스터(163)는 소스 전극 및 드레인 전극으로서도 기능하는 배선(156)을 서로 공유하여 접속된다. 또한, 인접된 메모리 셀에서 산화물 반도체층(143)을 사용한 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나와, 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 다른 하나를 서로 전기적으로 접속할 수 있다.
상술한 바와 같이, 메모리 셀(172) 및 메모리 셀(173)의 점유 면적을 저감할 수 있으므로, 반도체 장치의 고집적화를 도모하고 단위 면적당의 기억 용량을 증가할 수 있다.
다음에, 도 6b는 도 6a에 도시한 메모리 셀(172)의 회로도를 도시한 것이다.
도 6b에 도시한 메모리 셀(172)에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나는 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는 용량 소자(164)의 전극 중 하나와 전기적으로 접속되고, 제 5 배선(5th Line: 제 3 신호선이라고도 기재함)과 용량 소자(164)의 전극 중 다른 하나는 전기적으로 접속된다.
트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 이용함으로써 다음과 같이 정보의 기록, 유지, 판독이 가능하다. 메모리 셀(172)의 동작에 대하여 이하에 설명한다.
우선, 정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극에 소정의 전하가 공급된다(기록). 여기서는, 상이한 2개의 전위를 공급하는 전하(이하, 저전위를 공급하는 전하를 전하(QL), 고전위를 공급하는 전하를 전하(QH)라고 함) 중 어느 하나가 공급되는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 공급하는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로 트랜지스터(160)의 게이트 전극의 전하는 오랜 시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 일반적으로 트랜지스터(160)를 n채널형으로 하면, QH>QL일 때 트랜지스터(160)의 게이트 전극에 QH가 공급된 경우의 외견상 임계값 Vth _H은 트랜지스터(160)의 게이트 전극에 QL이 공급된 경우의 외견상 임계값 Vth _L보다 낮아지기 때문이다. 여기서, 외견상 임계값 전압이란 트랜지스터(160)를 온 상태로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth _L의 중간의 전위 V0로 설정함으로써 트랜지스터(160)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작에서 QH가 공급된 경우에는, 제 5 배선의 전위가 V0(>Vth _H)일 때 트랜지스터(160)는 "온 상태"가 된다. QL이 공급된 경우에는, 제 5 배선의 전위가 V0(<Vth _L)일 때 트랜지스터(160)는 그대로 "오프 상태"다 따라서, 제 2 배선의 전위와 소정 전위를 비교함으로써 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 상태로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이, 소정의 메모리 셀의 정보를 판독하고 그 외의 메모리 셀의 정보를 판독하지 않는 경우에는, 판독 대상이 아닌 메모리 셀의 제 5 배선에 게이트 전극의 상태에 상관없이 트랜지스터(160)가 “오프 상태”가 되는 전위, 즉 Vth _H보다 작은 전위를 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가 “온 상태”가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 따른 전하가 공급된 상태가 된다.
이와 같이, 본 발명의 일 형태에 따른 반도체 장치는 정보를 다시 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등과 달리 고전압을 사용하여 부유 게이트로부터 전하를 뽑을 필요가 없고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나는 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 사용되는 부유 게이트형 트랜지스터의 부유 게이트와 동등의 작용을 갖는다. 따라서, 도면에서 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 하나와 트랜지스터(160)의 게이트 전극이 전기적으로 접속된 부위를 부유 게이트부 FG라고 부를 경우가 있다. 트랜지스터(162)가 오프 상태인 경우에는, 상기 부유 게이트부 FG는 절연체 중에 매설되었다고 간주할 수 있고, 부유 게이트부 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는 실리콘 등으로 형성되는 트랜지스터의 오프 전류의 1/100000 이하이기 때문에, 트랜지스터(162)의 리크로 인한 부유 게이트부 FG에 축적된 전하의 소실을 무시할 수 있다. 즉, 산화물 반도체를 사용한 트랜지스터(162)에 의하여 전력이 공급되지 않아도 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
<반도체 장치의 제작 방법>
다음에, 도 6a 및 도 6b에 도시한 반도체 장치의 제작 방법에 대하여 도 7a 내지 도 7d를 참조하여 설명한다. 절연층(130)을 형성하는 공정까지는 실시형태 1과 마찬가지므로 상세한 설명은 생략한다.
다음에, 절연층(130), 게이트 전극(110a), 및 게이트 전극(110b) 위에 산화물 반도체층(142)을 형성한다. 그 후, 산화물 반도체층(142)을 선택적으로 에칭함으로써 섬 형상 산화물 반도체층(143)을 형성한 후, 산화물 반도체층(143)을 덮도록 게이트 절연층(146)을 형성한다(도 7a 참조). 이 공정까지는 도 4b에 도시한 공정과 마찬가지므로 상세한 설명은 생략한다.
다음에, 게이트 절연층(146) 위에 마스크(127a) 및 마스크(127b)을 형성한 후, 게이트 절연층(146)을 통하여 산화물 반도체층(143)에 불순물 원소를 첨가함으로써 저저항 영역(145a), 저저항 영역(145b), 및 저저항 영역(145c)을 형성함과 함께 채널 형성 영역(144a) 및 채널 형성 영역(144b)을 형성한다(도 7b 참조). 게이트 절연층(146) 위에 형성하는 마스크로서 레지스트 마스크 등을 사용할 수 있다. 불순물 원소를 첨가하는 방법 등에 대해서는 도 5a의 기재를 참작할 수 있다. 또한, 불순물 원소를 첨가한 후에 마스크(127a) 및 마스크(127b)를 제거한다.
다음에, 게이트 절연층(146) 위에 도전 재료를 함유한 층을 형성한 후, 도전 재료를 함유한 층을 선택적으로 에칭하여 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)을 형성한다(도 7c 참조). 전극(148c)은 용량 소자(164)의 전극으로서 기능하고, 전극(148d)은 용량 소자(165)의 전극으로서 기능한다.
다음에, 게이트 절연층(146), 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)을 덮도록 층간 절연층(152)을 형성한다(도 7d 참조). 또한, 도 7d는 층간 절연층(152)만을 형성하는 경우를 도시한 것이지만, 도 5b에 도시한 바와 같이, 층간 절연층(150) 및 층간 절연층(152)을 적층하여 형성하여도 좋다.
다음에, 층간 절연층(152) 및 게이트 절연층(146)을 선택적으로 에칭함으로써 산화물 반도체층(143)에 도달되는 개구를 형성한다. 그 후, 층간 절연층(152) 위에 도전층을 형성하고, 선택적으로 에칭함으로써 배선(156)을 형성한다(도 7d 참조). 배선(156)은 트랜지스터(162)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하고, 트랜지스터(163)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능한다.
상술한 공정을 거쳐 트랜지스터(160) 및 트랜지스터(161) 위에 트랜지스터(162), 트랜지스터(163), 용량 소자(164), 및 용량 소자(165)를 형성할 수 있다. 이로써, 트랜지스터(160), 트랜지스터(162), 및 용량 소자(164)를 갖는 메모리 셀(172)과 트랜지스터(161), 트랜지스터(163), 및 용량 소자(165)를 갖는 메모리 셀(173)을 형성할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에 기재한 반도체 장치와 일부분이 상이한 반도체 장치에 대하여 도 8 내지 도 9c를 참조하여 설명한다. 또한, 본 실시형태에서는 상기 실시형태와 상이한 부분에 대해서만 설명한다.
<반도체 장치의 구성예>
도 8에 도시한 반도체 장치는 아래 쪽 부분에 트랜지스터(160) 및 트랜지스터(161)가 형성되고, 위쪽 부분에 트랜지스터(166), 트랜지스터(167), 용량 소자(168), 및 용량 소자(169)가 형성된다. 또한, 트랜지스터(160), 트랜지스터(166), 및 용량 소자(168)로 메모리 셀(174)이 구성되고, 트랜지스터(161), 트랜지스터(167), 및 용량 소자(169)로 메모리 셀(175)이 구성된다. 또한, 아래 쪽 부분에 형성된 트랜지스터(160) 및 트랜지스터(161)의 구성은 도 6a에 도시한 트랜지스터(160), 트랜지스터(161)와 마찬가지므로 상세한 설명은 생략한다.
용량 소자(168)는 게이트 전극(110a), 산화물 반도체층(143), 게이트 절연층(146), 및 전극(148c)으로 구성된다. 또한, 용량 소자(168)에서 산화물 반도체층(143)은 불순물 원소가 첨가되지 않은 영역(144c)을 포함한다. 마찬가지로, 용량 소자(169)는 게이트 전극(110b), 산화물 반도체층(143), 게이트 절연층(146), 및 전극(148d)으로 구성된다. 또한, 용량 소자(169)에서 산화물 반도체층(143)은 불순물 원소가 첨가되지 않은 영역(144d)을 포함한다.
도시하지 않았지만, 트랜지스터(166) 및 트랜지스터(167)에서 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d) 측면에 사이드 월 절연층을 형성함으로써 불순물 농도가 상이한 영역을 포함하는 불순물 영역을 형성하여도 좋다.
도 8에 도시한 바와 같이, 트랜지스터(160)의 게이트 전극(110a)을 트랜지스터(166)의 소스 전극 또는 드레인 전극 중 하나로 함으로써 트랜지스터(166)의 소스 전극 또는 드레인 전극 중 하나를 층간 절연층(152)에 개구부를 형성하여 다른 배선에 별도 접속할 필요가 없다. 또한, 트랜지스터(166) 및 트랜지스터(167)는 하나의 산화물 반도체층(143)으로 형성된다. 또한, 트랜지스터(166) 및 트랜지스터(167)는 소스 전극 및 드레인 전극으로서도 기능하는 배선(156)을 서로 공유하여 접속된다. 또한, 인접된 메모리 셀에서 산화물 반도체층(143)을 사용한 트랜지스터(166)의 소스 전극 또는 드레인 전극 중 다른 하나와, 트랜지스터(167)의 소스 전극 또는 드레인 전극 중 다른 하나를 서로 전기적으로 접속할 수 있다.
상술한 공정을 거쳐 메모리 셀(174) 및 메모리 셀(175)의 점유 면적을 저감할 수 있으므로 반도체 장치의 고집적화를 도모하고 단위 면적당 기억 용량을 증가할 수 있다.
또한, 도 8에 도시한 메모리 셀의 회로도는 도 6b와 마찬가지므로 상세한 설명은 생략한다.
<반도체 장치의 제작 방법>
다음에, 도 8에 도시한 반도체 장치의 제작 방법에 대하여 도 9a 내지 도 9c를 참조하여 설명한다. 게이트 절연층(146)을 형성하는 공정까지는 실시형태 1 및 실시형태 2와 마찬가지므로 상세한 설명은 생략한다.
다음에, 게이트 절연층(146) 위에 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)을 형성한다(도 9a 참조). 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)에 대해서는 도 7c의 기재를 참작할 수 있다.
다음에, 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)를 마스크로서 사용하여 게이트 절연층(146)을 통하여 산화물 반도체층(143)에 불순물 원소를 첨가함으로써 저저항 영역(145a), 저저항 영역(145b), 저저항 영역(145c), 저저항 영역(145d), 및 저저항 영역(145e)을 형성한다(도 9b 참조). 이로써, 채널 형성 영역(144a), 채널 형성 영역(144b), 불순물 원소가 첨가되지 않은 영역(144c), 및 불순물이 첨가되지 않은 영역(144d)이 형성된다. 또한, 채널 형성 영역(144a), 채널 형성 영역(144b), 불순물 원소가 첨가되지 않은 영역(144c), 및 불순물 영역이 첨가되지 않은 영역(144d)은 저저항 영역(145a) 내지 저저항 영역(145e)과 비교하여 고저항 영역이 된다. 불순물 원소를 첨가하는 방법 등에 대해서는 도 5a의 기재를 참작할 수 있다.
다음에, 게이트 절연층(146), 게이트 전극(148a), 게이트 전극(148b), 전극(148c), 및 전극(148d)을 덮도록 층간 절연층(152)을 형성한 후 층간 절연층(152) 및 게이트 절연층(146)을 선택적으로 에칭함으로써 산화물 반도체층(143)에 도달되는 개구를 형성한다. 그 후, 층간 절연층(152) 위에 도전층을 형성하고 선택적으로 에칭함으로써 배선(156)을 형성한다(도 9c 참조). 배선(156)은 트랜지스터(166)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능하고, 트랜지스터(167)의 소스 전극 또는 드레인 전극 중 다른 하나로서 기능한다.
상술한 공정을 거쳐 트랜지스터(160) 및 트랜지스터(161) 위에 트랜지스터(166), 트랜지스터(167), 용량 소자(168), 및 용량 소자(169)를 형성할 수 있다. 이로써, 트랜지스터(160), 트랜지스터(166), 및 용량 소자(168)을 갖는 메모리 셀(174)과, 트랜지스터(161), 트랜지스터(167), 및 용량 소자(169)을 갖는 메모리 셀(175)을 형성할 수 있다.
본 실시형태의 제작 공정에서는 실시형태 2에 기재한 마스크(127a) 및 마스크(127b)를 형성하는 공정(도 7b 참조)을 생략할 수 있어 반도체 장치의 제작 공정을 간략화할 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우에 대하여 도 10a 내지 도 13을 참조하여 설명한다.
이러한 휴대 기기에서는 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용된다. SRAM 또는 DRAM이 사용되는 이유는 플래시 메모리가 응답이 느리고 화상 처리에 적합하지 않기 때문이다.
한편, SRAM 또는 DRAM을 화상 데이터의 임시 기억에 사용한 경우에는, 이하의 결점이 있다. SRAM은 응답 속도가 빠른 이점이 있다. 보통 SRAM은 도 10a에 도시한 바와 같이 하나의 메모리 셀이 트랜지스터(501) 내지 트랜지스터(506)의 6개의 트랜지스터로 구성되고, 이것을 X디코더(507) 및 Y디코더(508)로 구동한다. 트랜지스터(503)와 트랜지스터(505), 트랜지스터(504)와 트랜지스터(506)는 인버터를 구성하고 고속 구동을 가능하게 한다.
그러나, 하나의 메모리 셀이 6개의 트랜지스터로 구성되기 때문에 셀 면적이 큰 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때 SRAM의 메모리 셀 면적은 보통 100F2 내지 150F2이다. 따라서, SRAM은 1비트당 단가가 각종 메모리 중 가장 높은 것이 과제다.
한편, DRAM은 메모리 셀이 도 10b에 도시된 바와 같이, 트랜지스터(511) 및 유지 용량(512)으로 구성되고, 그것을 X디코더(513) 및 Y디코더(514)로 구동한다. 하나의 메모리 셀이 하나의 트랜지스터 및 하나의 용량으로 구성되므로 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 그러나, DRAM은 항상 리프레시할 필요가 있고, 재기록하지 않는 경우라도 소비 전력이 발생하는 것이 과제다.
본 발명의 일 형태에 따른 메모리 셀의 면적은 10F2 전후이고 또 빈번한 리프레시는 불필요하다.
본 발명의 일 형태에 따른 메모리 셀을 사용함으로써 메모리 셀의 면적과 소비 전력의 2개의 과제를 해결할 수 있다.
다음에, 도 11은 휴대 기기의 블록도를 도시한 것이다. 도 11에 도시한 휴대 기기는 RF 회로(201), 아날로그 베이스 밴드 회로(202), 디지털 베이스 밴드 회로(203), 배터리(204), 전원 회로(205), 아플리케이션 프로세서(206), 플래시 메모리(210), 디스플레이 컨트롤러(211), 메모리 회로(212), 디스플레이(213), 터치 센서(219), 음성 회로(217), 및 키보드(218) 등으로 구성된다. 디스플레이(213)는 표시부(214), 소스 드라이버(215), 게이트 드라이버(216)로 구성된다. 애플리케이션 프로세서(206)는 CPU(207), DSP(208), 인터페이스(IF)(209)를 갖는다. 일반적으로 메모리 회로(212)는 SRAM 또는 DRAM로 구성되고, 메모리 회로(212)에 본 발명의 일 형태에 따른 메모리 셀을 채용함으로써 1비트당 메모리 단가와 소비 전력을 저감할 수 있다.
다음에, 도 12는 본 발명의 일 형태에 따른 반도체 장치를 기억 장치로서 메모리 회로에 사용한 예를 도시한 것이다. 도 12에서 메모리 회로(312)는 메모리(302), 메모리(303), 스위치(304), 스위치(305), 및 메모리 컨트롤러(301)로 구성된다. 구체적으로는, 메모리(302), 메모리(303)에 본 발명의 일 형태에 따른 기억 장치가 적용된다.
우선, 어느 화상 데이터가 수신되거나 또는 애플리케이션 프로세서에 의하여 형성된다. 이 화상 데이터는 스위치(304)를 통하여 메모리(302)에 기억된다. 그리고, 스위치(305) 및 디스플레이 컨트롤러를 통하여 디스플레이에 송신되고, 표시된다. 그대로 화상 데이터에 변경이 없으면 보통 30Hz 내지 60Hz 정도의 주기로 메모리(302)로부터 데이터가 판독되고, 스위치(305)를 통하여 디스플레이 컨트롤러에 계속하여 송신된다. 사용자가 화면의 재기록 조작을 하였을 때 애플리케이션 프로세서는 새로운 화상 데이터를 형성하고, 그 화상 데이터는 스위치(304)를 통하여 메모리(303)에 기억된다. 그 사이에도 메모리(302)로부터 스위치(305)를 통하여 화상 데이터가 정기적으로 판독된다. 메모리(303)에 새로운 화상 데이터의 모두 기억되면, 디스플레이의 다음 프레임에서 메모리(303)에 기억된 데이터가 판독되고, 스위치(305) 및 디스플레이 컨트롤러를 통하여 디스플레이에 화상 데이터가 송신되고, 표시된다. 이 판독은 다음 화상 데이터가 메모리(302)에 기억될 때까지 계속된다. 이와 같이, 메모리(302) 및 메모리(303)는 교대로 데이터를 기록 및 판독함으로써 디스플레이에 화상을 표시한다.
메모리(302) 및 메모리(303)로서 각각 다른 메모리 칩을 사용하는 것에 한정되지 않고, 하나의 메모리 칩을 나누어 사용하여도 좋다.
메모리(302) 및 메모리(303)에 본 발명의 일 형태에 따른 기억 장치를 사용함으로써 단가를 낮추고 소비 전력을 삭감할 수 있다.
다음에, 도 13은 전자 서적의 블록도를 도시한 것이다. 도 13은 배터리(401), 전원 회로(402), 마이크로프로세서(403), 플래시 메모리(404), 음성 회로(405), 키보드(406), 메모리 회로(407), 터치 패널(408), 디스플레이(409), 디스플레이 컨트롤러(410)로 구성된다. 본 발명의 일 형태에 따른 기억 장치는 메모리 회로(407)에 사용할 수 있다. 메모리 회로(407)는 서적 내용을 임시적으로 유지하는 기능을 갖는다. 기능의 예로서 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 사용자가 전자 서적을 읽을 때 특정 개소에 마킹하고자 하는 경우가 있다. 이 마킹 기능을 하이라이트 기능이라고 부르고, 표시 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 글씨체를 바꾸거나 함으로써 강조 표시하는 기능이다. 사용자가 지정한 개소의 정보를 기억하고 유지하는 기능이다. 이 정보를 오랜 기간 동안 유지하는 경우에는 플래시 메모리(404)에 복사하여도 좋다.
이러한 경우에도 본 발명의 일 형태에 따른 기억 장치를 메모리에 채용함으로써 메모리 단가를 낮추고 소비 전력을 저감할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대하여 도 14a 내지 도 14f를 사용하여 설명한다. 본 실시형태에서는 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 반도체 장치를 기억 장치로서 적용하는 경우에 대하여 설명한다.
도 14a는 노트북형 퍼스널 컴퓨터를 도시한 것이고, 하우징(701), 하우징(702), 표시부(703), 및 키보드(704) 등으로 구성되어 있다. 하우징(701)와 하우징(702) 중 적어도 하나의 내부에는 메모리로서 상기 실시형태에 기재한 기억 장치가 형성되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 충분히 저감된 노드북형 퍼스널 컴퓨터가 실현된다.
도 14b는 휴대 정보 단말(PDA)을 도시한 것이고, 본체(711)에는 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비한다. 본체(711) 내에는 메모리로서 상기 실시형태에 기재한 기억 장치가 형성되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고 오랜 기간 동안 기억을 유지할 수 있고, 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 14c는 전자 페이퍼를 실장한 전자 서적을 도시한 것이고, 하우징(721)와 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721)에는 표시부(725)가 형성되고, 하우징(723)에는 표시부(727)가 형성되어 있다. 하우징(721)와 하우징(723)는 축부(737)에 의하여 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작할 수 있다. 또한, 하우징(721)는 전원(731), 조작 키(733), 스피커(735) 등을 구비한다. 하우징(721)와 하우징(723) 중 적어도 하나에는 메모리로서 상기 실시형태에 기재한 반도체 장치가 형성되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 14d는 휴대 전화기를 도시한 것이고, 하우징(740)와 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)와 하우징(741)는 도 14d와 같이 펼쳐진 상태에서 겹쳐진 상태로 슬라이드할 수 있어 휴대에 적합하게 소형화할 수 있다. 또한, 하우징(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 및 외부 접속 단자(748) 등을 구비한다. 또한, 하우징(740)는 휴대 전화기를 충전하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)와 하우징(741) 중 적어도 하나에는 메모리로서 상기 실시형태에 기재한 기억 장치가 형성되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 14e는 디지털 카메라를 도시한 것이고, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 및 배터리(766) 등으로 구성되어 있다. 본체(761) 내에는 메모리로서 상기 실시형태에 기재한 기억 장치가 형성되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 14f는 텔레비전 장치(770)를 도시한 것이고, 하우징(771), 표시부(773), 및 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)는 하우징(771)가 구비한 스위치나 리모트 컨트롤러(780)를 사용하여 조작할 수 있다. 하우징(771) 및 리모트 컨트롤러(780) 내부에는 메모리로서 상기 실시형태에 기재한 기억 장치가 탑재되어 있다. 따라서, 상기 실시형태에 기재한 기억 장치는 고집적화되어 있으므로 기억 장치를 소형화할 수 있다. 또한, 정보의 기록 및 판독이 고속으로 행해지고 오랜 기간 동안 기억을 유지할 수 있고 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이, 본 실시형태에 기재한 전자 기기에는 상기 실시형태에 따른 반도체 장치가 탑재되어 있다. 따라서, 소비 전력이 저감된 전자 기기가 실현된다.
100: 기판
106: 소자 분리 절연층
108a: 게이트 절연층
108b: 게이트 절연층
110a: 게이트 전극
110b: 게이트 전극
116a: 채널 형성 영역
116b: 채널 형성 영역
120a: 불순물 영역
120b: 불순물 영역
120c: 불순물 영역
120d: 불순물 영역
124a: 금속 화합물 영역
124b: 금속 화합물 영역
124c: 금속 화합물 영역
124d: 금속 화합물 영역
130: 절연층
143: 산화물 반도체층
144a: 채널 형성 영역
144b: 채널 형성 영역
145a: 저저항 영역
145b: 저저항 영역
145c: 저저항 영역
146: 게이트 절연층
148a: 게이트 전극
148b: 게이트 전극
150: 층간 절연층
152: 층간 절연층
156: 배선
160: 트랜지스터
161: 트랜지스터
162: 트랜지스터
163: 트랜지스터
170: 메모리 셀
171: 메모리 셀

Claims (14)

  1. 반도체 장치로서,
    제1 트랜지스터로서,
    제1 게이트 전극과,
    제1 채널 형성 영역을 개재하는 한 쌍의 불순물 영역
    을 포함하는 상기 제1 트랜지스터와,
    상기 제1 트랜지스터 위의 제2 트랜지스터로서,
    제2 채널 형성 영역을 개재하고 아르곤을 함유하는 한 쌍의 영역을 포함하는 반도체층과,
    상기 제2 채널 형성 영역과 중첩하는 제2 게이트 전극
    을 포함하는 상기 제2 트랜지스터와,
    상기 제2 트랜지스터 위의 배선
    을 포함하며,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 한 쌍의 영역은 상기 제2 채널 형성 영역보다 낮은 저항률을 가지며,
    상기 제1 채널 형성 영역 및 상기 한 쌍의 불순물 영역은 상기 산화물 반도체 외의 반도체 재료를 포함하는 기판 내에 존재하고,
    상기 제1 게이트 전극은 상기 한 쌍의 영역 중 하나와 접하고,
    상기 배선은 상기 한 쌍의 영역 중 다른 하나와 접하는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터로서,
    제1 게이트 전극과,
    제1 채널 형성 영역을 개재하는 한 쌍의 불순물 영역
    을 포함하는 상기 제1 트랜지스터와,
    상기 제1 트랜지스터 위의 제2 트랜지스터로서,
    제2 채널 형성 영역을 개재하고 아르곤을 함유하는 한 쌍의 영역을 포함하는 반도체층과,
    상기 제2 채널 형성 영역과 중첩하는 제2 게이트 전극
    을 포함하는 상기 제2 트랜지스터와,
    상기 제1 트랜지스터 위의 용량 소자로서,
    상기 제1 게이트 전극과,
    상기 한 쌍의 영역 중 하나와,
    상기 제1 게이트 전극과 중첩하는 도전층
    을 포함하는 상기 용량 소자와,
    상기 제2 트랜지스터 위의 배선
    을 포함하며,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 한 쌍의 영역은 상기 제2 채널 형성 영역보다 낮은 저항률을 가지며,
    상기 제1 채널 형성 영역 및 상기 한 쌍의 불순물 영역은 상기 산화물 반도체 외의 반도체 재료를 포함하는 기판 내에 존재하고,
    상기 제1 게이트 전극은 상기 한 쌍의 영역 중 하나와 접하고,
    상기 배선은 상기 한 쌍의 영역 중 다른 하나와 접하는, 반도체 장치.
  3. 반도체 장치로서,
    제1 트랜지스터로서,
    제1 게이트 전극과,
    제1 채널 형성 영역을 개재하는 한 쌍의 불순물 영역
    을 포함하는 상기 제1 트랜지스터와,
    반도체층으로서,
    제2 채널 형성 영역을 개재하는 한 쌍의 영역과,
    상기 한 쌍의 영역보다 더 높은 저항률을 갖는 영역
    을 포함하는 상기 반도체층과,
    상기 제1 트랜지스터 위의 제2 트랜지스터로서,
    상기 제2 채널 형성 영역과,
    아르곤을 함유하는 상기 한 쌍의 영역과,
    상기 제2 채널 형성 영역과 중첩하는 제2 게이트 전극
    을 포함하는 상기 제2 트랜지스터와,
    상기 제1 트랜지스터 위의 용량 소자로서,
    상기 제1 게이트 전극과,
    상기 한 쌍의 영역보다 더 높은 저항률을 갖는 상기 영역과,
    상기 제1 게이트 전극과 중첩하는 도전층
    을 포함하는 상기 용량 소자와,
    상기 제2 트랜지스터 위의 배선
    을 포함하며,
    상기 반도체층은 산화물 반도체를 포함하고,
    상기 한 쌍의 영역은 상기 제2 채널 형성 영역보다 낮은 저항률을 가지며,
    상기 제1 채널 형성 영역 및 상기 한 쌍의 불순물 영역은 상기 산화물 반도체 외의 반도체 재료를 포함하는 기판 내에 존재하고,
    상기 제1 게이트 전극은 상기 한 쌍의 영역 중 하나와 접하고,
    상기 배선은 상기 한 쌍의 영역 중 다른 하나와 접하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판의 상기 반도체 재료는 실리콘인, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 게이트 전극은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나로서 기능하는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체는 In, Ga 및 Zn을 함유하는, 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 게이트 전극은 In-Ga-Zn-O-N계 화합물 도전체를 함유하는, 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 한 쌍의 불순물 영역 위의 절연층을 추가로 포함하며,
    상기 제1 게이트 전극의 상부 표면 및 상기 절연층의 상부 표면은 동일한 표면 위에 평탄하게 형성되는, 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체층은 상기 제1 게이트 전극의 상기 상부 표면 및 상기 절연층의 상기 상부 표면 위에 있으며,
    상기 반도체층의 상부 표면은 평탄한, 반도체 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 산화물 반도체는, c축 배향되고, ab면에 수직 방향에서 봤을 때 삼각형 또는 육각형의 원자 배열을 갖고, 상기 ab면에서 a축 또는 b축의 방향이 상이한 결정을 포함하는, 반도체 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 따른 반도체 장치를 포함하는 기억 장치.
  12. 제11항에 따른 기억 장치를 포함하는 전자 기기.
  13. 삭제
  14. 삭제
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011052351A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
WO2011129233A1 (en) * 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8634228B2 (en) 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9607991B2 (en) * 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6383616B2 (ja) * 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9299848B2 (en) 2014-03-14 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, RF tag, and electronic device
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6570417B2 (ja) * 2014-10-24 2019-09-04 株式会社半導体エネルギー研究所 撮像装置および電子機器
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
US9837547B2 (en) * 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6736430B2 (ja) * 2016-09-05 2020-08-05 株式会社ジャパンディスプレイ 半導体装置
US10825839B2 (en) * 2016-12-02 2020-11-03 Innolux Corporation Touch display device
JPWO2018167588A1 (ja) * 2017-03-13 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11031403B2 (en) 2017-04-28 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
JP2019179885A (ja) * 2018-03-30 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置、積和演算装置及び電子機器
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
CN112530933B (zh) * 2019-09-18 2024-03-22 铠侠股份有限公司 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277665A (ja) * 2007-05-02 2008-11-13 Kochi Prefecture Sangyo Shinko Center 電子素子及び電子素子の製造方法
JP2008294136A (ja) * 2007-05-23 2008-12-04 Canon Inc 酸化物半導体を用いた電子素子及びその製造方法
JP2010093070A (ja) * 2008-10-08 2010-04-22 Canon Inc 電界効果型トランジスタ及びその製造方法
JP2010141230A (ja) * 2008-12-15 2010-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (177)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US4870302A (en) 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
US4609986A (en) 1984-06-14 1986-09-02 Altera Corporation Programmable logic array device using EPROM technology
US4642487A (en) 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
EP0469217B1 (en) * 1990-07-31 1996-04-10 International Business Machines Corporation Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom
JP2784615B2 (ja) * 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6072450A (en) * 1996-11-28 2000-06-06 Casio Computer Co., Ltd. Display apparatus
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6512504B1 (en) * 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US6781865B2 (en) 2001-06-06 2004-08-24 Matsushita Electric Industrial Co., Ltd. Nonvolatile selector, and integrated circuit device
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6888373B2 (en) 2003-02-11 2005-05-03 Altera Corporation Fracturable incomplete look up table for area efficient logic elements
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP1733429A4 (en) 2004-04-09 2008-09-24 Semiconductor Energy Lab LIMITER AND SEMICONDUCTOR DEVICE USING THE SAME
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN101203948B (zh) * 2005-04-14 2010-06-16 塔林科技大学 通过化学喷雾热解在基材上制备氧化锌纳米棒的方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007053321A (ja) 2005-08-19 2007-03-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR100786498B1 (ko) * 2005-09-27 2007-12-17 삼성에스디아이 주식회사 투명박막 트랜지스터 및 그 제조방법
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008053288A (ja) 2006-08-22 2008-03-06 Sony Corp 半導体集積回路及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2008300612A (ja) * 2007-05-31 2008-12-11 Panasonic Corp 表示装置及びその製造方法
CN101743629B (zh) * 2007-07-17 2012-06-13 夏普株式会社 具备薄膜晶体管的半导体装置及其制造方法
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
TWI373097B (en) * 2008-07-09 2012-09-21 Au Optronics Corp Method for fabricating thin film transistor array substrate
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101007133B1 (ko) * 2009-06-08 2011-01-10 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
CN103794612B (zh) * 2009-10-21 2018-09-07 株式会社半导体能源研究所 半导体装置
WO2011052351A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102281043B1 (ko) * 2009-10-29 2021-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011058913A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102668077B (zh) 2009-11-20 2015-05-13 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路,以及使用其的半导体器件
KR20190124813A (ko) 2009-11-20 2019-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
WO2011065258A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011074408A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Non-volatile latch circuit and logic circuit, and semiconductor device using the same
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
CN102656690B (zh) 2009-12-25 2016-04-20 株式会社半导体能源研究所 半导体装置
CN104716139B (zh) 2009-12-25 2018-03-30 株式会社半导体能源研究所 半导体装置
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714184B (zh) 2009-12-28 2016-05-18 株式会社半导体能源研究所 半导体器件
KR101894400B1 (ko) 2009-12-28 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
KR101698537B1 (ko) 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714208B (zh) 2010-01-15 2015-05-20 株式会社半导体能源研究所 半导体装置
KR101943807B1 (ko) 2010-01-15 2019-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086871A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101791829B1 (ko) 2010-01-20 2017-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 휴대 전자 기기
WO2011089835A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101789975B1 (ko) 2010-01-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102714209B (zh) 2010-01-22 2015-09-16 株式会社半导体能源研究所 半导体存储器件及其驱动方法
KR101299256B1 (ko) 2010-01-29 2013-08-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
KR101926336B1 (ko) 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011114867A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
TWI511236B (zh) * 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
WO2011152254A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048142B2 (en) * 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107316865B (zh) 2011-05-16 2021-02-02 株式会社半导体能源研究所 可编程逻辑装置
TWI571058B (zh) 2011-05-18 2017-02-11 半導體能源研究所股份有限公司 半導體裝置與驅動半導體裝置之方法
US8581625B2 (en) 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP5892852B2 (ja) 2011-05-20 2016-03-23 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
JP5820336B2 (ja) 2011-05-20 2015-11-24 株式会社半導体エネルギー研究所 半導体装置
US9762246B2 (en) 2011-05-20 2017-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a storage circuit having an oxide semiconductor
US8669781B2 (en) 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277665A (ja) * 2007-05-02 2008-11-13 Kochi Prefecture Sangyo Shinko Center 電子素子及び電子素子の製造方法
JP2008294136A (ja) * 2007-05-23 2008-12-04 Canon Inc 酸化物半導体を用いた電子素子及びその製造方法
JP2010093070A (ja) * 2008-10-08 2010-04-22 Canon Inc 電界効果型トランジスタ及びその製造方法
JP2010141230A (ja) * 2008-12-15 2010-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法

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