JP6340190B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6340190B2
JP6340190B2 JP2013246931A JP2013246931A JP6340190B2 JP 6340190 B2 JP6340190 B2 JP 6340190B2 JP 2013246931 A JP2013246931 A JP 2013246931A JP 2013246931 A JP2013246931 A JP 2013246931A JP 6340190 B2 JP6340190 B2 JP 6340190B2
Authority
JP
Japan
Prior art keywords
oxide semiconductor
semiconductor layer
electrode layer
transistor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013246931A
Other languages
English (en)
Other versions
JP2014131025A (ja
JP2014131025A5 (ja
Inventor
大介 松林
大介 松林
聡始 篠原
聡始 篠原
航 関根
航 関根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013246931A priority Critical patent/JP6340190B2/ja
Publication of JP2014131025A publication Critical patent/JP2014131025A/ja
Publication of JP2014131025A5 publication Critical patent/JP2014131025A5/ja
Application granted granted Critical
Publication of JP6340190B2 publication Critical patent/JP6340190B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Description

本発明は、物、方法、製造方法、プロセス、マシーン、マニュファクチャー、または、組成物（コンポジション オブ マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物半導体を用いたトランジスタが特許文献１に開示されている。
特開２００６−１６５５２８号公報
一般的に、高集積化回路の形成においてトランジスタの微細化は必須技術である。一方、トランジスタを微細化すると、しきい値電圧やＳ値（サブスレッショルド値）などのトランジスタの電気特性が悪化することが知られている。
したがって、本発明の一態様は、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、本発明の一態様は、Ｓ値（サブスレッショルド値）の悪化を低減した半導体装置を提供することを目的の一つとする。または、本発明の一態様は、しきい値電圧の悪化を低減した半導体装置を提供することを目的の一つとする。または、本発明の一態様は、寄生チャネルを低減した半導体装置を提供することを目的の一つとする。または、本発明の一態様は、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、積層された酸化物半導体層を有する半導体装置に関する。
本発明の一態様は、絶縁表面を有する基板と、基板上に基板側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で積層した酸化物半導体層と、酸化物半導体層と接するソース電極層およびドレイン電極層と、酸化物半導体層、ソース電極層およびドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有し、第１の酸化物半導体層は第１の領域を有し、ゲート絶縁膜は第２の領域を有し、第１の領域の膜厚をＴＳ１、第２の領域の膜厚をＴＧＩとするとき、ＴＳ１≧ＴＧＩであることを特徴とする半導体装置である。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
上記構成において、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
また、ソース電極層は、酸化物半導体層に接する第１のソース電極層と、第１のソース電極層を覆うように形成され、酸化物半導体層に接する第２のソース電極層を有し、ドレイン電極層は、酸化物半導体層に接する第１のドレイン電極層と、第１のドレイン電極層を覆うように形成され、酸化物半導体層に接する第２のドレイン電極層を有する構成としてもよい。
また、ソース電極層は、酸化物半導体層に接する第２のソース電極層と、第２のソース電極層上に形成され、酸化物半導体層に接する第１のソース電極層を有し、ドレイン電極層は、酸化物半導体層に接する第２のドレイン電極層と、第２のドレイン電極層上に形成され、酸化物半導体層に接する第１のドレイン電極層を有する構成としてもよい。
ここで、第１のソース電極層および第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料で形成され、第２のソース電極層および第２のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料で形成されていることが好ましい。
また、本発明の他の一態様は、絶縁表面を有する基板と、基板上に形成された第１の酸化物半導体層と、第１の酸化物半導体層に形成された第２の酸化物半導体層と、第２の酸化物半導体層上に形成された第１のソース電極層および第１のドレイン電極層と、第２の酸化物半導体層、第１のソース電極層および第１のドレイン電極層上に形成された第３の酸化物半導体層と、第１のソース電極層を覆うように形成された第２のソース電極層と、第１のドレイン電極層を覆うように形成された第２のドレイン電極層と、第３の酸化物半導体層、第２のソース電極層および第２のドレイン電極層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層と、を有し、第１のソース電極層および第１のドレイン電極層は、第１の酸化物半導体層乃至第３の酸化物半導体層と接し、第２のソース電極層および第２のドレイン電極層は、第３の酸化物半導体層と接し、第１の酸化物半導体層は第１の領域を有し、ゲート絶縁膜は第２の領域を有し、第１の領域の膜厚をＴＳ１、第２の領域の膜厚をＴＧＩとするとき、ＴＳ１≧ＴＧＩであることを特徴とする半導体装置である。
上記構成において、第１の酸化物半導体層および第３の酸化物半導体層は、第２の酸化物半導体層よりも伝導帯下端のエネルギーが０．０５ｅＶ以上２ｅＶ以下の範囲で真空準位に近いことが好ましい。
また、第１の酸化物半導体層乃至第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、第１の酸化物半導体層および第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が第２の酸化物半導体層よりも大きいことが好ましい。
また、第１のソース電極層および第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料であることが好ましい。
また、第２のソース電極層および第２のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料で形成されていることが好ましい。
本発明の一態様を用いることにより、微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、Ｓ値（サブスレッショルド値）の悪化を低減した半導体装置を提供することができる。または、しきい値電圧の悪化を低減した半導体装置を提供することができる。または、寄生チャネルを低減した半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。
トランジスタを説明する上面図および断面図。 酸化物半導体層のバンド構造を説明する図。 トランジスタの拡大断面図。 トランジスタの拡大断面図。 トランジスタを説明する上面図、断面図、および酸化物半導体層のバンド構造を説明する図。 トランジスタの拡大断面図。 トランジスタを説明する上面図および断面図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションの結果を説明する図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションの結果を説明する図。 デバイスシミュレーションの結果を説明する図。 デバイスシミュレーションの結果を説明する図。 デバイスシミュレーションに用いるモデルを説明する上面図および断面図。 デバイスシミュレーションの結果を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 半導体装置の断面図および回路図。 半導体装置の回路図。 半導体装置のブロック図。 記憶装置を説明する回路図。 記憶装置の動作を説明するタイミングチャート。 半導体装置を適用することができる電子機器を説明する図。 ソース電極およびドレイン電極の形状を説明するトランジスタの断面図。 ソース電極およびドレイン電極の形状を説明するトランジスタの断面図。 デバイスシミュレーションの結果を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置について図面を用いて説明する。
図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の一態様のトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面が図１（Ｂ）、一点鎖線Ａ３−Ａ４の断面が図１（Ｃ）、一点鎖線Ａ５−Ａ６の断面が図１（Ｄ）に相当する。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル幅方向、一点鎖線Ａ５−Ａ６方向をチャネル長方向と呼称する場合がある。
図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ１００は、基板１１０上に形成された下地絶縁膜１２０と、該下地絶縁膜１２０上に形成された酸化物半導体層１３０と、該酸化物半導体層１３０上に形成されたソース電極層１４０およびドレイン電極層１５０と、該ソース電極層１４０、該ドレイン電極層１５０および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０と、該ゲート絶縁膜１６０上に形成されたゲート電極層１７０を有する。また、該ゲート絶縁膜１６０および該ゲート電極層１７０上に酸化物絶縁層１８０が形成されていてもよい。当該酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
基板１１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート電極層１７０、ソース電極層１４０、およびドレイン電極層１５０の少なくとも一つは、上記の他のデバイスと電気的に接続されていてもよい。
下地絶縁膜１２０は、基板１１０からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができるため、酸素を含む絶縁膜であることが好ましく、過剰な酸素を含む絶縁膜がより好ましい。また、上述のように基板１１０が他のデバイスが形成された基板である場合、下地絶縁膜１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
また、酸化物半導体層１３０は、基板１１０側から第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３が積層された構造を有している。ここで、一例としては、第２の酸化物半導体層１３２には、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
なお、本実施の形態では、酸化物半導体層１３０が三層の積層である場合について説明するが、酸化物半導体層１３０が一層、二層または四層以上であってもよい。一層の場合は、例えば、第２の酸化物半導体層１３２に相当する層を用いればよい。二層の場合は、例えば、基板１１０側に第２の酸化物半導体層１３２に相当する層を用い、ゲート絶縁膜１６０側に第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層を用いる構造、または、基板１１０側に第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層を用い、ゲート絶縁膜１６０側に第２の酸化物半導体層１３２に相当する層を用いる構造とすればよい。四層以上である場合は、例えば、本実施の形態の説明と同じように第２の酸化物半導体層１３２が第１の酸化物半導体層１３１または第３の酸化物半導体層１３３に相当する層で挟まれる構造とすればよい。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが第２の酸化物半導体層１３２よりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、ゲート電極層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい第２の酸化物半導体層１３２にチャネルが形成される。すなわち、第２の酸化物半導体層１３２とゲート絶縁膜１６０との間に第３の酸化物半導体層１３３が形成されていることよって、トランジスタのチャネルをゲート絶縁膜１６０と接しない構造とすることができる。
また、第１の酸化物半導体層１３１は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２と第１の酸化物半導体層１３１の界面に界面準位を形成しにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、第１の酸化物半導体層１３１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２を構成する金属元素を一種以上含んで構成されるため、第２の酸化物半導体層１３２と第３の酸化物半導体層１３３との界面ではキャリアの散乱が起こりにくくなる。したがって、第３の酸化物半導体層１３３を設けることにより、トランジスタの電界効果移動度を高くすることができる。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３には、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを第２の酸化物半導体層１３２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも酸素欠損が生じにくいということができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３が、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、第１の酸化物半導体層１３１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体層１３２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、第３の酸化物半導体層１３３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、第２の酸化物半導体層１３２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
また、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３のＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、第２の酸化物半導体層１３２のＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の酸化物半導体層１３２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、例えば、インジウム、亜鉛およびガリウムを含んだ酸化物半導体を用いることができる。特に、第２の酸化物半導体層１３２にインジウムを含ませると、キャリア移動度が高くなるため好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素は、ドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは、酸化物半導体層中で不純物準位を形成する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析において、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していることが好ましい。また、水素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする部分を有していることが好ましい。
また、酸化物半導体層が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さく、トランジスタのチャネル幅で規格化したオフ電流は、数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能となる。なお、その場合のソースとドレインとの間の電圧は、例えば、０．１Ｖ、５Ｖ、または、１０Ｖ程度である。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域はゲート絶縁膜と接しないことが好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましい。
したがって、酸化物半導体層１３０を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の積層構造とすることで、トランジスタのチャネルが形成される第２の酸化物半導体層１３２をゲート絶縁膜から離すことができ、高い電界効果移動度を有し、安定した電気特性のトランジスタを形成することができる。
次に、酸化物半導体層１３０のバンド構造を説明する。バンド構造の解析は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３に相当する層としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２に相当する層としてエネルギーギャップが３．１５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体層１３０に相当する積層を作製して行っている。なお、便宜的に当該積層を酸化物半導体層１３０、当該積層を構成するそれぞれの層を第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と称して説明する。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の膜厚はそれぞれ１０ｎｍとし、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
図２（Ａ）は、真空準位と価電子帯上端のエネルギー差と、各層のエネルギーギャップとの差分として算出される真空準位と伝導帯下端のエネルギー差（電子親和力）から模式的に示されるバンド構造の一部である。図２（Ａ）は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と接して、酸化シリコン膜を設けた場合のバンド図である。ここで、Ｅｖは真空準位のエネルギー、ＥｃＩ１およびＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギー、ＥｃＳ１は第１の酸化物半導体層１３１の伝導帯下端のエネルギー、ＥｃＳ２は第２の酸化物半導体層１３２の伝導帯下端のエネルギー、ＥｃＳ３は第３の酸化物半導体層１３３の伝導帯下端のエネルギーである。また、トランジスタを構成する場合、ゲート電極層（トランジスタ１００ではゲート電極層１７０に相当）はＥｃＩ２を有する酸化シリコン膜に接するものとする。
図２（Ａ）に示すように、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３において、伝導帯下端のエネルギーが連続的に変化する。これは、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３の組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３は組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、本明細書の図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
高純度真性酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
なお、図２（Ａ）では、ＥｃＳ１とＥｃＳ３が同様である場合について示したが、それぞれが異なっていてもよい。例えば、ＥｃＳ３よりもＥｃＳ１が高いエネルギーを有する場合、バンド構造の一部は、図２（Ｂ）のように示される。
例えば、ＥｃＳ１＝ＥｃＳ３である場合は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、ＥｃＳ１＞ＥｃＳ３である場合は、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：６：４または１：９：６（原子数比）、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２（原子数比）、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２（原子数比）のＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。
図２（Ａ）、（Ｂ）より、酸化物半導体層１３０における第２の酸化物半導体層１３２がウェル（井戸）となり、酸化物半導体層１３０を用いたトランジスタにおいて、チャネルが第２の酸化物半導体層１３２に形成されることがわかる。なお、酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。第１の酸化物半導体層１３１および第３の酸化物半導体層１３３があることにより、第２の酸化物半導体層１３２と当該トラップ準位とを遠ざけることができる。ただし、ＥｃＳ１またはＥｃＳ３と、ＥｃＳ２とのエネルギー差が小さい場合、第２の酸化物半導体層１３２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、ＥｃＳ１およびＥｃＳ３と、ＥｃＳ２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすることで、トランジスタのしきい値電圧の変動が低減され、安定した電気特性を得ることができる。
なお、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３のいずれか一つ以上の層には、結晶部が含まれることが好ましい。例えば、第１の酸化物半導体層１３１を非晶質とし、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３を結晶部が含まれる層とする。チャネルが形成される第２の酸化物半導体層１３２が結晶部を含むことにより、トランジスタに安定した電気特性を付与することができる。
特に、第２の酸化物半導体層１３２および第３の酸化物半導体層１３３に含まれる結晶部は、表面と略垂直な方向にｃ軸が配向した結晶を有することが好ましい。
また、図１の構造のトランジスタにおいて、第３の酸化物半導体層１３３はソース電極層１４０およびドレイン電極層１５０に接しており、電流を効率良く取り出すにはエネルギーギャップが絶縁体のように大きくないこと、および膜厚が薄いことが好ましい。また、酸化物半導体層１３０にＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合は、Ｉｎのゲート絶縁膜への拡散を防ぐために、第３の酸化物半導体層１３３は第２の酸化物半導体層１３２よりもＩｎを少なくする組成とすることが好ましい。
低消費電力の半導体装置を形成するには、トランジスタのオフ電流、特にゲート電圧が０Ｖ時の電流（Ｉｃｕｔともいう）を低減させることが有効である。しかしながら、トランジスタを微細化するとしきい値電圧やＳ値（サブスレッショルド値）などのトランジスタの電気特性が悪化することが知られており、微細化と低消費電力化との両立が望まれていた。
本発明の一態様のトランジスタでは、図３に示す図１（Ｂ）の拡大断面図のように、第１の酸化物半導体層１３１の一部である第１の領域の膜厚をＴＳ１、ゲート絶縁膜１６０の一部である第２の領域の膜厚をＴＧＩとしたとき、ＴＳ１≧ＴＧＩ（ＴＳ１はＴＧＩ以上）として形成する。このようにすることで、ゲート電極層１７０がゲート絶縁膜１６０を介して第２の酸化物半導体層１３２の側面を覆うようになる。
第２の酸化物半導体層１３２はチャネルが形成される層であり、第２の酸化物半導体層１３２の側面にゲート電極層１７０から電界を印加しやすい構造にすることによって、第２の酸化物半導体層１３２に対して全体的に電界が印加されるようになり、トランジスタのしきい値電圧やＳ値を向上させることができる。当該構造を有するトランジスタでは、Ｗ長が短い場合に特に有効であるため、トランジスタを微細化してもＩｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、本発明の一態様のトランジスタでは、図１（Ａ）のトランジスタの上面図に示すように、ソース電極層１４０およびドレイン電極層１５０のチャネル幅方向の長さは、酸化物半導体層１３０のチャネル幅方向の長さよりも小さく、当該酸化物半導体層のチャネル長方向の端部を覆うように形成することが好ましい。このような構造とすることで、ゲート電極層１７０から第２の酸化物半導体層１３２の側面への電界印加に対する障害物が減少するため、上述したＴＳ１≧ＴＧＩによるトランジスタのしきい値電圧やＳ値を向上させる効果を助長させることができる。
また、図４（Ａ）のトランジスタの拡大断面図（チャネル長方向の断面の一部）に示すように、酸化物半導体層１３０の端部に曲面を有する領域１３４を設けても良い。酸化物半導体層１３０をＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）で形成する場合、第２の酸化物半導体層１３２を構成するＭ（ＭＳ２）と領域１３４を構成するＭ（ＭＳ４）の量的関係は、ＭＳ４＞ＭＳ２であることが好ましい。より好ましくは、ＭＳ４は第１の酸化物半導体層１３１を構成するＭ（ＭＳ１）と同等とする。このような構成にすることによって、第２の酸化物半導体層１３２を保護することができる。
酸化物半導体層１３０の端部における領域１３４は、ドライエッチング法にて第１の酸化物半導体層１３１の成分を再付着させる、所謂ラビットイヤーを利用して形成することができる。さらに酸化処理によりラビットイヤー形成時に付着するエッチングガス成分を除去し、Ｍ成分を酸化することで領域１３４の絶縁性を高めることができる。
また、ゲート電極層が重畳する酸化物半導体層１３０の端部は、外的要因による不純物の混入や酸素欠損の発生などによりｎ型化しやすく、寄生チャネルとなることがある。特にエネルギーギャップの小さい第２の酸化物半導体層１３２ではｎ型化が顕著に起こりやすい。したがって、図４（Ｂ）に示すトランジスタの拡大断面図（チャネル幅方向の断面の一部）のように領域１３４が形成されることによって、寄生チャネルの発生を抑制することができる。
図５（Ａ）は、領域１３４を有するトランジスタの上面図および酸化物半導体層１３０の断面図である。第１の酸化物半導体層１３１と領域１３４の主成分が同一であるとき、第２の酸化物半導体層１３２の伝導帯下端のエネルギー（ＥｃＳ２）と領域１３４の伝導帯下端のエネルギー（ＥｃＳ４）の差分（ΔＥ）が大きいほど寄生チャネルの発生を抑える効果が高い。また、領域１３４の厚みは、第１の酸化物半導体層１３１または第３の酸化物半導体層１３３よりも厚いことが好ましく、厚いほど第２の酸化物半導体層１３２端部のｎ型化による寄生チャネルの発生を抑えることができる。
また、領域１３４は、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３と組成が近似することにより、酸化物半導体層のバンド構造の一部を示す図５（Ｂ）のように伝導帯下端のエネルギーが連続的に変化する。すなわち、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３、および領域１３４は連続接合であるということができる。なお、図５（Ｂ）に示すＤ１−Ｄ２は、図５（Ａ）の酸化物半導体層１３０の断面図に示す一点鎖線Ｄ１−Ｄ２方向に相当し、図５（Ｂ）に示すＥ１−Ｅ２は図５（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向に相当する。
ソース電極層１４０およびドレイン電極層１５０には、酸素と結合し易い導電材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどを用いることができる。上記材料において、特に酸素と結合し易いＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。なお、酸素と結合し易い導電材料には、酸素が拡散し易い材料も含まれる。
酸素と結合し易い導電材料と酸化物半導体層を接触させると、酸化物半導体層中の酸素が、酸素と結合し易い導電材料側に拡散する現象が起こる。当該現象は、温度が高いほど顕著に起こる。トランジスタの作製工程には、いくつかの加熱工程があることから、上記現象により、酸化物半導体層のソース電極層またはドレイン電極層と接触した近傍の領域に酸素欠損が発生し、当該領域はｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
上記ｎ型化した領域は、図６のトランジスタの拡大断面図（チャネル長方向の断面）に示される。酸化物半導体層１３０中に点線で示される境界１３５は、真性半導体領域とｎ型半導体領域の境界であり、酸化物半導体層１３０におけるソース電極層１４０またはドレイン電極層１５０と接触した近傍の領域がｎ型化した領域となる。なお、境界１３５は模式的に示したものであり、実際には明瞭ではない場合がある。また、図６では、境界１３５が第２の酸化物半導体層１３２中で横方向に延びているように位置している状態を示したが、境界１３５は、第１の酸化物半導体層１３１中、または第３の酸化物半導体層１３３中で横方向に延びるように位置することもある。また、酸化物半導体層１３０のソース電極層１４０またはドレイン電極層１５０と下地絶縁膜１２０との間に挟まれた領域の膜厚方向全体がｎ型化することもある。
しかしながら、チャネル長が極短いトランジスタを形成する場合、上記酸素欠損の発生によってｎ型化した領域がトランジスタのチャネル長方向に延在してしまうことがある。この場合、トランジスタの電気特性には、しきい値電圧のシフトやゲート電圧でオンオフの制御ができない状態（導通状態）が現れる。そのため、チャネル長が極短いトランジスタを形成する場合は、ソース電極層およびドレイン電極層に酸素と結合し易い導電材料を用いることが必ずしも好ましいとはいえない。
したがって、図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ２００のようにソース電極層およびドレイン電極層を積層とする構造としてもよい。図７（Ａ）は上面図であり、図７（Ａ）に示す一点鎖線Ｂ１−Ｂ２の断面が図７（Ｂ）、一点鎖線Ｂ３−Ｂ４の断面が図７（Ｃ）、一点鎖線Ｂ５−Ｂ６の断面が図７（Ｄ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向、一点鎖線Ｂ５−Ｂ６方向をチャネル長方向と呼称する場合がある。
第１のソース電極層１４１および第１のドレイン電極層１５１には、上述したチタン膜を用い、チャネル長を定める第２のソース電極層１４２および第２のドレイン電極層１５２には、酸素と結合しにくい導電材料を用いる。当該導電材料としては、例えば、窒化タンタル、窒化チタン、またはルテニウムを含む材料などを用いることが好ましい。なお、酸素と結合しにくい導電材料には、酸素が拡散しにくい材料も含まれる。
なお、図７の構造のトランジスタにおいて、チャネル長とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間隔のことをいう。
また、図７の構造のトランジスタにおいて、チャネルとは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第２の酸化物半導体層１３２のことをいう。
また、図７の構造のトランジスタにおいて、チャネル形成領域とは、第２のソース電極層１４２と第２のドレイン電極層１５２の間における第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３のことをいう。
上記酸素と結合しにくい導電材料を第２のソース電極層１４２および第２のドレイン電極層１５２に用いることによって、酸化物半導体層１３０に形成されるチャネル形成領域に酸素欠損が形成されることを抑制することができ、チャネルのｎ型化を抑えることができる。したがって、チャネル長が極短いトランジスタであっても良好な電気特性を得ることができる。
なお、上記酸素と結合しにくい導電材料のみでソース電極層およびドレイン電極層を形成すると、酸化物半導体層１３０とのコンタクト抵抗が高くなりすぎることから、図７（Ｃ）に示すように、第１のソース電極層１４１および第１のドレイン電極層１５１を酸化物半導体層１３０上に形成し、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うように第２のソース電極層１４２および第２のドレイン電極層１５２を形成することが好ましい。
このとき、第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０との接触面積を大として、第２のソース電極層１４２および第２のドレイン電極層１５２と酸化物半導体層１３０との接触面積は小とすることが好ましい。第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０の接触した領域は、酸素欠損の生成によってｎ型化した領域となる。該ｎ型化した領域により第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０のコンタクト抵抗を下げることができる。したがって、第１のソース電極層１４１および第１のドレイン電極層１５１と酸化物半導体層１３０の接触面積を大とすることで、ｎ型化した領域の面積も大とすることが可能となる。
ただし、第２のソース電極層１４２および第２のドレイン電極層１５２に窒化タンタルや窒化チタンなどの窒化物を用いる場合はその限りではない。窒化物中の窒素が酸化物半導体層１３０との界面近傍に僅かに拡散し、酸化物半導体層１３０中で窒素がドナーとして作用してｎ型領域を形成し、コンタクト抵抗を低下させることができる。
ここで、第１のソース電極層１４１と第１のドレイン電極層１５１との間隔は、０．８μｍ以上、好ましくは１．０μｍ以上とする。当該間隔が０．８μｍより小さいとチャネル形成領域において発生する酸素欠損の影響を排除できなくなり、トランジスタの電気特性が低下してしまう。
一方、第２のソース電極層１４２と第２のドレイン電極層１５２との間隔は、例えば、３０ｎｍ以下としても良好なトランジスタの電気特性を得ることができる。
また、ゲート−ドレイン間およびゲート−ソース間の寄生容量を小さくし、半導体装置の周波数特性を向上させるため、ゲート電極層とソース電極層またはドレイン電極層とが極力重ならない構造とすることが好ましい。
また、トランジスタ１００のソース電極層１４０およびドレイン電極層１５０の端部、トランジスタ２００の第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状に複数の段を設けた形状とすることが好ましい。このような複数の段を設けた形状とすることで、それらの上方に形成される膜の被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。なお、図３１（Ａ）に示すトランジスタ１０２、図３１（Ｂ）に示すトランジスタ２０２のように、ソース電極層１４０およびドレイン電極層１５０の端部、または第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状の段を設けない形状であってもよい。
ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜１６０は上記材料の積層であってもよい。
ゲート電極層１７０は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、当該ゲート電極層は、上記材料の積層であってもよい。
ゲート絶縁膜１６０、およびゲート電極層１７０上には酸化物絶縁層１８０が形成されていてもよい。当該酸化物絶縁層１８０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該酸化物絶縁層１８０は上記材料の積層であってもよい。
ここで、酸化物絶縁層１８０は過剰酸素を有することが好ましい。過剰酸素を含む酸化物絶縁層とは、加熱処理などによって酸素を放出することができる酸化物絶縁層をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。当該酸化物絶縁層１８０から放出される酸素はゲート絶縁膜１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、不本意に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
以上が本発明の一態様におけるトランジスタである。当該トランジスタは電気特性が良好であり、長期信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１で説明した本発明の一態様のトランジスタの構成について、シミュレーションを行った結果を説明する。
図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図１１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第１のシミュレーションに用いたデバイスモデルを説明する図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ｈ１−Ｈ２の断面が図８（Ｂ）、一点鎖線Ｈ３−Ｈ４の断面が図８（Ｃ）、一点鎖線Ｈ５−Ｈ６の断面が図８（Ｄ）に相当する。また、図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ｊ１−Ｊ２の断面が図９（Ｂ）、一点鎖線Ｊ３−Ｊ４の断面が図９（Ｃ）、一点鎖線Ｊ５−Ｊ６の断面が図９（Ｄ）に相当する。また、図１０（Ａ）は上面図であり、図１０（Ａ）に示す一点鎖線Ｋ１−Ｋ２の断面が図１０（Ｂ）、一点鎖線Ｋ３−Ｋ４の断面が図１０（Ｃ）、一点鎖線Ｋ５−Ｋ６の断面が図１０（Ｄ）に相当する。また、図１１（Ａ）は上面図であり、図１１（Ａ）に示す一点鎖線Ｍ１−Ｍ２の断面が図１１（Ｂ）、一点鎖線Ｍ３−Ｍ４の断面が図１１（Ｃ）、一点鎖線Ｍ５−Ｍ６の断面が図１１（Ｄ）に相当する。また、一点鎖線Ｈ１−Ｈ２、Ｊ１−Ｊ２、Ｋ１−Ｋ２、Ｍ１−Ｍ２方向をチャネル幅方向、一点鎖線Ｈ５−Ｈ６、Ｊ５−Ｊ６、Ｋ５−Ｋ６、Ｍ５−Ｍ６方向をチャネル長方向と呼称する場合がある。
図８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル１（以降、ＤＭ１）は、下地絶縁膜５２０上に第１の酸化物半導体層５３１、第２の酸化物半導体層５３２、第３の酸化物半導体層５３３からなる酸化物半導体層５３０、ソース電極層５４０、ドレイン電極層５５０、ゲート絶縁膜５６０、ゲート電極層５７０を有する。また、ゲート電極層５７０は、チャネル幅方向において酸化物半導体層５３０の端部を覆う構成となっている。
ＤＭ１では、トランジスタのチャネル長Ｌを３０ｎｍ、チャネル幅Ｗを４０ｎｍ、酸化物半導体層５３０と、ソース電極層５４０またはドレイン電極層５５０がチャネル長方向に重なる長さを３０ｎｍ、下地絶縁膜５２０の膜厚を３００ｎｍ、ゲート絶縁膜５６０の比誘電率を４．１、膜厚を２０ｎｍ、ゲート電極層の仕事関数を４．９ｅＶ、ソース電極層５４０およびドレイン電極層５５０の仕事関数を４．４ｅＶとした。また、第１の酸化物半導体層５３１（Ｓ１）、第２の酸化物半導体層５３２（Ｓ２）、第３の酸化物半導体層５３３（Ｓ３）として用いるＩｎ−Ｇａ−Ｚｎ酸化物の原子数比（Ｉｎ：Ｇａ：Ｚｎ）およびシミュレーションに用いる数値は、表１に示すとおりである。なお、シミュレーションには、シノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを用いた。また、各層や界面に局在する固定電荷や電子トラップ等は仮定していない。
図９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル２（以降、ＤＭ２）は、ＤＭ１とゲート電極層５７０の形状が異なり、チャネル幅方向において酸化物半導体層５３０の端部を覆わない構成、すなわち、上面形状は酸化物半導体層５３０と同等なっている。その他の条件はＤＭ１と同じである。
図１０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル３（以降、ＤＭ３）は、酸化物半導体層５８０を表１に示すＳ２と同条件の単層とし、その他の条件はＤＭ１と同じ（ゲート電極層５７０がチャネル幅方向において酸化物半導体層５３０の端部を覆う構成）である。
図１１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル４（以降、ＤＭ４）は、酸化物半導体層５８０を表１に示すＳ２と同条件の単層とし、その他の条件はＤＭ２と同じ（ゲート電極層５７０がチャネル幅方向において酸化物半導体層５３０の端部を覆わない構成）である。
図１２（Ａ）、（Ｂ）に上記条件のデバイスモデル（ＤＭ１、ＤＭ２、ＤＭ３、ＤＭ４）を用いたシミュレーションにより得られたＩｄ−Ｖｇ特性を示す。
まず、酸化物半導体層が積層構造を有するＤＭ１とＤＭ２の比較では、ゲート電極層５７０がチャネル幅方向において酸化物半導体層５３０の端部を覆う構成であるＤＭ１の特性が良好となった（図１２（Ａ）参照）。また、酸化物半導体層が単層構造を有するＤＭ３とＤＭ４の比較では、ゲート電極層５７０がチャネル幅方向において酸化物半導体層５８０の端部を覆う構成であるＤＭ３の特性が良好となった（図１２（Ｂ）参照）。ここで、ＤＭ１とＤＭ３の比較においては、ＤＭ１のほうが、Ｓ値およびしきい値電圧が良好である。したがって、Ｉｃｕｔを小さくする目的においては、ＤＭ１の構造、すなわち、酸化物半導体層が積層構造であって、ゲート電極層がチャネル幅方向において酸化物半導体層の端部を覆う構成が優位といえる。
これは、ＤＭ１における第１の酸化物半導体層５３１の一部の領域とゲート絶縁膜５６０の一部の領域の膜厚を同じに設定したことに起因する。この場合、酸化物半導体層５３０において、チャネルが形成される第２の酸化物半導体層５３２の相対位置が高くなり、第２の酸化物半導体層５３２の端部がゲート絶縁膜５６０を介してゲート電極層５７０で覆われるため、第２の酸化物半導体層５３２の全体に対してゲート電極層５７０からの電界印加がされやすくなる。一方、ＤＭ２、ＤＭ３、ＤＭ４では、酸化物半導体層５３０、５８０の端部がゲート絶縁膜５６０を介してゲート電極層５７０で覆われる構造とはならないため、いずれも不十分なＩｄ−Ｖｇ特性となってしまう。
したがって、第１のシミュレーション結果から、酸化物半導体層を積層構造とし、当該積層構造においてチャネルとなる層の相対位置を高くすること、そして当該チャネルとなる層に対して横方向からもゲート電極層からの電界が印加されやすい構成にすることが有効であることがわかった。具体的には、チャネルとなる層の下層に位置する層の一部の領域の膜厚をゲート絶縁膜の一部の領域の膜厚と同等以上とし、酸化物半導体層端部を覆うようにゲート電極層を形成すればよい。
図１３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第２のシミュレーションに用いたデバイスモデルを説明する図である。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｎ１−Ｎ２の断面が図１３（Ｂ）、一点鎖線Ｎ３−Ｎ４の断面が図１３（Ｃ）、一点鎖線Ｎ５−Ｎ６の断面が図１３（Ｄ）に相当する。また、図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｐ１−Ｐ２の断面が図１４（Ｂ）、一点鎖線Ｐ３−Ｐ４の断面が図１４（Ｃ）、一点鎖線Ｐ５−Ｐ６の断面が図１４（Ｄ）に相当する。また、一点鎖線Ｎ１−Ｎ２、Ｐ１−Ｐ２方向をチャネル幅方向、一点鎖線Ｎ５−Ｎ６、Ｐ５−Ｐ６方向をチャネル長方向と呼称する場合がある。
図１３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル５（以降、ＤＭ５）は、ＤＭ１とソース電極層５４０またはドレイン電極層５５０の形状が異なり、ソース電極層５４０またはドレイン電極層５５０が酸化物半導体層５３０のチャネル長方向の端部を覆う構成となっている。その他の条件はＤＭ１と同じである。
図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すデバイスモデル６（以降、ＤＭ６）は、ＤＭ１とソース電極層５４０またはドレイン電極層５５０の形状が異なり、ソース電極層５４０またはドレイン電極層５５０が酸化物半導体層５３０のチャネル長方向の端部およびチャネル幅方向の端部の一部を覆う構成となっている。その他の条件はＤＭ１と同じである。つまり、ＤＭ５とＤＭ６では、ソース電極層５４０またはドレイン電極層５５０がチャネル幅方向の端部の一部を覆うか否かが異なる。
図１５は、上記条件のデバイスモデル（ＤＭ１、ＤＭ５、ＤＭ６）を用いたシミュレーションにより得られたＩｄ−Ｖｇ特性である。図１５におけるＤＭ５とＤＭ６の比較では、ソース電極層５４０またはドレイン電極層５５０が酸化物半導体層５３０のチャネル幅方向の端部を覆わない構成であるＤＭ５の特性が良好となった。また、ＤＭ５はＤＭ１と比較して若干しきい値電圧がマイナス側にあるものの、Ｓ値は同等であり、高いオン電流を示した。したがって、オン電流を含めた特性向上を目的にする場合においては、ＤＭ５の構造、すなわち、ソース電極層またはドレイン電極層が酸化物半導体層のチャネル長方向の端部を覆い、チャネル幅方向の端部を覆わない構成が好ましいといえる。
これは、酸化物半導体層５３０のチャネル幅方向の端部をソース電極層５４０またはドレイン電極層５５０で覆うことにより、ゲート電極層５７０からの電界の一部が遮断され、酸化物半導体層５３０、特にチャネルが形成される第２の酸化物半導体層５３２に当該電界が印加されにくくなるためである。
したがって、第２のシミュレーション結果から、酸化物半導体層を積層構造とし、チャネルとなる層へのゲート電極層からの電界印加を妨げない構成にすることが有効であることがわかった。具体的には、ソース電極層またはドレイン電極層が酸化物半導体層のチャネル長方向の端部を覆い、チャネル幅方向の端部を覆わない構成とすればよい。または、ソース電極層またはドレイン電極層のチャネル幅方向の長さが酸化物半導体層のチャネル幅方向の長さと同じ、または小さくなるような構成ということもできる。
次に、ＤＭ５の構成を基本とするデバイスモデルを用いて、トランジスタのＷ長に関する第３のシミュレーションを行った。第３のシミュレーションのデバイスモデルにおいては、酸化物半導体層５３０のチャネル幅方向の長さ、およびソース電極層またはドレイン電極層のチャネル幅方向の長さを一致させ、当該長さをＷ長として定義した。そして、Ｗ＝３００ｎｍ、４０ｎｍ、３０ｎｍ、１０ｎｍをシミュレーションの条件とした。その他の条件はＤＭ５と同じである。
図１６は、上記条件のデバイスモデルを用いたシミュレーションにより得られたＩｄ−Ｖｇ特性である。Ｗ長が３００ｎｍの場合、オフ特性が非常に悪いが、Ｗ長を４０ｎｍ以下とすることでＳ値が著しく改善することわかる。
これは、第２の酸化物半導体層５３２のチャネルが形成される領域に対して、第２の酸化物半導体層５３２の側面からの電界印加の寄与度がＷ長が小さいほど大きいためである。図３３（Ａ）、（Ｂ）は、図１３（Ｂ）に相当するＤＭ５のチャネル幅方向の断面であり、第２の酸化物半導体層５３２が横方向から受ける電界強度を模式的にベクトルで表した図である。図３３（Ａ）に示すように、Ｗ長が小さい場合は、第２の酸化物半導体層５３２に対して横方向に印加される電界はチャネル全体に及ぶが、図３３（Ｂ）に示すように、Ｗ長が長い場合は当該電界はチャネル全体に及ばない。したがって、ＤＭ５の構成における効果は、Ｗ長が小さいトランジスタほど有効であるといえる。
次に、ＤＭ５の構成を基本とするデバイスモデルを用いて、酸化物半導体層５３０に含まれる第２の酸化物半導体層５３２の膜厚に関して、第４のシミュレーションを行った。第４のシミュレーションでは、Ｌ／Ｗ＝３０ｎｍ／４０ｎｍのデバイスモデルにおいて、第２の酸化物半導体層５３２の膜厚を５ｎｍ乃至９０ｎｍとするシミュレーション条件を用いた。また、Ｌ／Ｗ＝３０ｎｍ／３００ｎｍのデバイスモデルにおいては、第２の酸化物半導体層５３２の膜厚を５ｎｍ乃至５０ｎｍとするシミュレーション条件を用いた。その他の条件はＤＭ５と同じである。
図１７（Ａ）、（Ｂ）、（Ｃ）は、上記条件のデバイスモデルを用いたシミュレーションにより得られたＩｄ−Ｖｇ特性である。図１７（Ａ）、（Ｂ）は、Ｌ／Ｗ＝３０ｎｍ／４０ｎｍのデバイスモデルにおけるＩｄ−Ｖｇ特性のシミュレーション結果であり、図１７（Ａ）に第２の酸化物半導体層５３２の膜厚が５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍの結果を示し、図１７（Ｂ）に第２の酸化物半導体層５３２の膜厚が６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍの結果を示している。また、図１７（Ｃ）は、Ｌ／Ｗ＝３０ｎｍ／３００ｎｍのデバイスモデルにおけるＩｄ−Ｖｇ特性のシミュレーション結果であり、第２の酸化物半導体層５３２の膜厚が５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、２５ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍの結果を示している。それぞれの図において、矢印の始点側から終点側にかけて膜厚が順次増加する条件となっている。
図１７（Ａ）に示されるように、Ｌ／Ｗ＝３０ｎｍ／４０ｎｍのデバイスモデルにおいては、第２の酸化物半導体層５３２の膜厚が５０ｎｍ程度までは膜厚が厚いほどＳ値およびオン電流が改善される結果となった。そして、図１７（Ｂ）に示されるように、第２の酸化物半導体層５３２の膜厚が６０ｎｍ以上となるとＳ値およびしきい値電圧はほとんど変化がなくなり、オン電流のみ膜厚とともに増加する傾向となった。
一方、図１７（Ｃ）に示されるように、Ｌ／Ｗ＝３０ｎｍ／３００ｎｍのデバイスモデルにおいては、第２の酸化物半導体層５３２の膜厚が５ｎｍ乃至５０ｎｍのいずれであってもＳ値およびしきい値電圧は向上せず、それらの膜厚の依存においてはＬ／Ｗ＝３０ｎｍ／４０ｎｍのデバイスモデルとは逆の傾向となった。
これは、第２の酸化物半導体層５３２の膜厚が厚いほど側面の面積が大きくなり、第２の酸化物半導体層５３２全体に対するゲート電極層５７０からの電界印加がされやすくなるためである。一方、Ｗ長が長い場合は、第３のシミュレーションの結果と同様に第２の酸化物半導体層５３２の側面側から印加されるゲート電極層５７０からの電界が第２の酸化物半導体層５３２に形成されるチャネル全体にまで及ばないため、Ｉｄ−Ｖｇ特性は向上しない。
したがって、Ｗ長を極短くすること、および第２の酸化物半導体層５３２の膜厚を厚くすることが有効なため、ＤＭ５の構造は、トランジスタの構造をフィン型（酸化物半導体層５３０の膜厚＞Ｗ長）にすることに対しても適しているといえ、微細化にともなうオン電流の減少の抑制にも効果を奏する。
次に、トランジスタの活性層を酸化物半導体（ＯＳ）とするデバイスモデルとシリコン（Ｓｉ）とするデバイスモデルの比較を第５のシミュレーションとして行った。活性層をシリコンとするデバイスモデル７（以降、ＤＭ７）は、図１８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すように、ＤＭ５を基本とし、シリコン活性層６３０はｎ＋型領域６３２、ｐ−型領域６３１を有する構成とした。ここで、ｎ＋型領域６３２のドナー不純物密度（ＮＤ）を１Ｅ２０／ｃｍ３とし、ｐ−型領域６３１のアクセプタ不純物密度（ＮＡ）を１Ｅ１７／ｃｍ３、１Ｅ１８／ｃｍ３、１Ｅ１９／ｃｍ３としてシミュレーションを行った。
図１９は、活性層をシリコンとするＤＭ７を用いたシミュレーションにより得られたＩｄ−Ｖｇ特性である。また、比較として、図１５で示した活性層を酸化物半導体層とするＤＭ５のＩｄ−Ｖｇ特性を図示している。
ＤＭ７では、ＮＡが比較的小さい場合、オフ特性が非常に悪く、ほとんどオンオフ比がとれない結果となった。また、ＮＡが比較的大きい場合は、オンオフ比がとれるようになるが、オフ電流はＤＭ５と比べて十分に下がりきらない結果となった。
以上の本実施の形態で説明した、第１乃至第５のシミュレーション結果より、活性層を酸化物半導体層の積層とする構成であること、当該積層においてチャネルとなる中間層の相対位置を高くし、当該中間層の側面からもゲート電極層からの電界が印加しやすい構成とすること、ソース電極層またはドレイン電極層で活性層のチャネル幅方向の端部を覆わず、ゲート電極層から活性層に印加される電界を遮蔽しない構成とすることがトランジスタの特性向上に対して有意であることが明らかとなった。また、当該構成において、Ｗ長を小さくすること、およびチャネルとなる中間層を厚くすることも有意であることも明らかとなった。したがって、他の実施の形態で説明する本発明の一態様における半導体装置は、微細構造であっても電気特性が良好であり、信頼性が高いということができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１で説明したトランジスタとは異なる構造のトランジスタについて説明する。
図２０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の一態様のトランジスタの上面図および断面図である。図２０（Ａ）は上面図であり、図２０（Ａ）に示す一点鎖線Ｃ１−Ｃ２の断面が図２０（Ｂ）、一点鎖線Ｃ３−Ｃ４の断面が図２０（Ｃ）、一点鎖線Ｃ５−Ｃ６の断面が図２０（Ｄ）に相当する。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ｃ１−Ｃ２方向をチャネル幅方向、一点鎖線Ｃ５−Ｃ６方向をチャネル長方向と呼称する場合がある。
図２０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ３００は、基板１１０上に形成された下地絶縁膜１２０と、該下地絶縁膜１２０上に形成された酸化物半導体層１３０と、該酸化物半導体層１３０上に形成された第２のソース電極層１４２および第２のドレイン電極層１５２と、該第２のソース電極層１４２および該第２のドレイン電極層１５２のそれぞれの上に形成された第１のソース電極層１４１および第１のドレイン電極層１５１と、該第１のソース電極層１４１、該第２のソース電極層１４２、該第１のドレイン電極層１５１、該第２のドレイン電極層１５２、および酸化物半導体層１３０上に形成されたゲート絶縁膜１６０と、該ゲート絶縁膜１６０上に形成されたゲート電極層１７０と、該ゲート絶縁膜１６０および該ゲート電極層１７０上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ２００と図２０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ３００とは、第１のソース電極層１４１と第２のソース電極層１４２との積層順序、および第１のドレイン電極層１５１と第２のドレイン電極層１５２との積層順序が異なり、その他の点では同じである。
トランジスタ３００では、酸化物半導体層１３０と、第１のソース電極層１４１および第１のドレイン電極層１５１とが接していないことから、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらない。そのため、当該酸素欠損によってソースまたはドレインとして作用するｎ型領域は形成されない。
トランジスタ３００においては、第２のソース電極層１４２および第２のドレイン電極層１５２に実施の形態１で説明した導電性の窒化物（窒化タンタルまたは窒化チタン）を用いる。したがって、当該窒化物から酸化物半導体層１３０の界面近傍にドナーとなる窒素を拡散させることができ、窒素を拡散させた領域をソースまたはドレインとして作用させることができる。なお、窒素はチャネル長方向にも拡散することがあり、図示してあるようにチャネル形成領域の一部を取り除くことが好ましい。当該チャネル形成領域の一部は、第２のソース電極層１４２および第２のドレイン電極層１５２の形成時のエッチング工程によっても取り除くことができる。なお、窒素は酸化物半導体層１３０中に深く拡散させる必要はなく、界面近傍に拡散させるのみで十分にソースまたはドレインとして作用させることができる。
また、トランジスタ３００では、第１のソース電極層１４１および第１のドレイン電極層１５１が起因した酸化物半導体層１３０における酸素欠損の発生は起こらないことから、第１のソース電極層１４１と第１のドレイン電極層１５１の距離をトランジスタ１００よりも短くすることができる。例えば、第２のソース電極層１４２の端面と第１のソース電極層１４１の端面、および第２のドレイン電極層１５２の端面と第１のドレイン電極層１５１の端面とを一致させてもよい。このようにすることで、ソース電極層およびドレイン電極層全体としての抵抗を低下させることができる。
また、トランジスタ３００の第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状に複数の段を設けた形状とすることが好ましい。このような複数の段を設けた形状とすることで、それらの上方に形成される膜の被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。なお、図３２（Ａ）に示すトランジスタ３０２のように、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状の段を設けない形状であってもよい。
低消費電力の半導体装置を形成するには、トランジスタのオフ電流、特にゲート電圧が０Ｖ時の電流（Ｉｃｕｔともいう）を低減させることが有効である。しかしながら、トランジスタを微細化するとしきい値電圧やＳ値（サブスレッショルド値）などのトランジスタの電気特性が悪化することが知られており、微細化と低消費電力化との両立が望まれていた。
本発明の一態様のトランジスタでは、第１の酸化物半導体層１３１の一部である第１の領域の膜厚をＴＳ１、ゲート絶縁膜１６０の一部である第２の領域の膜厚をＴＧＩとしたとき、ＴＳ１≧ＴＧＩ（ＴＳ１はＴＧＩ以上）として形成する。このようにすることで、ゲート電極層１７０がゲート絶縁膜１６０を介して第２の酸化物半導体層１３２の側面を覆うようになる。
第２の酸化物半導体層１３２はチャネルが形成される層であり、第２の酸化物半導体層１３２の側面にゲート電極層１７０から電界を印加しやすい構造にすることによって、第２の酸化物半導体層１３２に対して全体的に電界が印加されるようになり、トランジスタのしきい値電圧やＳ値を向上させることができる。当該構造を有するトランジスタでは、Ｗ長が短い場合に特に有効であるため、トランジスタを微細化してもＩｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、本発明の一態様のトランジスタでは、図２０（Ａ）のトランジスタの上面図に示すように、ソース電極層１４０およびドレイン電極層１５０のチャネル幅方向の長さは、酸化物半導体層１３０のチャネル幅方向の長さよりも小さく、当該酸化物半導体層のチャネル長方向の端部を覆うように形成することが好ましい。このような構造とすることで、ゲート電極層１７０から第２の酸化物半導体層１３２の側面への電界印加に対する障害物が減少するため、上述したＴＳ１≧ＴＧＩによるトランジスタのしきい値電圧やＳ値を向上させる効果を助長させることができる。
以上が本発明の一態様におけるトランジスタである。当該トランジスタは電気特性が良好であり、長期信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１および実施の形態３で説明したトランジスタとは異なる構造のトランジスタについて説明する。
図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の一態様のトランジスタの上面図および断面図である。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ｄ１−Ｄ２の断面が図２１（Ｂ）、一点鎖線Ｄ３−Ｄ４の断面が図２１（Ｃ）、一点鎖線Ｄ５−Ｄ６の断面が図２１（Ｄ）に相当する。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ｄ１−Ｄ２方向をチャネル幅方向、一点鎖線Ｄ５−Ｄ６方向をチャネル長方向と呼称する場合がある。
図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ４００は、基板１１０上に形成された下地絶縁膜１２０と、該下地絶縁膜１２０上に形成された第１の酸化物半導体層１３１および第２の酸化物半導体層１３２と、該第２の酸化物半導体層１３２上に形成された第１のソース電極層１４１および第１のドレイン電極層１５１と、該第２の酸化物半導体層１３２、該第１のソース電極層１４１、および該第１のドレイン電極層１５１上に形成された第３の酸化物半導体層１３３と、第１のソース電極層１４１を覆うように重畳し、該第１のソース電極層１４１および第３の酸化物半導体層１３３のそれぞれと接する第２のソース電極層１４２と、第１のドレイン電極層１５１を覆うように重畳し、該第１のドレイン電極層１５１および第３の酸化物半導体層１３３のそれぞれと接する第２のドレイン電極層１５２と、第３の酸化物半導体層１３３、第２のソース電極層１４２、および第２のドレイン電極層１５２上に形成されたゲート絶縁膜１６０と、該ゲート絶縁膜１６０上に形成されたゲート電極層１７０と、該ゲート絶縁膜１６０および該ゲート電極層１７０上に形成された酸化物絶縁層１８０を有する。なお、酸化物絶縁層１８０は必要に応じて設ければよく、さらにその上部に他の絶縁層を形成してもよい。
図７（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ２００と図２１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すトランジスタ４００とは、第３の酸化物半導体層１３３が第１のソース電極層１４１上および第１のドレイン電極層１５１上に形成されている点が異なり、その他の点は同じである。
トランジスタ４００では、チャネルが形成される第２の酸化物半導体層１３２と第１のソース電極層１４１上および第１のドレイン電極層１５１が接しており、第２の酸化物半導体層１３２に高密度の酸素欠損が生成し、ｎ型領域が形成される。したがって、キャリアのパスに抵抗成分が少なく、効率良くキャリアを移動させることができる。
また、第３の酸化物半導体層１３３は、第１のソース電極層１４１および第１のドレイン電極層１５１形成後に形成するため、該第１のソース電極層１４１および該第１のドレイン電極層１５１形成時の第３の酸化物半導体層１３３のオーバーエッチングが無い。したがって、チャネルが形成される第２の酸化物半導体層１３２をゲート絶縁膜１６０から十分離すことができ、界面からの不純物拡散の影響を抑える効果を大きくすることができる。
また、トランジスタ４００の第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状に複数の段を設けた形状とすることが好ましい。このような複数の段を設けた形状とすることで、それらの上方に形成される膜の被覆性が向上し、トランジスタの電気特性や長期信頼性を向上させることができる。なお、図３２（Ｂ）に示すトランジスタ４０２のように、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は、階段状の段を設けない形状であってもよい。
低消費電力の半導体装置を形成するには、トランジスタのオフ電流、特にゲート電圧が０Ｖ時の電流（Ｉｃｕｔともいう）を低減させることが有効である。しかしながら、トランジスタを微細化するとしきい値電圧やＳ値（サブスレッショルド値）などのトランジスタの電気特性が悪化することが知られており、微細化と低消費電力化との両立が望まれていた。
本発明の一態様のトランジスタでは、第１の酸化物半導体層１３１の一部である第１の領域の膜厚をＴＳ１、ゲート絶縁膜１６０の一部である第２の領域の膜厚をＴＧＩとしたとき、ＴＳ１≧ＴＧＩ（ＴＳ１はＴＧＩ以上）として形成する。このようにすることで、ゲート電極層１７０がゲート絶縁膜１６０を介して第２の酸化物半導体層１３２の側面を覆うようになる。
第２の酸化物半導体層１３２はチャネルが形成される層であり、第２の酸化物半導体層１３２の側面にゲート電極層１７０から電界を印加しやすい構造にすることによって、第２の酸化物半導体層１３２に対して全体的に電界が印加されるようになり、トランジスタのしきい値電圧やＳ値を向上させることができる。当該構造を有するトランジスタでは、Ｗ長が短い場合に特に有効であるため、トランジスタを微細化してもＩｃｕｔを下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。
また、本発明の一態様のトランジスタでは、図２１（Ａ）のトランジスタの上面図に示すように、第１のソース電極層１４１、第２のソース電極層１４２、第１のドレイン電極層１５１、および第２のドレイン電極層１５２のチャネル幅方向の長さは、酸化物半導体層１３０のチャネル幅方向の長さよりも小さく、当該酸化物半導体層のチャネル長方向の端部を覆うように形成することが好ましい。このような構造とすることで、ゲート電極層１７０から第２の酸化物半導体層１３２の側面への電界印加に対する障害物が減少するため、上述したＴＳ１≧ＴＧＩによるトランジスタのしきい値電圧やＳ値を向上させる効果を助長させることができる。
以上が本発明の一態様におけるトランジスタである。当該トランジスタは電気特性が良好であり、長期信頼性の高い半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、実施の形態１で説明した図７に示すトランジスタ２００の作製方法について、図２２乃至図２４を用いて説明する。
基板１１０には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
下地絶縁膜１２０は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、または上記材料を混合した膜を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体層１３０と接する上層は酸化物半導体層１３０への酸素の供給源となりえる酸素を含む材料で形成することが好ましい。
なお、基板１１０の表面が絶縁体であり、後に設ける酸化物半導体層１３０への不純物拡散の影響が無い場合は、下地絶縁膜１２０を設けない構成とすることができる。
次に、下地絶縁膜１２０上に第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜し、選択的にエッチングを行うことで酸化物半導体層１３０を形成する（図２２（Ａ）参照）。なお、エッチングの前に加熱工程を行ってもよい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３には、実施の形態１で説明した材料を用いることができる。例えば、第１の酸化物半導体層１３１にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第２の酸化物半導体層１３２にＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、第３の酸化物半導体層１３３にＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
また、第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、および第３の酸化物半導体層１３３として用いることのできる酸化物半導体は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
ただし、実施の形態１に詳細を記したように、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３は、第２の酸化物半導体層１３２よりも電子親和力が大きくなるように材料を選択する。
なお、酸化物半導体層の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
第１の酸化物半導体層１３１、第２の酸化物半導体層１３２、第３の酸化物半導体層１３３としてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２のいずれかの材料を用い、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３の電子親和力が第２の酸化物半導体層１３２よりも大きくなるようにすればよい。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、第２の酸化物半導体層１３２は、第１の酸化物半導体層１３１および第３の酸化物半導体層１３３よりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＧａよりも多い組成となる酸化物はＩｎがＧａと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、第２の酸化物半導体層１３２にインジウムの含有量が多い酸化物を用いることで、高い移動度のトランジスタを実現することができる。
以下では、酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタ用ターゲットを用い、スパッタ法によって成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタ粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタ粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタ粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタ用ターゲットとしては、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットを用いることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットは、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のモル数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶体とする。なお、Ｘ、ＹおよびＺは任意の正数である。また、当該多結晶体の粒径は、例えば１μｍ以下など、小さいほど好ましい。ここで、粉末の種類、およびその混合するモル数比は、作製するスパッタ用ターゲットによって適宜変更すればよい。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、第２の酸化物半導体層１３２の結晶性を高め、さらに下地絶縁膜１２０、第１の酸化物半導体層１３１、および第３の酸化物半導体層１３３から水素や水などの不純物を除去することができる。なお、酸化物半導体層１３０を形成するエッチングの前に第１の加熱工程を行ってもよい。
なお、酸化物半導体層１３０を積層とする場合、下層に非晶質を形成すると、上層にはＣＡＡＣ―ＯＳ膜が形成しやすくなる。したがって、第１の酸化物半導体層１３１を非晶質とし、第２の酸化物半導体層１３２をＣＡＡＣ―ＯＳ膜としてもよい。
次に、酸化物半導体層１３０上に第１のソース電極層１４１および第１のドレイン電極層１５１となる第１の導電膜を形成する。第１の導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより１００ｎｍのチタン膜を形成する。
次に、第１の導電膜を酸化物半導体層１３０上で分断するようにエッチングし、第１のソース電極層１４１および第１のドレイン電極層１５１を形成する（図２２（Ｂ）参照）。ここで、第１のソース電極層１４１および第１のドレイン電極層１５１の端部は図示するように階段状に形成することが好ましい。当該端部の加工は、アッシングによってレジストマスクを後退させる工程とエッチングの工程を交互に複数回行うことで形成することができる。
このとき、第１の導電膜のオーバーエッチングによって、図示したように酸化物半導体層１３０の一部がエッチングされた形状となる。ただし、第１の導電膜と酸化物半導体層１３０のエッチングの選択比が大きい場合は、酸化物半導体層１３０がほとんどエッチングされない形状となる。
次に、酸化物半導体層１３０、第１のソース電極層１４１および第１のドレイン電極層１５１上に、第２のソース電極層１４２および第２のドレイン電極層１５２となる第２の導電膜８００（図２２Ｃには示さず）を形成する。第２の導電膜８００としては、窒化タンタル、窒化チタン、ルテニウム、またはこれらを主成分とする合金材料を用いることができる。例えば、スパッタ法などにより２０ｎｍの窒化タンタル膜を形成する。
次に、第２の導電膜８００を酸化物半導体層１３０上で分断するようにエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する（図２２（Ｃ）参照）。このとき、酸化物半導体層１３０の一部がエッチングされてもよい。
なお、チャネル長（第２のソース電極層１４２と第２のドレイン電極層１５２との間）が極短いトランジスタを形成する場合は、図２４（Ａ）に示す上面図のように、まず、第１のソース電極層１４１および第１のドレイン電極層１５１を覆うような形状に第２の導電膜８００をエッチングする。
そして、図２４（Ｂ）に示す第２の導電膜８００を分断する領域９００に対して、電子ビーム露光などの細線加工に適した方法を用いてレジストマスク加工を行い、エッチング工程によって領域９００をエッチングし、第２のソース電極層１４２および第２のドレイン電極層１５２を形成する。なお、当該レジストマスクとしては、ポジ型レジストを用いれば、露光領域を最小限にすることができ、スループットを向上させることができる。このような方法を用いれば、チャネル長を３０ｎｍ以下とするトランジスタを形成することができる。
次に、第２の加熱処理を行うことが好ましい。第２の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第２の加熱処理により、酸化物半導体層１３０から、さらに水素や水などの不純物を除去することができる。
次に、酸化物半導体層１３０、第２のソース電極層１４２および第２のドレイン電極層１５２上にゲート絶縁膜１６０を形成する（図２３（Ａ）参照）。ゲート絶縁膜１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。なお、ゲート絶縁膜１６０は、上記材料の積層であってもよい。ゲート絶縁膜１６０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
次に、ゲート絶縁膜１６０上に第３の導電膜を形成する。第３の導電膜としては、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｔａ、Ｗ、またはこれらを主成分とする合金材料を用いることができる。第３の導電膜は、スパッタ法などにより形成することができる。そして、チャネル形成領域と重畳するようにエッチングし、ゲート電極層１７０を形成する（図２３（Ｂ）参照）。
次に、ゲート絶縁膜１６０、ゲート電極層１７０上に酸化物絶縁層１８０を形成する（図２３（Ｃ）参照）。酸化物絶縁層１８０は、下地絶縁膜１２０と同様の材料、方法を用いて形成することができる。酸化物絶縁層１８０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、もしくは窒素を含む酸化物絶縁層を用いるとよい。酸化物絶縁層１８０は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて形成することができ、酸化物半導体層１３０に対し酸素を供給できるよう過剰に酸素を含む膜とすることが好ましい。
また、酸化物絶縁層１８０にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、酸化物絶縁層１８０から酸化物半導体層１３０への酸素の供給をさらに容易にすることができる。
次に、第３の加熱処理を行うことが好ましい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、下地絶縁膜１２０、ゲート絶縁膜１６０、酸化物絶縁層１８０から過剰酸素が放出されやすくなり、酸化物半導体層１３０の酸素欠損を低減することができる。
以上の工程で、図７に示すトランジスタ２００を作製することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図２５（Ａ）に半導体装置の断面図、図２５（Ｂ）に半導体装置の回路図をそれぞれ示す。
図２５（Ａ）および図２５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３２００を有し、上部に第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、実施の形態１、３、４で説明したトランジスタを用いることができ、本実施の形態では、実施の形態１の図７に示すトランジスタ２００を適用する例を示している。なお、図２５（Ａ）には、図７（Ａ）に示す一点鎖線Ｂ５−Ｂ６で示された位置の断面が含まれる。
また、容量素子３４００は、一方の電極をトランジスタ３３００のソース電極層またはドレイン電極層、他方の電極をトランジスタ３３００のゲート電極層、誘電体をトランジスタ３３００のゲート絶縁膜１６０と同じ材料を用いる構造とすることで、トランジスタ３３００と同時に形成することができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を実施の形態１で説明した酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い電気特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１、３、４に示すようなトランジスタを用いる他は、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２５（Ａ）におけるトランジスタ３２００は、半導体材料（例えば、結晶性シリコンなど）を含む基板３０００に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、不純物領域に接する金属間化合物領域と、チャネル形成領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極層と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
基板３０００上にはトランジスタ３２００を囲むように素子分離絶縁層３１００が設けられており、トランジスタ３２００を覆うように絶縁層３１５０が設けられている。なお、素子分離絶縁層３１００は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）などの素子分離技術を用いて形成することができる。
例えば、結晶性シリコン基板を用いた場合、トランジスタ３２００は高速動作が可能となる。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
絶縁層３１５０上にはトランジスタ３３００が設けられ、そのソース電極層またはドレイン電極層の一方は延在して、容量素子３４００の一方の電極として作用する。また、当該電極は、トランジスタ３２００のゲート電極層と電気的に接続される。
図２５（Ａ）に示すトランジスタ３３００は、酸化物半導体層にチャネルが形成されるトップゲート型トランジスタである。トランジスタ３３００は、オフ電流が低いため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
また、トランジスタ３３００と重畳するように絶縁層３１５０を介して電極３２５０が設けられている。当該電極に適切な電位を供給することで、トランジスタ３３００のしきい値電圧を制御することができる。また、トランジスタ３３００の長期信頼性を高めることができる。なお、電極３２５０を設けない構成とすることもできる。
図２５（Ａ）に示すように、トランジスタ３２００とトランジスタ３３００または容量素子３４００は重畳するように形成することができるため、その占有面積を低減することができる。したがって、半導体装置の集積度を高めることができる。
図２５（Ａ）に対応する回路構成の一例を図２５（Ｂ）に示す。
図２５（Ｂ）において、第１の配線３００１はトランジスタ３２００のソース電極層と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極層と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極層またはドレイン電極層の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極層と電気的に接続されている。そして、トランジスタ３２００のゲート電極層、およびトランジスタ３３００のソース電極層またはドレイン電極層の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２５（Ｂ）に示す半導体装置では、トランジスタ３２００のゲート電極層の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極層、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて低いため、トランジスタ３２００のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極層に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて低いトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態６に示した構成と異なる半導体装置の説明を行う。
図２６は、半導体装置の回路構成の一例である。当該半導体装置において、第１の配線４５００とトランジスタ４３００のソース電極層とは電気的に接続され、第２の配線４６００とトランジスタ４３００の第１のゲート電極層とは電気的に接続され、トランジスタ４３００のドレイン電極層と容量素子４４００の一方の端子とは電気的に接続されている。なお、当該半導体装置に含まれるトランジスタ４３００としては、実施の形態１、３，４で説明したトランジスタを用いることができる。なお、第１の配線４５００はビット線、第２の配線４６００はワード線としての機能を有することができる。
当該半導体装置（メモリセル４２５０）は、図２５に示すトランジスタ３３００および容量素子３４００と同様の接続形態とすることができる。したがって、容量素子４４００は、実施の形態６で説明した容量素子３４００と同様に、トランジスタ４３００の作製工程にて同時に作製することができる。
次に、図２６に示す半導体装置（メモリセル４２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、第２の配線４６００にトランジスタ４３００がオン状態となる電位を供給し、トランジスタ４３００をオン状態とする。これにより、第１の配線４５００の電位が、容量素子４４００の第１の端子に与えられる（書き込み）。その後、第２の配線４６００の電位を、トランジスタ４３００がオフ状態となる電位として、トランジスタ４３００をオフ状態とすることにより、容量素子４４００の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ４３００は、オフ電流が極めて低いという特徴を有している。このため、トランジスタ４３００をオフ状態とすることで、容量素子４４００の第１の端子の電位（あるいは、容量素子４４００に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ４３００がオン状態となると、浮遊状態である第１の配線４５００と容量素子４４００とが導通し、第１の配線４５００と容量素子４４００の間で電荷が再分配される。その結果、第１の配線４５００の電位が変化する。第１の配線４５００の電位の変化量は、容量素子４４００の第１の端子の電位（あるいは容量素子４４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子４４００の第１の端子の電位をＶ、容量素子４４００の容量をＣ、第１の配線４５００が有する容量成分をＣＢ、電荷が再分配される前の第１の配線４５００の電位をＶＢ０とすると、電荷が再分配された後の第１の配線４５００の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル４２５０の状態として、容量素子４４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第１の配線４５００の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第１の配線４５００の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第１の配線４５００の電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図２６に示す半導体装置（メモリセル４２５０）は、トランジスタ４３００のオフ電流が極めて低いという特徴から、容量素子４４００に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
図２６に示したメモリセル４２５０は、メモリセル４２５０を駆動させるための駆動回路が形成された基板を積層することが好ましい。メモリセル４２５０と駆動回路を積層することで、半導体装置の小型化を図ることができる。なお、積層するメモリセル４２５０および駆動回路の数は限定しない。
駆動回路に含まれるトランジスタは、トランジスタ４３００とは異なる半導体材料を用いることが好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることがより好ましい。このような半導体材料を用いたトランジスタは、酸化物半導体を用いたトランジスタよりも高速動作が可能であり、メモリセル４２５０の駆動回路の構成に用いることが適している。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置を提供することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、少なくとも実施の形態１、３、４で説明したトランジスタを用いることができ、実施の形態６で説明した記憶装置を含むＣＰＵについて説明する。
図２７は、実施の形態１、３、４で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。書き換え可能なＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図２７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図２７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２８は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路７０２には、実施の形態６で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９の第１ゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９の第１ゲート（第１のゲート電極層）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図２８では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図２８では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図２８におけるトランジスタ７０９は、実施の形態１、３、４で説明したトランジスタを用いることができる。また、実施の形態６で説明したように第２ゲート（第２のゲート電極層）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔをより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図２８において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２８における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
以上が、記憶素子７００の構成の説明である。次いで、記憶素子７００の駆動方法について説明する。
記憶素子７００において、電源電圧の供給の後、データの保持時における消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法を図２９のタイミングチャートを参照して説明する。図２９のタイミングチャートにおいて、７０１は回路７０１に保持されているデータを示し、ＷＥは制御信号ＷＥの電位を示し、ＷＥ２は制御信号ＷＥ２の電位を示し、ＲＤは制御信号ＲＤの電位を示し、ＳＥＬは回路７２０における一経路の制御信号ＳＥＬの電位を示し、ＶＤＤは電源電位ＶＤＤを示す。また、Ｍ１はノードＭ１の電位を示し、Ｍ２はノードＭ２の電位を示す。なお、上記回路７２０における一経路とは、回路７０２の出力側と回路７０１の入力側を接続する経路である。
なお、以下に示す駆動方法では、図２８に示した構成において、スイッチ７０３をｎチャネル型トランジスタとし、スイッチ７０４をｐチャネル型トランジスタとして、制御信号ＲＤがハイレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が導通状態となり、且つスイッチ７０４の第１の端子と第２の端子の間が非導通状態となり、制御信号ＲＤがローレベル電位の場合に、スイッチ７０３の第１の端子と第２の端子の間が非導通状態となり、且つスイッチ７０４の第１の端子と第２の端子の間が導通状態となる例を示す。また、制御信号ＳＥＬがハイレベル電位の場合に回路７２０の一経路における第１の端子と第２の端子の間が導通状態となり、制御信号ＳＥＬがローレベル電位の場合に第１の端子と第２の端子の間が非導通状態となる例を示す。また、トランジスタ７０９をｎチャネル型トランジスタとして、制御信号ＷＥがハイレベル電位の場合に、トランジスタ７０９がオン状態となり、制御信号ＷＥがローレベル電位の場合に、トランジスタ７０９がオフ状態となる例を示す。
しかしながら、本発明の一態様の半導体装置の駆動方法はこれに限定されず、以下の説明における、スイッチ７０３、スイッチ７０４、回路７２０、トランジスタ７０９の状態が同じとなるように、各制御信号の電位を定めることができる。
まず、図２９におけるＴ１の期間の動作について説明する。Ｔ１では、電源電圧ＶＤＤが記憶素子７００に供給されている。記憶素子７００へ電源電圧が供給されている間は、回路７０１がデータ（図２９中、ｄａｔａＸと表記）を保持する。この際、制御信号ＳＥＬをローレベル電位として、回路７２０の一経路における第１の端子と第２の端子の間は非導通状態とされる。なお、スイッチ７０３およびスイッチ７０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号ＲＤはハイレベル電位であってもローレベル電位であってもよい（図２９中、Ａと表記）。また、トランジスタ７０９の状態（オン状態、オフ状態）はどちらの状態であってもよい。即ち、制御信号ＷＥはハイレベル電位であってもローレベル電位であってもよい（図２９中、Ａと表記）。Ｔ１において、ノードＭ１はどのような電位であってもよい（図２９中、Ａと表記）。Ｔ１において、ノードＭ２はどのような電位であってもよい（図２９中、Ａと表記）。Ｔ１の動作を通常動作と呼ぶ。また、制御信号ＷＥ２は期間を問わず定電位とし、例えば接地電位などのローレベル電位とする。
次に、図２９におけるＴ２の期間の動作について説明する。記憶素子７００への電源電圧の供給の停止をする前に、制御信号ＷＥをハイレベル電位として、トランジスタ７０９をオン状態とする。こうして、回路７０１に保持されたデータ（ｄａｔａＸ）に対応する信号が、トランジスタ７０９を介してトランジスタ７１０のゲートに入力される。トランジスタ７１０のゲートに入力された信号は、容量素子７０８によって保持される。こうして、ノードＭ２の電位は、回路７０１に保持されたデータに対応する信号電位（図２９中、ＶＸと表記）となる。その後、制御信号ＷＥをローレベル電位としてトランジスタ７０９をオフ状態とする。こうして、回路７０１に保持されたデータに対応する信号が回路７０２に保持される。Ｔ２の間も、制御信号ＳＥＬによって、回路７２０の一経路における第１の端子と第２の端子の間は非導通状態とされる。スイッチ７０３およびスイッチ７０４の第１の端子と第２の端子の間の状態（導通状態、非導通状態）はどちらの状態であってもよい。即ち、制御信号ＲＤはハイレベル電位であってもローレベル電位であってもよい（図２９中、Ａと表記）。Ｔ２において、ノードＭ１はどのような電位であってもよい（図２９中、Ａと表記）。Ｔ２の動作を電源電圧供給停止前の動作と呼ぶ。
次に、図２９におけるＴ３の期間の動作について説明する。電源電圧供給停止前の動作を行った後、Ｔ３のはじめに、記憶素子７００への電源電圧の供給を停止する。電源電圧の供給が停止すると、回路７０１に保持されていたデータ（ｄａｔａＸ）は消失する。しかし、記憶素子７００への電源電圧の供給が停止した後においても、容量素子７０８によって回路７０１に保持されていたデータ（ｄａｔａＸ）に対応する信号電位（ＶＸ）がノードＭ２に保持される。ここで、トランジスタ７０９は、チャネルが酸化物半導体層で形成され、リーク電流（オフ電流）が極めて小さい、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタである。したがって、記憶素子７００への電源電圧の供給が停止した際、トランジスタ７０９のゲートには接地電位（０Ｖ）またはトランジスタ７０９がオフとなる電位が入力され続ける構成であるため、記憶素子７００への電源電圧の供給が停止した後も、トランジスタ７０９のオフ状態を維持することができ、容量素子７０８によって保持された電位（ノードＭ２の電位ＶＸ）を長期間保つことができる。こうして、記憶素子７００は電源電圧の供給が停止した後も、データ（ｄａｔａＸ）を保持する。Ｔ３は、記憶素子７００への電源電圧の供給が停止している期間に対応する。
次に、図２９におけるＴ４の期間の動作について説明する。記憶素子７００への電源電圧の供給を再開した後、制御信号ＲＤをローレベル電位として、スイッチ７０４の第１の端子と第２の端子の間を導通状態とし、スイッチ７０３の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号ＷＥはローレベル電位であり、トランジスタ７０９はオフ状態のままである。また、制御信号ＳＥＬはローレベル電位であり、回路７２０の一経路における第１の端子と第２の端子の間は非導通状態である。こうして、スイッチ７０３の第２の端子およびスイッチ７０４の第１の端子に、電源電圧ＶＤＤが入力される。したがって、スイッチ７０３の第２の端子およびスイッチ７０４の第１の端子の電位（ノードＭ１の電位）を、一定の電位（ここではＶＤＤ）にすることができる。Ｔ４の動作をプリチャージ動作と呼ぶ。なお、ノードＭ１の電位は、容量素子７０７によって保持される。
上記プリチャージ動作の後、Ｔ５の期間において、制御信号ＲＤをハイレベル電位とすることによって、スイッチ７０３の第１の端子と第２の端子の間を導通状態とし、スイッチ７０４の第１の端子と第２の端子の間を非導通状態とする。この際、制御信号ＷＥはローレベル電位のままであり、トランジスタ７０９はオフ状態のままである。また、制御信号ＳＥＬはローレベル電位であり、回路７２０の一経路における第１の端子と第２の端子の間は非導通状態である。容量素子７０８に保持された信号（ノードＭ２の電位ＶＸ）に応じて、トランジスタ７１０のオン状態またはオフ状態が選択され、スイッチ７０３の第２の端子およびスイッチ７０４の第１の端子の電位、即ちノードＭ１の電位が定まる。トランジスタ７１０がオン状態の場合、ノードＭ１には低電源電位（例えば、ＧＮＤ）が入力される。一方、トランジスタ７１０がオフ状態の場合には、ノードＭ１の電位は、上記プリチャージ動作によって定められた一定の電位（例えば、ＶＤＤ）のまま維持される。こうして、トランジスタ７１０のオン状態またはオフ状態に対応して、ノードＭ１の電位はＶＤＤまたはＧＮＤとなる。例えば、回路７０１に保持されていた信号が「１」であり、ハイレベルの電位（ＶＤＤ）に対応する場合、ノードＭ１の電位は、信号「０」に対応するローレベルの電位（ＧＮＤ）となる。一方、回路７０１に保持されていた信号が「０」であり、ローレベルの電位（ＧＮＤ）に対応する場合、ノードＭ１の電位は、信号「１」に対応するハイレベルの電位（ＶＤＤ）となる。つまり、回路７０１に記憶されていた信号の反転信号がノードＭ１に保持されることとなる。図２９において、この電位をＶＸｂと表記する。つまり、Ｔ２において回路７０１から入力されたデータ（ｄａｔａＸ）に対応する信号が、ノードＭ１の電位（ＶＸｂ）に変換される。
その後、Ｔ６の期間において、制御信号ＳＥＬをハイレベル電位として、回路７２０の一経路における第１の端子と第２の端子の間を導通状態とする。この際、制御信号ＲＤはハイレベル電位のままである。また、制御信号ＷＥはローレベル電位のままであり、トランジスタ７０９はオフ状態のままである。すると、スイッチ７０３の第２の端子およびスイッチ７０４の第１の端子の電位（ノードＭ１の電位（ＶＸｂ））に対応する信号を、論理素子７０６を介して反転信号とし、当該反転信号を回路７０１に入力することができる。こうして、回路７０１は、記憶素子７００への電源電圧の供給停止前に保持していたデータ（ｄａｔａＸ）を再び保持することができる。
また、ノードＭ１の電位は、Ｔ４におけるプリチャージ動作によって一定の電位（図２９では、ＶＤＤ）にされた後、Ｔ５において、データ（ｄａｔａＸ）に対応する電位ＶＸｂとなる。プリチャージ動作を行っているため、ノードＭ１の電位が所定の電位ＶＸｂに定まるまでの時間を短くすることができる。こうして、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
以上が、記憶素子の駆動方法の説明である。
本発明の一態様における半導体装置の駆動方法では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、上述したプリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
（実施の形態９）
本実施の形態では、実施の形態１、３、４で説明したトランジスタ、実施の形態６、７で説明した記憶装置、または実施の形態８で説明したＣＰＵを用いることのできる電子機器の例について説明する。
実施の形態１、３、４で説明したトランジスタ、実施の形態６、７で説明した記憶装置、または実施の形態８で説明したＣＰＵは、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図３０に示す。
図３０（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を用いた電子機器の一例である。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む。
また、図３０（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図３０（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
また、図３０（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図３０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図３０（Ｂ）および（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１０）
なお、上記実施の形態で開示された、導電膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチルガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、（ＣＨ３）２Ｚｎである。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式（Ｃ２Ｈ５）２Ｚｎ）を用いることもできる。
例えば、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
１００ トランジスタ
１０２ トランジスタ
１１０ 基板
１２０ 下地絶縁膜
１３０ 酸化物半導体層
１３１ 第１の酸化物半導体層
１３２ 第２の酸化物半導体層
１３３ 第３の酸化物半導体層
１３４ 領域
１３５ 境界
１４０ ソース電極層
１４１ 第１のソース電極層
１４２ 第２のソース電極層
１５０ ドレイン電極層
１５１ 第１のドレイン電極層
１５２ 第２のドレイン電極層
１６０ ゲート絶縁膜
１７０ ゲート電極層
１８０ 酸化物絶縁層
２００ トランジスタ
２０２ トランジスタ
３００ トランジスタ
３０２ トランジスタ
４００ トランジスタ
４０２ トランジスタ
５２０ 下地絶縁膜
５３０ 酸化物半導体層
５３１ 第１の酸化物半導体層
５３２ 第２の酸化物半導体層
５３３ 第３の酸化物半導体層
５４０ ソース電極層
５５０ ドレイン電極層
５６０ ゲート絶縁膜
５７０ ゲート電極層
５８０ 酸化物半導体層
６３０ シリコン活性層
６３１ ｐ−型領域
６３２ ｎ＋型領域
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
８００ 導電膜
９００ 領域
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０００ 基板
３００１ 第１の配線
３００２ 第２の配線
３００３ 第３の配線
３００４ 第４の配線
３００５ 第５の配線
３１００ 素子分離絶縁層
３１５０ 絶縁層
３２００ トランジスタ
３２５０ 電極
３３００ トランジスタ
３４００ 容量素子
４２５０ メモリセル
４３００ トランジスタ
４４００ 容量素子
４５００ 第１の配線
４６００ 第２の配線
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (10)

  1. 絶縁表面を有する基板と、
    前記基板上に前記基板側から第１の酸化物半導体層、第２の酸化物半導体層、第３の酸化物半導体層の順で積層した酸化物半導体層と、
    前記酸化物半導体層と接するソース電極層およびドレイン電極層と、
    前記酸化物半導体層上、前記ソース電極層上および前記ドレイン電極層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極層と、
    を有し、
    前記第１の酸化物半導体層は第１の領域を有し、前記ゲート絶縁膜は第２の領域を有し、前記第１の領域の膜厚をＴＳ１、前記第２の領域の膜厚をＴＧＩとするとき、ＴＳ１≧ＴＧＩであり、
    前記ゲート電極層は、前記ゲート絶縁膜を介して前記第２の酸化物半導体層の側面の一部を覆うことを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の酸化物半導体層のチャネル幅方向の長さが４０ｎｍ以下であることを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第２の酸化物半導体層の膜厚が、前記第２の酸化物半導体層のチャネル幅方向の長さより大きいことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記ソース電極層および前記ドレイン電極層のチャネル幅方向の長さは、前記第２の酸化物半導体層のチャネル幅方向の長さよりも小さく、 前記ソース電極層および前記ドレイン電極層は、前記第２の酸化物半導体層のチャネル幅方向の端部を覆わないことを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一項において、
    前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を有し、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記ソース電極層は、前記酸化物半導体層に接する第１のソース電極層と、前記第１のソース電極層を覆うように設けられ、且つ、前記酸化物半導体層に接する第２のソース電極層と、を有し、
    前記ドレイン電極層は、前記酸化物半導体層に接する第１のドレイン電極層と、前記第１のドレイン電極層を覆うように設けられ、且つ、前記酸化物半導体層に接する第２のドレイン電極層と、を有することを特徴とする半導体装置。
  7. 請求項６において、
    前記第１のソース電極層および前記第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を有し、
    前記第２のソース電極層および前記第２のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料を有することを特徴とする半導体装置。
  8. 絶縁表面を有する基板と、
    前記基板上の第１の酸化物半導体層と、
    前記第１の酸化物半導体層の第２の酸化物半導体層と、
    前記第２の酸化物半導体層上の第１のソース電極層および第１のドレイン電極層と、
    前記第２の酸化物半導体層上、前記第１のソース電極層上および前記第１のドレイン電極層上の第３の酸化物半導体層と、
    前記第１のソース電極層を覆うように設けられた第２のソース電極層と、
    前記第１のドレイン電極層を覆うように設けられた第２のドレイン電極層と、
    前記第３の酸化物半導体層上、前記第２のソース電極層上および前記第２のドレイン電極層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極層と、
    を有し、
    前記第１のソース電極層および前記第１のドレイン電極層は、前記第１の酸化物半導体層乃至前記第３の酸化物半導体層と接し、
    前記第２のソース電極層および前記第２のドレイン電極層は、前記第３の酸化物半導体層と接し、
    前記第１の酸化物半導体層は第１の領域を有し、前記ゲート絶縁膜は第２の領域を有し、
    前記第１の領域の膜厚をＴＳ１、前記第２の領域の膜厚をＴＧＩとするとき、ＴＳ１≧ＴＧＩであることを特徴とする半導体装置。
  9. 請求項８において、
    前記第１の酸化物半導体層乃至前記第３の酸化物半導体層は、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）を有し、前記第１の酸化物半導体層および前記第３の酸化物半導体層は、Ｉｎに対するＭの原子数比が前記第２の酸化物半導体層よりも大きいことを特徴とする半導体装置。
  10. 請求項８または９において、
    前記第１のソース電極層および前記第１のドレイン電極層は、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、またはこれらを主成分とする合金材料を有し、
    前記第２のソース電極層および前記第２のドレイン電極層は、窒化タンタル、窒化チタン、またはルテニウムを含む材料を有することを特徴とする半導体装置。
JP2013246931A 2012-11-30 2013-11-29 半導体装置 Expired - Fee Related JP6340190B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013246931A JP6340190B2 (ja) 2012-11-30 2013-11-29 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012261795 2012-11-30
JP2012261795 2012-11-30
JP2013246931A JP6340190B2 (ja) 2012-11-30 2013-11-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018092839A Division JP6656301B2 (ja) 2012-11-30 2018-05-14 半導体装置

Publications (3)

Publication Number Publication Date
JP2014131025A JP2014131025A (ja) 2014-07-10
JP2014131025A5 JP2014131025A5 (ja) 2017-01-05
JP6340190B2 true JP6340190B2 (ja) 2018-06-06

Family

ID=50824581

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2013246931A Expired - Fee Related JP6340190B2 (ja) 2012-11-30 2013-11-29 半導体装置
JP2018092839A Active JP6656301B2 (ja) 2012-11-30 2018-05-14 半導体装置
JP2020017162A Active JP6968920B2 (ja) 2012-11-30 2020-02-04 半導体装置
JP2021175171A Active JP7273925B2 (ja) 2012-11-30 2021-10-27 半導体装置
JP2023074943A Pending JP2023100796A (ja) 2012-11-30 2023-04-28 半導体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2018092839A Active JP6656301B2 (ja) 2012-11-30 2018-05-14 半導体装置
JP2020017162A Active JP6968920B2 (ja) 2012-11-30 2020-02-04 半導体装置
JP2021175171A Active JP7273925B2 (ja) 2012-11-30 2021-10-27 半導体装置
JP2023074943A Pending JP2023100796A (ja) 2012-11-30 2023-04-28 半導体装置

Country Status (6)

Country Link
US (2) US9252283B2 (ja)
JP (5) JP6340190B2 (ja)
KR (4) KR102248765B1 (ja)
CN (3) CN108493253B (ja)
TW (2) TWI604611B (ja)
WO (1) WO2014084152A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013001579A1 (ja) * 2011-06-30 2013-01-03 パナソニック株式会社 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112013006219T5 (de) 2012-12-25 2015-09-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und deren Herstellungsverfahren
TWI621270B (zh) * 2013-02-07 2018-04-11 群創光電股份有限公司 薄膜電晶體元件與薄膜電晶體顯示裝置
US9318484B2 (en) 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6376788B2 (ja) 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9590109B2 (en) 2013-08-30 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102446991B1 (ko) 2013-09-13 2022-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9293592B2 (en) 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI642186B (zh) 2013-12-18 2018-11-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
WO2015189731A1 (en) * 2014-06-13 2015-12-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
US9455337B2 (en) * 2014-06-18 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9461179B2 (en) * 2014-07-11 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor device (TFT) comprising stacked oxide semiconductor layers and having a surrounded channel structure
US9991393B2 (en) * 2014-10-16 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, module, and electronic device
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
US10186618B2 (en) 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR102589754B1 (ko) * 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
KR102619290B1 (ko) * 2018-12-04 2023-12-28 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
JP7387475B2 (ja) 2020-02-07 2023-11-28 キオクシア株式会社 半導体装置及び半導体記憶装置
CN114846623A (zh) * 2020-12-01 2022-08-02 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制备方法、显示装置

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4187819B2 (ja) * 1997-03-14 2008-11-26 シャープ株式会社 薄膜装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004304167A (ja) 2003-03-20 2004-10-28 Advanced Lcd Technologies Development Center Co Ltd 配線、表示装置及び、これらの形成方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4963021B2 (ja) 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
KR100748261B1 (ko) 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP4591525B2 (ja) 2008-03-12 2010-12-01 ソニー株式会社 半導体装置
EP2146379B1 (en) * 2008-07-14 2015-01-28 Samsung Electronics Co., Ltd. Transistor comprising ZnO based channel layer
KR101497425B1 (ko) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20100054453A (ko) * 2008-11-14 2010-05-25 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101643204B1 (ko) 2008-12-01 2016-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
KR101064470B1 (ko) * 2009-01-12 2011-09-15 삼성모바일디스플레이주식회사 박막트랜지스터 및 그 제조방법
TWI535023B (zh) * 2009-04-16 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
JPWO2011039853A1 (ja) * 2009-09-30 2013-02-21 キヤノン株式会社 薄膜トランジスタ
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101911382B1 (ko) * 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101097322B1 (ko) * 2009-12-15 2011-12-23 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
US9057758B2 (en) 2009-12-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for measuring current, method for inspecting semiconductor device, semiconductor device, and test element group
CN102804360B (zh) 2009-12-25 2014-12-17 株式会社半导体能源研究所 半导体装置
KR101883802B1 (ko) * 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101842413B1 (ko) * 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101993584B1 (ko) * 2010-01-22 2019-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101820776B1 (ko) * 2010-02-19 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011105310A1 (en) * 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011114866A1 (en) * 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US9437454B2 (en) * 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
US8278173B2 (en) 2010-06-30 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate structures
KR20130030295A (ko) 2010-07-02 2013-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
KR101979758B1 (ko) * 2010-08-27 2019-05-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 반도체 장치
US8634228B2 (en) * 2010-09-02 2014-01-21 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
CN103201831B (zh) * 2010-11-05 2015-08-05 株式会社半导体能源研究所 半导体装置
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR20240025046A (ko) * 2010-12-03 2024-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
JP5527225B2 (ja) * 2011-01-14 2014-06-18 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
TWI627756B (zh) 2011-03-25 2018-06-21 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US8809928B2 (en) * 2011-05-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and method for manufacturing the semiconductor device
US9171840B2 (en) * 2011-05-26 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN104823283A (zh) 2015-08-05
KR102526635B1 (ko) 2023-04-26
US20160141422A1 (en) 2016-05-19
CN104823283B (zh) 2018-04-27
TWI632641B (zh) 2018-08-11
US10074748B2 (en) 2018-09-11
CN116207143A (zh) 2023-06-02
KR20210040183A (ko) 2021-04-12
JP6656301B2 (ja) 2020-03-04
JP2018139314A (ja) 2018-09-06
KR102248765B1 (ko) 2021-05-04
KR20230062659A (ko) 2023-05-09
KR20220053052A (ko) 2022-04-28
US9252283B2 (en) 2016-02-02
TWI604611B (zh) 2017-11-01
JP2020074470A (ja) 2020-05-14
JP7273925B2 (ja) 2023-05-15
JP2014131025A (ja) 2014-07-10
JP2023100796A (ja) 2023-07-19
US20140151691A1 (en) 2014-06-05
CN108493253A (zh) 2018-09-04
KR20150092191A (ko) 2015-08-12
JP6968920B2 (ja) 2021-11-17
WO2014084152A1 (en) 2014-06-05
TW201810528A (zh) 2018-03-16
KR102389073B1 (ko) 2022-04-22
JP2022009539A (ja) 2022-01-14
TW201431079A (zh) 2014-08-01
CN108493253B (zh) 2023-04-25

Similar Documents

Publication Publication Date Title
JP7273925B2 (ja) 半導体装置
JP6612944B2 (ja) 半導体装置
JP7397137B2 (ja) 半導体装置
JP6220641B2 (ja) 半導体装置
JP6606219B2 (ja) 半導体装置
JP6342701B2 (ja) 半導体装置およびその作製方法
JP2019004188A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161118

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161118

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180514

R150 Certificate of patent or registration of utility model

Ref document number: 6340190

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees