CN104823283A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置，其中能够抑制随着晶体管的微型化而变得更显著的电特性的劣化。该半导体装置包括：氧化物半导体叠层，其中在衬底上从衬底一侧依次层叠有第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层；接触于氧化物半导体叠层的源电极层及漏电极层；在氧化物半导体叠层、源电极层及漏电极层上的栅极绝缘膜；以及在栅极绝缘膜上的栅电极层。第一氧化物半导体层包括第一区域。栅极绝缘膜包括第二区域。在TS1表示第一区域的厚度且TG1表示第二区域的厚度时，TS1≥TG1。

Description

半导体装置
技术领域
本发明涉及一种物体、方法、制造方法、工序、机器、产品或者物质组成。例如，本发明尤其涉及一种半导体装置、显示装置、发光装置、上述装置的驱动方法或者上述装置的制造方法。例如，本发明尤其涉及一种包括氧化物半导体的半导体装置、包括氧化物半导体的显示装置或者包括氧化物半导体的发光装置。
在本说明书中，半导体装置是指能够通过利用半导体特性而起作用的装置，因此电光装置、半导体电路以及电子设备都包括在半导体装置的范畴内。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管(也称为薄膜晶体管(TFT))的技术已经引人注目了。该晶体管被广泛地应用于如集成电路(IC)及图像显示装置(显示装置)等电子器件。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广为人知。另外，作为另一个示例，氧化物半导体也已经受到注目。
例如，在专利文献1中，已公开了一种其活性层包括包含铟(In)、镓(Ga)及锌(Zn)的非晶氧化物半导体的晶体管。
[参考文献]
[专利文献]
[专利文献1]日本专利申请公开2006-165528号公报
发明内容
一般而言，高度集成电路的形成需要晶体管的微型化。然而，已知晶体管的微型化引起了阈值电压和S值(亚阈值)等晶体管的电特性的劣化。
本发明的一个方式的目的之一是提供一种能够抑制随着晶体管的微型化而变得更显著的电特性的劣化的半导体装置。本发明的一个方式的目的之一是提供一种低功耗的半导体装置。本发明的一个方式的目的之一是提供一种可靠性高的半导体装置。本发明的一个方式的目的之一是提供一种减少S值(亚阈值)的劣化的半导体装置。本发明的一个方式的目的之一是提供一种减少阈值电压的劣化的半导体装置。本发明的一个方式的目的之一是提供一种减少寄生沟道的产生的半导体装置。本发明的一个方式的目的之一是提供一种即使在关闭电源时也能保持数据的半导体装置。
注意，这些问题的记载不妨碍其他问题的存在。注意到，本发明的一个方式并不需要实现所有上述目的。从说明书、附图、权利要求书等的记载得知并可以推出上述以外的目的。
本发明的一个方式涉及一种包括氧化物半导体叠层的半导体装置。
本发明的一个方式是一种半导体装置，该半导体装置包括：具有绝缘表面的衬底；氧化物半导体叠层，其中在衬底上从衬底一侧依次层叠有第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层；接触于氧化物半导体叠层的源电极层及漏电极层；在氧化物半导体叠层、源电极层及漏电极层上的栅极绝缘膜；以及在栅极绝缘膜上的栅电极层。第一氧化物半导体层包括第一区域。栅极绝缘膜包括第二区域。当第一区域的厚度是TS1且第二区域的厚度是TG1时，TS1≥TG1。
注意到，在本说明书等中使用的“第一”，“第二”等序数词是为了避免构成要素的混乱而使用的，而不是为了在构成要素的数目方面上进行限定的。
在上述结构中，第一氧化物半导体层及第三氧化物半导体层中的每一个的导带的底部的能量优选都比第二氧化物半导体层的导带的底部的能量更接近于真空能级。第二氧化物半导体层与第一氧化物半导体层之间的导带底的能量差以及第二氧化物半导体层与第三氧化物半导体层之间的导带底的能量差优选都是大于或等于0.05eV且小于或等于2eV。
优选的是，第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层为In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，并且在第一氧化物半导体层及第三氧化物半导体层中的M相对于In的原子数比大于在第二氧化物半导体层中的M相对于In的原子数比。
源电极层也可以包括与氧化物半导体叠层接触的第一源电极层以及覆盖第一源电极层且与氧化物半导体叠层接触的第二源电极层。漏电极层也可以包括与氧化物半导体叠层接触的第一漏电极层以及覆盖第一漏电极层且与氧化物半导体叠层接触的第二漏电极层。
源电极层也可以包括与氧化物半导体叠层接触的第二源电极层以及在第二源电极层上的与氧化物半导体叠层接触的第一源电极层。漏电极层也可以包括与氧化物半导体叠层接触的第二漏电极层以及在第二漏电极层上的与氧化物半导体叠层接触的第一漏电极层。
在此，优选的是，第一源电极层及第一漏电极层使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些材料为主要成分的合金材料形成，并且第二源电极层及第二漏电极层优选都使用包含氮化钽、氮化钛或钌的材料形成。
本发明的一个方式是一种半导体装置，该半导体装置包括：具有绝缘表面的衬底；在衬底上的第一氧化物半导体层；在第一氧化物半导体层上的第二氧化物半导体层；在第二氧化物半导体层上的第一源电极层及第一漏电极层；在第二氧化物半导体层、第一源电极层及第一漏电极层上的第三氧化物半导体层；覆盖第一源电极层的第二源电极层；覆盖第一漏电极层的第二漏电极层；在第三氧化物半导体层、第二源电极层及第二漏电极层上的栅极绝缘膜；以及在栅极绝缘膜上的栅电极层。第一源电极层及第一漏电极层接触于第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层。第二源电极层及第二漏电极层接触于第三氧化物半导体层。第一氧化物半导体层包括第一区域。栅极绝缘膜包括第二区域。当第一区域的厚度是TS1且第二区域的厚度是TG1时，TS1≥TG1。
在上述结构中，第一氧化物半导体层及第三氧化物半导体层中的每一个的导带的底部的能量优选都比第二氧化物半导体层的导带的底部的能量更接近于真空能级。此外，第二氧化物半导体层与第一氧化物半导体层之间的导带的底部的能量差以及第二氧化物半导体层与第三氧化物半导体层之间的导带的底部的能量差都是大于或等于0.05eV且小于或等于2eV。
优选的是，第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层为In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)，并且在第一氧化物半导体层及第三氧化物半导体层中的M相对于In的原子数比大于在第二氧化物半导体层中的M相对于In的原子数比。
在上述结构中，优选的是，第一源电极层及第一漏电极层都使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些材料为主要成分的合金材料形成。
第二源电极层及第二漏电极层优选都使用包含氮化钽、氮化钛或钌的材料形成。
根据本发明的一个方式，能够提供下述的半导体装置：一种能够抑制随着晶体管的微型化而变得更显著的电特性的劣化的半导体装置，一种低功耗的半导体装置，一种可靠性高的半导体装置，一种减少S值(亚阈值)的劣化的半导体装置，一种减少阈值电压的劣化的半导体装置，一种减少寄生沟道的产生的半导体装置，一种即使在关闭电源时也能保持数据的半导体装置。
附图说明
图1A至图1D是晶体管的俯视图及截面图；
图2A和图2B示出了氧化物半导体叠层的能带结构；
图3是晶体管的放大截面图；
图4A和图4B是晶体管的放大截面图；
图5A是晶体管的俯视图和截面图以及图5B示出了氧化物半导体叠层的能带结构；
图6是晶体管的放大截面图；
图7A至图7D是晶体管的俯视图及截面图；
图8A至图8D是用于器件模拟的模型的俯视图及截面图；
图9A至图9D是用于器件模拟的模型的俯视图及截面图；
图10A至图10D是用于器件模拟的模型的俯视图及截面图；
图11A至图11D是用于器件模拟的模型的俯视图及截面图；
图12A和图12B示出了器件模拟的结果；
图13A至图13D是用于器件模拟的模型的俯视图及截面图；
图14A至图14D是用于器件模拟的模型的俯视图及截面图；
图15示出了器件模拟的结果；
图16示出了器件模拟的结果；
图17A至图17C示出了器件模拟的结果；
图18A至图18D是用于器件模拟的模型的俯视图及截面图；
图19示出了器件模拟的结果；
图20A至图20D是晶体管的俯视图及截面图；
图21A至图21D是晶体管的俯视图及截面图；
图22A至图22C示出了晶体管的制造方法；
图23A至图23C示出了晶体管的制造方法；
图24A和图24B示出了晶体管的制造方法；
图25A和图25B是半导体装置的截面图及电路图；
图26是半导体装置的电路图；
图27是半导体装置的方框图；
图28是存储器装置的电路图；
图29是示出存储器装置的工作的时序图；
图30A至图30C是说明可以应用半导体装置的电子设备的图；
图31A和图31B是说明晶体管的源电极及漏电极的形状的截面图；
图32A和图32B是说明晶体管的源电极及漏电极的形状的截面图；
图33A和图33B示出了器件模拟的结果。
具体实施方式
参照附图对实施方式进行详细说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是，其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定于以下所示的实施方式的记载内容中。注意，在以下说明的发明的结构中，在不同的附图中共同使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。
另外，在本说明书等中，当明确地记载“X与Y连接”时，包括如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。这里，X和Y表示对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。因此，还包括附图或文章所示的连接关系以外的连接关系，而不局限于规定的连接关系，例如附图或文章所示的连接关系。
在X与Y电连接的情况下，例如可以在X与Y之间连接一个以上的能够电连接X与Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示元件、发光元件、负载等)。注意，开关具有控制开启和关闭的功能。换言之，开关具有通过导通状态或非导通状态(成为开启状态或关闭状态)来控制是否使电流流过。或者，开关具有选择并切换电流路径的功能。
在X与Y在功能上连接的情况下，例如可以在X与Y之间连接一个以上的能够在功能上连接X与Y的电路(例如，反相器、NAND电路或NOR电路等的逻辑电路；DA转换电路、AD转换电路或伽马校正电路等的信号转换电路；电源电路(升压电路或降压电路等)等的电位电平转换电路、或改变信号的电位电平的电平转移电路等；电压源；电流源；切换电路；能够增大信号振幅或电流量等的电路等的放大电路、运算放大器、差分放大电路、源极跟随电路或缓冲电路等；信号产生电路；存储电路；及/或控制电路)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，X与Y在功能上连接。
此外，当明确地记载“X与Y连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；X与Y在功能上连接的情况(换言之，以中间夹有其他电路的方式在功能上连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。换言之，当明确地记载“A与B电连接”时，与简单地明确记载“A与B连接”的情况相同。
另外，即使在电路图上独立的构成要素彼此电连接，也有一个构成要素具有多个构成要素的功能的情况。例如，在布线的一部分也被用作电极时，一个导电膜兼作布线和电极。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
另外，在本说明书等中，可以使用各种衬底形成晶体管。对衬底的种类没有特别的限制。作为该衬底的一例，可以举出半导体衬底(例如，单晶衬底或硅衬底)、SOI衬底、玻璃衬底、石英衬底、塑料衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或者基材薄膜等。作为玻璃衬底的一例，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、钠钙玻璃等。作为柔性衬底的一例，可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)为代表的塑料或丙烯酸等具有柔性的合成树脂等。作为贴合薄膜的一例，可以举出聚丙烯、聚酯、聚氟化乙烯、聚氯乙烯等。作为基材薄膜的一例，可以举出聚酯、聚酰胺、聚酰亚胺、无机蒸镀薄膜、纸等。尤其是，通过使用半导体衬底、单晶衬底或SOI衬底等制造晶体管，可以制造特性、尺寸或形状等的变化小、电流能力高且尺寸小的晶体管。当利用上述晶体管构成电路时，可以实现电路的低功耗化或电路的高度集成化。
另外，也可以使用一个衬底形成晶体管，然后将该晶体管转置到另一个衬底上。作为转置晶体管的衬底，除了上述可以设置晶体管的衬底之外，还可以使用纸衬底、玻璃纸衬底、石材衬底、木材衬底、布衬底(包括天然纤维(丝、棉、麻)、合成纤维(尼龙、聚氨酯、聚酯)或再生纤维(醋酯纤维、铜氨纤维、人造纤维、再生聚酯)等)、皮革衬底、橡皮衬底等。通过使用上述衬底，可以形成特性良好的晶体管或功耗低的晶体管，可以制造具有高耐久性及耐热性的装置，或者可以实现轻量化或薄型化。
实施方式1
在本实施方式中，参照附图对本发明的一个方式的半导体装置进行说明。
图1A至图1D为本发明的一个方式的晶体管的俯视图及截面图。图1A为俯视图，图1B为沿着图1A所示的一点划线A1-A2的截面，图1C为沿着一点划线A3-A4的截面，图1D为沿着一点划线A5-A6的截面。另外，在图1A的俯视图中，为了明确起见，省略一部分的构成要素。另外，有时将一点划线A1-A2的方向称为沟道宽度方向，将一点划线A5-A6的方向称为沟道长度方向。
图1A至图1D所示的晶体管100包括：形成在衬底110上的基底绝缘膜120；形成在该基底绝缘膜120上的氧化物半导体叠层130；形成在该氧化物半导体叠层130上的源电极层140及漏电极层150；形成在该源电极层140、该漏电极层150及氧化物半导体叠层130上的栅极绝缘膜160；以及形成在该栅极绝缘膜160上的栅电极层170。另外，也可以在该栅极绝缘膜160及该栅电极层170上形成氧化物绝缘层180。该氧化物绝缘层180根据需要设置即可，也可以在其上还设置其他绝缘层。
另外，晶体管的“源极”和“漏极”的功能在使用极性相反的晶体管的情况下或在电路工作中当电流方向变化时，有时互相调换。因此，在本说明书中，“源极”和“漏极”的术语可以被调换。
衬底110不局限于简单的支撑衬底，也可以是形成有晶体管等其他器件的衬底。此时，晶体管100的栅电极层170、源电极层140和漏电极层150中的至少一个也可以与上述其他器件电连接。
基底绝缘膜120除了防止杂质从衬底110扩散的功能以外，还可以具有对氧化物半导体叠层130供应氧的功能，因此基底绝缘膜120优选为包含氧的绝缘膜，更优选使用包含过剩的氧的绝缘膜。此外，当衬底110是如上所述的形成有其他器件的衬底时，基底绝缘膜120还具有层间(interlayer)绝缘膜的功能。在此情况下，基底绝缘膜120优选受到化学机械抛光(CMP)等平坦化处理，以使其表面平坦。
另外，氧化物半导体叠层130具有从衬底110一侧层叠有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的结构。在此，例如，第二氧化物半导体层132使用其电子亲和势(真空能级与导带的底部之间的能量差)大于第一氧化物半导体层131及第三氧化物半导体层133的氧化物半导体。从真空能级与价带顶部之间的能量差(被称为电离电位)减去导带底部与价带顶部之间的能量差(被称为能隙)，就可以得到电子亲和势。
注意，在本实施方式中，虽然说明氧化物半导体叠层130为三层的叠层的情况，但是氧化物半导体叠层130也可以为单层、两层或四层的叠层以上。在单层的情况下，例如可以使用相当于第二氧化物半导体层132的层。在层叠有两层的结构的情况下，例如可以在衬底110一侧设置相当于第二氧化物半导体层132的层并在栅极绝缘膜160一侧设置相当于第一氧化物半导体层131或第三氧化物半导体层133的层，或者，在衬底110一侧设置相当于第一氧化物半导体层131或第三氧化物半导体层133的层并在栅极绝缘膜160一侧设置相当于第二氧化物半导体层132的层。在四层以上的情况下，例如，与本实施方式的结构同样地将第二氧化物半导体层132夹在相当于第一氧化物半导体层131的层与相当于第三氧化物半导体层133的层之间。
第一氧化物半导体层131及第三氧化物半导体层133分别包含一种以上的形成第二氧化物半导体层132的金属元素。例如，第一氧化物半导体层131及第三氧化物半导体层133优选使用其导带底部的能量比第二氧化物半导体层132的导带底部的能量更接近于真空能级的氧化物半导体形成。并且，第二氧化物半导体层132与第一氧化物半导体层131之间的导带底部的能量差以及第二氧化物半导体层132与第三氧化物半导体层133之间的导带底部的能量差优选都是大于或等于0.05eV、0.07eV、0.1eV或0.15eV且小于或等于2eV、1eV、0.5eV或0.4eV。
在上述结构中，当对栅电极层170施加电场时，沟道形成在氧化物半导体叠层130中的导带底部的能量最低的第二氧化物半导体层132中。换言之，由于在第二氧化物半导体层132与栅极绝缘膜160之间形成有第三氧化物半导体层133，所以可以得到晶体管的沟道不与栅极绝缘膜160接触的结构。
另外，第一氧化物半导体层131包含一种以上的构成第二氧化物半导体层132的金属元素，因此界面态不太可能形成在第二氧化物半导体层132与第一氧化物半导体层131之间的界面处。上述界面态有时形成一沟道，因此有时晶体管的阈值电压被改变。所以，通过设置第一氧化物半导体层131，能够减少晶体管的阈值电压等电特性的波动。
另外，第三氧化物半导体层133包含一种以上的包含在第二氧化物半导体层132中的金属元素，因此在第二氧化物半导体层132与第三氧化物半导体层133之间的界面处不太可能发生载流子的散射。所以，通过设置第三氧化物半导体层133，能够提高晶体管的场效应迁移率。
例如，对第一氧化物半导体层131及第三氧化物半导体层133而言，可以以比用于第二氧化物半导体层132更高的原子数比使用包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf的材料。具体而言，第一氧化物半导体层131及第三氧化物半导体层133中的上述金属原子中的一种的原子数比是第二氧化物半导体层132的1.5倍以上，优选为2倍以上，更优选为3倍以上。上述金属元素与氧坚固地键合，所以具有抑制氧缺陷产生在第一氧化物氧化物层131及第三氧化物半导体层133中的功能。由此可说，与第二氧化物半导体层132相比，在第一氧化物半导体层131及第三氧化物半导体层133中不太可能产生氧缺陷。
另外，在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133为至少包含铟、锌及M(Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金属)的In-M-Zn氧化物，且第一氧化物半导体层131的原子数比为In:M:Zn＝x1:y1:z1，第二氧化物半导体层132的原子数比为In:M:Zn＝x2:y2:z2，第三氧化物半导体层133的原子数比为In:M:Zn＝x3:y3:z3的情况下，y1/x1及y3/x3优选大于y2/x2。y1/x1及y3/x3为y2/x2的1.5倍以上，优选为2倍以上，更优选为3倍以上。此时，在第二氧化物半导体层132中，在y2大于或等于x2的情况下，晶体管能够具有稳定的电特性。注意，在y2为x2的3倍以上的情况下，晶体管的场效应迁移率降低，因此y2优选低于x2的3倍。
另外，在In和M的总和为100原子％的情况下，第一氧化物半导体层131及第三氧化物半导体层133中的In与M的比率优选为In的比率低于50原子％，M的比率大于或等于50原子％，更优选为In的比率低于25原子％，M的比率大于或等于75原子％。另外，在In和M的总和为100原子％的情况下，第二氧化物半导体层132中的In与M的比率优选为In的比率大于或等于25原子％，M的比率低于75原子％，更优选为In的比率大于或等于34原子％，M的比率低于66原子％。
第一氧化物半导体层131及第三氧化物半导体层133的厚度都大于或等于3nm且小于或等于100nm，优选大于或等于3nm且小于或等于50nm。另外，第二氧化物半导体层132的厚度大于或等于3nm且小于或等于200nm，优选大于或等于3nm且小于或等于100nm，更优选大于或等于3nm且小于或等于50nm。
对第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133而言，例如，可以使用包含铟、锌及镓的氧化物半导体。尤其是，为了载流子迁移率得到提高，第二氧化物半导体层132优选包含铟。
此外，通过降低氧化物半导体层中的杂质浓度来使氧化物半导体层成为本征或实质上本征，就可以向其中氧化物半导体层用作沟道的晶体管有效地赋予稳定的电特性。在此，术语为“实质上本征”是指氧化物半导体层具有低于1×1017/cm3的载流子密度，优选低于1×1015/cm3，更优选低于1×1013/cm3。
此外，在氧化物半导体层中，氢、氮、碳、硅以及主要成分以外的金属元素都是杂质。例如，氢和氮形成施主能级，以增大载流子密度。硅在氧化物半导体层中形成杂质能级。该杂质能级成为陷阱，并且有可能使晶体管的电特性劣化。因此，优选降低第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中或各层之间的界面处的杂质浓度。
为了使氧化物半导体层成为本征或实质上本征，例如，在SIMS(二次离子质谱)中，氧化物半导体层的某个深度处或氧化物半导体层的一区域中的硅浓度优选为低于1×1019原子/cm3，更优选低于5×1018原子/cm3，进一步优选低于1×1018原子/cm3。此外，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中的氢浓度优选低于或等于2×1020原子/cm3，更优选低于或等于为5×1019原子/cm3，更优选低于或等于1×1019原子/cm3，进一步优选低于或等于5×1018原子/cm3。此外，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中的氮浓度优选为低于5×1019原子/cm3，更优选低于或等于5×1018原子/cm3，更优选低于或等于1×1018原子/cm3，进一步优选低于或等于5×1017原子/cm3的部分。
此外，当氧化物半导体层包含结晶时，高浓度的硅或碳有可能降低氧化物半导体层的结晶性。为了防止氧化物半导体层的结晶性的降低，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中的硅浓度可以低于1×1019原子/cm3，优选低于5×1018原子/cm3，更优选低于1×1018原子/cm3的部分。此外，例如，在氧化物半导体层的某个深度处或氧化物半导体层的一区域中的碳浓度低于1×1019原子/cm3，优选低于5×1018原子/cm3，更优选低于1×1018原子/cm3的部分。
此外，将如上述那样的被高度纯化了的氧化物半导体层用于沟道形成区的晶体管具有极小的截止态电流，并且可以使以晶体管的沟道宽度归一化的截止态电流降低到几yA/μm至几zA/μm。此时，源极与漏极之间的电压例如为0.1V、5V或10V左右。
另外，作为晶体管的栅极绝缘膜，大多使用包含硅的绝缘膜，由于上述原因优选不使氧化物半导体层的用作沟道的区域与栅极绝缘膜接触。另外，当沟道形成在栅极绝缘膜与氧化物半导体层之间的界面时，有时在该界面产生载流子散射而使晶体管的场效应迁移率降低。从上述观点来看，较佳地，氧化物半导体层的用作沟道的区域应该与栅极绝缘膜分开。
因此，通过使氧化物半导体叠层130具有第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的叠层结构，能够使在其中形成晶体管的沟道的第二氧化物半导体层132与栅极绝缘膜分开，由此该晶体管能够具有高场效应迁移率和稳定的电特性。
接着，对氧化物半导体叠层130的能带结构进行说明。形成相当于氧化物半导体叠层130的叠层，其中将能隙为3.5eV的In-Ga-Zn氧化物用作相当于第一氧化物半导体层131及第三氧化物半导体层133的层，并将能隙为3.15eV的In-Ga-Zn氧化物用作相当于第二氧化物半导体层132的层，且分析它们的能带结构。另外，为了方便起见，将该叠层称为氧化物半导体叠层130，将构成该叠层的各层分别称为第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133。
第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的厚度都为10nm。利用光谱椭偏仪(HORIBA JOBIN YVON公司制造的UT-300)测量能隙。真空能级与价带顶部之间的能量差是利用紫外线光电子能谱(UPS)装置(PHI公司制造的VersaProbe,ULVAC)进行测定的。
图2A是示意地示出真空能级与导带底部之间的能量差(电子亲和势)的能带结构的一部分，它是从真空能级与价带顶部之间的能量差减去各层的能隙而算出的。图2A为以与第一氧化物半导体层131和第三氧化物半导体层133接触的方式设置氧化硅膜时的能带图。在此，Ev表示真空能级的能量，EcI1及EcI2表示氧化硅膜的导带底部的能量，EcS1表示第一氧化物半导体层131的导带底部的能量，EcS2表示第二氧化物半导体层132的导带底部的能量，EcS3表示第三氧化物半导体层133的导带底部的能量。另外，在构成晶体管的情况下，栅电极层(相当于晶体管100中的栅电极层170)与具有EcI2的氧化硅膜接触。
如图2A所示，第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的导带底部的能量是连续地变化的。这可以从下列事实来理解：第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的组成彼此接近；并且在第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中，氧容易扩散。由此可以说，虽然第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133是组成互不相同的叠层体，但是具有连续的物理性质。因此，在本说明书的附图中，氧化物半导体叠层中的各氧化物半导体层之间的界面由虚线表示。
包含相同的主要成分的各个层被层叠的氧化物半导体叠层130被形成，以不仅具有这些层的简单的层叠结构，还具有连续的能带(在此，尤其是具有U型的井结构，其中各层之间的导带底部的能量连续地变化)。换言之，形成叠层结构使得在各界面之间不存在形成捕获中心或复合中心等缺陷能级的杂质。如果杂质混入氧化物半导体叠层的各层之间，则能带的连续性就丧失了，并且载流子由于被俘获或者复合而消失。
为了形成连续的结，需要使用具备装载闭锁室的多室沉积装置(溅射装置)以不暴露于大气的方式连续地层叠各层。在溅射装置中的各处理室中，优选的是能够使用低温泵等吸附式真空泵进行高真空抽气(1×10-4Pa至5×10-7Pa左右)且能够将其上沉积有膜的衬底加热到100℃以上，优选为500℃以上，来尽可能地去除充当氧化物半导体的杂质的水等。或者，组合涡轮分子泵和冷阱来优选防止包含碳成分或水分等的气体从排气系统倒流到处理室内。
为了获得高纯度本征的氧化物半导体，不仅需要对处理室进行高真空抽气，而且需要高纯度的溅射气体。通过作为用作溅射气体的氧气体或氩气体，使用被高度纯化以具有-40℃以下、优选-80℃以下、更优选-100℃以下的露点的气体，来能够尽可能地防止水分等混入氧化物半导体膜。
注意，图2A示出EcS1与EcS3彼此相似的情况，但是也可以相互不同。例如，图2B示出EcS1的能量高于EcS3的情况下的能带结构的一部分。
例如，在EcS1等于EcS3的情况下，第一氧化物半导体层131及第三氧化物半导体层133可以使用In:Ga:Zn＝1:3:2、1:6:4或1:9:6(原子数比)的In-Ga-Zn氧化物，并且第二氧化物半导体层132可以使用In:Ga:Zn＝1:1:1或3:1:2(原子数比)的In-Ga-Zn氧化物。另外，在EcS1高于EcS3的情况下，例如，第一氧化物半导体层131可以使用In:Ga:Zn＝1:6:4或1:9:6(原子数比)的In-Ga-Zn氧化物，第二氧化物半导体层132可以使用In:Ga:Zn＝1:1:1或3:1:2(原子数比)的In-Ga-Zn氧化物，第三氧化物半导体层133可以使用In:Ga:Zn＝1:3:2(原子数比)的In-Ga-Zn氧化物。
根据图2A和图2B，将氧化物半导体叠层130中的第二氧化物半导体层132用作井(well)，而在包括氧化物半导体叠层130的晶体管中，沟道形成在第二氧化物半导体层132中。另外，由于导带底部的能量连续地变化，因此，也可以将氧化物半导体叠层130称为U型井。另外，也可以将具有上述结构的沟道称为埋入的沟道。
另外，起因于杂质或缺陷的陷阱能级有可能被形成在第一氧化物半导体层131与氧化硅膜等绝缘膜之间以及第三氧化物半导体层133与氧化硅膜等绝缘膜之间的界面附近。通过设置第一氧化物半导体层131及第三氧化物半导体层133，可以使第二氧化物半导体层132和该陷阱能级相隔开。注意，当EcS 1与EcS2之间的能量差以及EcS3与EcS2之间的能量差是很小时，有时第二氧化物半导体层132中的电子可以越过该能量差而到达陷阱能级。通过在陷阱能级中被俘获，在绝缘膜的界面处产生负的固定电荷，使得晶体管的阈值电压在正方向中漂移。
EcS1与EcS2之间的能量差及EcS3与EcS2之间的能量差较佳地都大于或等于0.1eV，优选大于或等于0.15eV，使得晶体管的阈值电压的变动量被减小，并且能够获得稳定的电特性。
另外，优选的是，第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133中的至少一个层包含结晶部。例如，第一氧化物半导体层131为非晶，第二氧化物半导体层132及第三氧化物半导体层133都包含结晶部。由于在其中形成沟道的第二氧化物半导体层132包含结晶部，该晶体管能够具有稳定的电特性。
尤其是，第二氧化物半导体层132及第三氧化物半导体层133所包含的结晶部优选具有其c轴在大致垂直于表面的方向上对准的结晶。
另外，在具有图1A至图1C所示的结构的晶体管中，第三氧化物半导体层133与源电极层140及漏电极层150接触，为了高效率地提取电流，优选第三氧化物半导体层133的能隙不像绝缘体那样大且其厚度很小。另外，在氧化物半导体叠层130使用In-Ga-Zn氧化物的情况下，防止In扩散到栅极绝缘膜，优选第三氧化物半导体层133中的In的含量小于第二氧化物半导体层132。
为了形成低功耗的半导体装置，有效的是减少晶体管的截止态电流，尤其是栅电压为0V时的电流(也称为Icut)。另一方面，已知晶体管的微型化引起阈值电压或S值(亚阈值)等晶体管的电特性的劣化，并且期望有其中实现了微型化及低功耗化这两者的半导体装置。
在本发明的一个方式中，如图3所示的图1B的放大截面图那样，在TS1是第一氧化物半导体层131的一部分的第一区域的厚度且TG1是栅极绝缘膜160的一部分的第二区域的厚度的情况下，TS1大于或等于TG1(TS1≥TG1)。由此，栅电极层170隔着栅极绝缘膜160而覆盖第二氧化物半导体层132的侧面。
在第二氧化物半导体层132中形成一沟道。通过采用容易从栅电极层170对第二氧化物半导体层132的侧面施加电场的结构，电场被施加到整个第二氧化物半导体层132，因此能够改善晶体管的阈值电压及S值。该结构特别对具有短沟道宽度的晶体管有效，因此即使晶体管被微型化，也能够减少Icut及功耗。另外，由于晶体管的阈值电压得到稳定，因此能够提高半导体装置的长期可靠性。
另外，在本发明的一个方式中，优选的是，如图1A的晶体管的俯视图所示，源电极层140及漏电极层150的沟道宽度方向上的长度都比氧化物半导体叠层130小，并且源电极层140及漏电极层150覆盖该氧化物半导体叠层130的沟道长度方向的端部。通过采用上述结构，从栅电极层170对第二氧化物半导体层132的侧面施加电场时的障碍减少了，因此能够进一步改善上述TS1≥TG1的晶体管的阈值电压或S值。
另外，如图4A所示的晶体管的放大截面图(沟道长度方向的截面的一部分)所示，也可以在氧化物半导体叠层130的端部设置具有曲面的区域134。在氧化物半导体叠层130使用In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成的情况下，包含在区域134中的M(MS4)的原子比率优选大于包含在第二氧化物半导体层132中的M(MS2)的原子比率。更优选的是，MS4的原子比率与包含在第一氧化物半导体层131中的M(MS1)的原子数比同等。通过采用上述结构，能够保护第二氧化物半导体层132。
氧化物半导体叠层130的端部的区域134可以利用所谓的兔耳(rabbit ear)的干蚀刻法将第一氧化物半导体层131的成分附着到第二氧化物半导体层132和第三氧化物半导体层133而形成。另外，通过利用氧化处理去除在形成兔耳时附着的蚀刻气体成分来使M成分氧化，由此能够提高区域134的绝缘性。
另外，与栅电极层重叠的氧化物半导体叠层130的端部容易因起因于外在因素的杂质混入或氧缺陷的产生等而变为n型，并且有可能变为寄生沟道。尤其是，在能隙小的第二氧化物半导体层132中容易变为n型。因此，通过如图4B的晶体管的放大截面图(沟道宽度方向的截面的一部分)所示形成区域134，能够抑制寄生沟道的产生。
图5A为包括区域134的晶体管的俯视图及氧化物半导体叠层130的截面图。当第一氧化物半导体层131和区域134的主要成分相同时，第二氧化物半导体层132的导带底的能量(EcS2)与区域134的导带底的能量(EcS4)之间的差异(ΔE)越大，抑制寄生沟道的产生的效果越强。另外，区域134的厚度优选大于第一氧化物半导体层131或第三氧化物半导体层133，区域134的厚度越大越能够抑制第二氧化物半导体层132端部变为n型所引起的寄生沟道的产生。
另外，当在区域134中第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的组成相似时，如图5B的氧化物半导体叠层130的能带结构的一部分所示，氧化物半导体层的导带底的能量连续地变化。换言之，可以说第一氧化物半导体层131、第二氧化物半导体层132、第三氧化物半导体层133及区域134形成连续的结。另外，图5B所示的D1-D2方向相当于图5A的氧化物半导体叠层130的截面图所示的一点划线D1-D2方向，图5B所示的E1-E2方向相当于图5A所示的一点划线E1-E2方向。
源电极层140及漏电极层150优选使用容易与氧键合的导电材料。例如，可以使用Al、Cr、Cu、Ta、Ti、Mo和W等。在上述材料中，尤其优选使用容易与氧键合的Ti或在后面能以较高的温度进行处理的熔点高的W。此外，容易与氧键合的导电材料在其分类中包括氧容易向其扩散的材料。
当使容易与氧键合的导电材料与氧化物半导体层接触时，发生氧化物半导体层中的氧扩散到容易与氧键合的导电材料的现象。当温度高时该现象明显。因为在晶体管的制造工序中有几个加热工序，所以因上述现象而在与源电极层和漏电极层接触的附近的氧化物半导体层的区域中发生氧缺陷，而该区域变为n型。因此，可以使该n型区域用作晶体管的源极或漏极。
在图6的晶体管的放大截面图(沟道长度方向的截面)中示出上述n型区域。氧化物半导体叠层130中的由虚线表示的界线135为本征半导体区域与n型半导体区域之间的界线。在氧化物半导体叠层130中，与源电极层140或漏电极层150接触的区域的附近成为n型区域。另外，界线135是在此示意性地示出的，但是实际上有时该界线135不明确。另外，虽然图6示出界线135在第二氧化物半导体层132中沿着横向方向延伸的状态，但是，界线135也可以在第一氧化物半导体层131中或第三氧化物半导体层133中沿着横向方向上延伸。在氧化物半导体叠层130中，夹在基底绝缘膜120与源电极层140之间或基底绝缘膜120与漏电极层150之间的区域可以在厚度方向上整体地变为n型。
注意，当形成沟道长度极小的晶体管时，有时因上述氧缺陷的发生而形成的n型区域向晶体管的沟道长度方向延伸。此时，晶体管的电特性发生变化，例如，阈值电压发生漂移，或不能由栅极电压来控制晶体管的开关状态(即，晶体管是导通的)。因此，当形成沟道长度极小的晶体管时，将容易与氧键合的导电材料用于源电极层及漏电极层，这不一定是优选的。
因此，如图7A至图7D所示的晶体管200那样，也可以使源电极层及漏电极层都具有叠层结构。图7A为俯视图。图7B示出沿着图7A中的一点划线B1-B2的截面。图7C示出沿着图7A中的一点划线B3-B4的截面。图7D示出沿着图7A中的一点划线B5-B6的截面。有时将一点划线B1-B2的方向称为沟道宽度方向，将一点划线B5-B6的方向称为沟道长度方向。
第一源电极层141及第一漏电极层151使用钛膜，并且作为决定沟道长度的第二源电极层142及第二漏电极层152使用不容易与氧键合的导电材料。作为该导电材料，例如优选使用包含氮化钽、氮化钛或钌的材料等。此外，不容易与氧键合的导电材料在其分类中包括氧不容易向其扩散的材料。
另外，在具有图7A至图7C所示的结构的晶体管中，沟道长度是指第二源电极层142与第二漏电极层152之间的间隔。
另外，在具有图7A至图7C所示的结构的晶体管中，沟道是指第二氧化物半导体层132中的第二源电极层142与第二漏电极层152之间的区域。
另外，在具有图7A至图7C所示的结构的晶体管中，沟道形成区是指第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的叠层中的第二源电极层142与第二漏电极层152之间的区域。
通过将上述不容易与氧键合的导电材料用于第二源电极层142及第二漏电极层152，可以抑制氧缺陷形成在氧化物半导体叠层130中的沟道形成区中，使得可以抑制沟道变为n型。因此，即使是沟道长度极小的晶体管，也可以具有良好的电特性。
此外，当只使用上述不容易与氧键合的导电材料形成源电极层及漏电极层时，与氧化物半导体叠层130之间的接触电阻会变得过高，因此优选如图7C所示那样，在氧化物半导体叠层130上形成第一源电极层141及第一漏电极层151，而且以覆盖第一源电极层141及第一漏电极层151的方式形成第二源电极层142及第二漏电极层152。
此时，优选氧化物半导体叠层130具有的与第一源电极层141或第一漏电极层151接触的面积很大，并且氧化物半导体叠层130具有的与第二源电极层142及第二漏电极层152接触的面积很小。第一源电极层141或第一漏电极层151与氧化物半导体叠层130接触的区域因氧缺陷的产生而变为n型区域。由于n型区域，能够降低氧化物半导体叠层130与第一源电极层141或第一漏电极层151之间的接触电阻。因此，在氧化物半导体叠层130具有的与第一源电极层141或第一漏电极层151接触的面积很大时，n型区域的面积也可以是很大的。
注意，在第二源电极层142及第二漏电极层152使用氮化钽或氮化钛等氮化物的情况下，氧化物半导体叠层130并不需要具有与第一源电极层141或第一漏电极层151接触的很大的面积。这是因为在氮化物中的氮少量扩散到氧化物半导体叠层130中接近第二源电极层142及第二漏电极层152之间的界面的区域，该氮在氧化物半导体叠层130中被用作施主并形成n型区域，因此能够降低氧化物半导体叠层130与第二源电极层142或第二漏电极层152之间的接触电阻。
将第一源电极层141与第一漏电极层151之间的间隔设定为0.8μm以上，优选为1.0μm以上。在该间隔小于0.8μm的情况下，不能消除在沟道形成区中所产生的氧缺陷的影响，而这引起了晶体管的电特性的劣化。
另一方面，即便将第二源电极层142与第二漏电极层152之间的间隔例如设定为30nm以下，晶体管可以具有良好的电特性。
另外，为了使栅极-漏极之间及栅极-源极之间的寄生电容减小而改善半导体装置的频率特性，优选采用尽量不使栅电极层与源电极层或漏电极层重叠的结构。
另外，晶体管100的源电极层140和漏电极层150的端部以及晶体管200的第一源电极层141和第一漏电极层151的端部优选具有包含多个台阶的台阶形状。通过采用这种包含多个台阶的形状，形成在源电极层140及漏电极层150上或第一源电极层140及第一漏极电极层151上的膜的覆盖性得到提高，因此能够提高晶体管的电特性和长期可靠性。如图31A及图31B所示那样，晶体管102的源电极层140及漏电极层150的端部和晶体管202的第一源电极层141及第一漏电极层151的端部都不必具有台阶形状。
作为栅极绝缘膜160，可以使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜。栅极绝缘膜160也可以是上述材料的叠层。
对于栅电极层170，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta和W等导电膜。该栅电极层也可以是上述材料的叠层。
氧化物绝缘层180可以形成在栅极绝缘膜160及栅电极层170上。该氧化物绝缘层180可以是使用包含氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽中的一种以上的绝缘膜形成的。此外，该氧化物绝缘层180也可以是上述材料的叠层。
在此，氧化物绝缘层180优选包含过剩的氧。包含过剩的氧的氧化物绝缘层是指通过加热处理等而能够释放氧的氧化物绝缘层。包含过剩的氧的氧化物绝缘膜是在热脱附谱分析中转换为氧原子的氧的释放量为1.0×1019原子/cm3以上的膜。从该氧化物绝缘层180释放的氧能够经由栅极绝缘膜160而扩散到氧化物半导体叠层130的沟道形成区，使得能够用氧来填充不期望形成的氧缺陷。因此，能够获得稳定的晶体管电特性。
前面是本发明的一个方式的晶体管的说明。该晶体管具有良好的电特性，因此能够提供具有高长期可靠性的半导体装置。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式2
在本实施方式中，说明在实施方式1中说明的本发明的一个方式的晶体管的结构的模拟结果。
图8A至图8D、图9A至图9D、图10A至图10D及图11A至图11D示出用于第一模拟的装置模型的图。图8A为俯视图。图8B示出沿着图8A中的一点划线H1-H2的截面。图8C示出沿着图8A中的一点划线H3-H4的截面。图8D示出沿着图8A中的一点划线H5-H6的截面。图9A为俯视图。图9B示出沿着图9A中的一点划线J1-J2的截面。图9C示出沿着图9A中的一点划线J3-J4的截面。图9D示出沿着图9A中的一点划线J5-J6的截面。图10A为俯视图。图10B示出沿着图10A中的一点划线K1-K2的截面。图10C示出沿着图10A中的一点划线K3-K4的截面。图10D示出沿着图10A中的一点划线K5-K6的截面。图11A为俯视图。图11B示出沿着图11A中的一点划线M1-M2的截面，图11C示出沿着图11A中的一点划线M3-M4的截面。图11D示出沿着图11A中的一点划线M5-M6的截面。有时将点划线H1-H2、J1-J2、K1-K2及M1-M2的方向都称为沟道宽度方向，将点划线H5-H6、J5-J6、K5-K6及M5-M6的方向都称为沟道长度方向。
图8A至图8D所示的装置模型1(以下，DM1)包括在基底绝缘膜520上的含第一氧化物半导体层531、第二氧化物半导体层532、第三氧化物半导体层533的氧化物半导体叠层530、源电极层540、漏电极层550、栅极绝缘膜560以及栅电极层570。栅电极层570在沟道宽度方向上覆盖氧化物半导体叠层530的端部。
在DM1中，晶体管的沟道长度L为30nm，沟道宽度W为40nm，在沟道长度方向上氧化物半导体叠层530与源电极层540或漏电极层550重叠的区域的长度为30nm，基底绝缘膜520的厚度为300nm，栅极绝缘膜560的介电常数为4.1，栅极绝缘膜560的厚度为20nm，栅电极层的功函率为4.9eV，源电极层540及漏电极层550的功函率为4.4eV。表1示出用于第一氧化物半导体层531(S1)、第二氧化物半导体层532(S2)及第三氧化物半导体层533(S3)的In-Ga-Zn氧化物的原子数比(In:Ga:Zn)以及用于模拟的数值。使用Synopsys公司制造的软件“Sentaurus Device”进行模拟。不考虑定域在各层中或各层之间的界面处的固定是电荷或电子陷阱等。
[表1]
      
在图9A至图9D所示的装置模型2(以下，DM2)中，栅电极层570的形状与在DM1中的形状不同。在沟道宽度方向上栅电极层570不覆盖氧化物半导体叠层530的端部。即，栅电极层570的顶部形状与氧化物半导体叠层530相同。其他条件与DM1相同。
在图10A至图10D所示的装置模型3(以下，DM3)中，氧化物半导体层580为具有与表1所示的S2相同条件的单层，其他条件与DM1相同(栅电极层570在沟道宽度方向上覆盖氧化物半导体叠层530的端部)。
在图11A至图11D所示的装置模型4(以下，DM4)中，氧化物半导体层580为具有与表1所示的S2相同条件的单层，其他条件与DM2相同(栅电极层570在沟道宽度方向上不覆盖氧化物半导体叠层530的端部)。
图12A和图12B示出通过利用具有上述条件的装置模型(DM1、DM2、DM3、DM4)的模拟而获得的Id-Vg特性。
当比较氧化物半导体叠层具有叠层结构的DM1和DM2时，栅电极层570在沟道宽度方向上覆盖氧化物半导体叠层530的端部的DM1的特性比DM2更好(参照图12A)。另外，当比较氧化物半导体层具有单层的氧化物半导体层的DM3和DM4时，栅电极层570在沟道宽度方向上覆盖氧化物半导体层580的端部的DM3的特性比DM4更好(参照图12B)。在此，当比较DM1和DM3时，DM1具有比DM3更好的S值及阈值电压。因此，为了减少Icut，采用DM1的结构，即，氧化物半导体叠层具有叠层结构，且栅电极层在沟道宽度方向上覆盖氧化物半导体层的端部的结构是优选的。
这是因为如下缘故：将DM1中的第一氧化物半导体层531的一部分的厚度设定为与栅极绝缘膜560的一部分的厚度相同。在此情况下，在氧化物半导体叠层530中，在其中形成沟道的第二氧化物半导体层532的相对位置较高。因此，栅电极层570隔着栅极绝缘膜560覆盖第二氧化物半导体层532的端部。因此容易从栅电极层570对整个第二氧化物半导体层532施加电场。另一方面，在DM2、DM3、DM4中，栅电极层570不隔着栅极绝缘膜560覆盖氧化物半导体叠层530、氧化物半导体层580的端部。因此DM2、DM3及DM4具有较差的Id-Vg特性。
由第一模拟的结果可知，采用如下结构是有效的：氧化物半导体层具有叠层结构，并且该叠层中的其中形成沟道的层的相对位置较高，以从在横向方向上容易对该其中形成沟道的层施加电场。具体而言，使其中形成沟道的层之下的层的一部分的厚度等于或大于栅极绝缘膜的一部分的厚度，以使栅电极层覆盖氧化物半导体层的端部。
图13A至图13D及图14A至图14D为示出用于第二模拟的装置模型的图。图13A为俯视图。图13B示出沿着图13A中的一点划线N1-N2的截面。图13C示出沿着图13A中的一点划线N3-N4的截面。图13D示出沿着图13A中的一点划线N5-N6的截面。图14A为俯视图。图14B示出沿着图14A中的一点划线P1-P2的截面。图14C示出沿着图14A中的一点划线P3-P4的截面。图14D示出沿着图14A中的一点划线P5-P6的截面。有时将点划线N1-N2及P1-P2的方向都称为沟道宽度方向，将点划线N5-N6及P5-P6的方向都称为沟道长度方向。
在图13A至图13D所示的装置模型5(以下，DM5)中，源电极层540或漏电极层550的形状与在DM1中的形状不同。源电极层540或漏电极层550覆盖氧化物半导体叠层530的沟道长度方向的端部。其他条件与DM1相同。
在图14A至图14D所示的装置模型6(以下，DM6)中，源电极层540或漏电极层550的形状与在DM1中的形状不同。源电极层540或漏电极层550覆盖氧化物半导体叠层530的沟道长度方向的端部及氧化物半导体叠层530的沟道宽度方向的端部的一部分。其他条件与DM1相同。换言之，DM5与DM6的不同点为源电极层540或漏电极层550覆盖氧化物半导体叠层530的沟道宽度方向的端部的一部分。
图15示出通过利用具有上述条件的装置模型(DM1、DM5、DM6)的模拟而获得的Id-Vg特性。在图15中，DM5中的源电极层540或漏电极层550不覆盖氧化物半导体叠层530的沟道宽度方向的端部的DM5的特性比DM6更好。与DM1相比，虽然DM5具有的阈值电压稍微位于负一侧，但是DM5具有同等的S值且高导通态电流。因此，为了提高包括导通态电流的特性，采用DM5的结构即源电极层或漏电极层覆盖氧化物半导体层的沟道长度方向的端部且不覆盖沟道宽度方向的端部的结构是优选的。
这是因为如下缘故：当由源电极层540或漏电极层550覆盖氧化物半导体叠层530的沟道宽度方向的端部时，来自栅电极层570的电场的一部分被阻挡，因此该电场不容易施加到氧化物半导体叠层530，尤其是在其中形成沟道的第二氧化物半导体层532。
由第二模拟的结果可知，采用如下结构是有效的：氧化物半导体层具有叠层结构，并且不阻挡从栅电极层施加到其中形成沟道的层的电场。具体而言，可以使用由源电极层或漏电极层覆盖氧化物半导体层的沟道长度方向的端部且不覆盖沟道宽度方向的端部的结构。也可以说，使源电极层或漏电极层的沟道宽度方向的长度等于或小于氧化物半导体层的沟道宽度方向的长度。
接着，使用以DM5的结构为基础的装置模型，进行关于晶体管的沟道宽度W的第三模拟。在第三模拟的装置模型中，使氧化物半导体叠层530的沟道宽度方向的长度与源电极层或漏电极层的沟道宽度方向的长度相同，将该长度称为沟道宽度W。在第三模拟中，将沟道宽度为300nm、40nm、30nm、10nm。其他条件与DM5相同。
图16示出通过利用具有上述条件的装置模型的模拟而获得的Id-Vg特性。在沟道宽度为300nm的情况下，截止态特性非常差。但是，在沟道宽度小于或等于40nm的情况下，S值改善得多。
这是因为如下缘故：当沟道宽度小时，从第二氧化物半导体层532的侧面对第二氧化物半导体层532中的形成沟道的区域施加电场的影响大。图33A和图33B示出相当于图13B的DM5的沟道宽度方向的截面。在图33A和图33B中，用向量示意性地表示在横向方向上施加到第二氧化物半导体层532的电场强度。如图33A所示，在沟道宽度小的情况下，在横向方向上施加到第二氧化物半导体层532的电场影响了整个沟道，而如图33B所示，在沟道宽度大的情况下，该电场不影响整个沟道。因此，在晶体管具有小沟道宽度的情况下，DM5的结构的效果是有利的。
接着，使用以DM5的结构为基础的装置模型，进行氧化物半导体叠层530所包括的第二氧化物半导体层532的厚度的第四模拟。在第四模拟中，具有30nm的沟道长度及40nm的沟道宽度的装置模型中，第二氧化物半导体层532的厚度为5nm至90nm。在具有30nm的沟道长度及300nm的沟道宽度的装置模型中，第二氧化物半导体层532的厚度为5nm至50nm。其他条件与DM5相同。
图17A至图17C示出通过利用具有上述条件的装置模型进行模拟而获得的Id-Vg特性。图17A和图17B示出具有30nm的沟道长度及40nm的沟道宽度的装置模型的Id-Vg特性的模拟结果。图17A示出第二氧化物半导体层532的厚度为5nm、10nm、15nm、20nm、25nm、30nm、40nm、50nm时的结果。图17B示出第二氧化物半导体层532的厚度为60nm、70nm、80nm、90nm时的结果。图17C示出具有30nm的沟道长度及300nm的沟道宽度的装置模型的Id-Vg特性的模拟结果。图17C示出第二氧化物半导体层532的厚度为5nm、10nm、15nm、20nm、25nm、30nm、40nm、50nm的结果。在各附图中，该厚度从箭头的始点向终点依次增加。
如图17A所示，在具有30nm的沟道长度及40nm的沟道宽度的装置模型中，当第二氧化物半导体层532的厚度增大到50nm左右，S值及导通态电流被改善。如图17B所示，在第二氧化物半导体层532的厚度大于或等于60nm时，S值及阈值电压几乎没有变化，仅仅导通态电流随着厚度的增大而增加。
另一方面，如图17C所示，在具有30nm的沟道长度及300nm的沟道宽度的装置模型中，在第二氧化物半导体层532的厚度为5nm至50nm的范围内时，S值及阈值电压不改善。具有30nm的沟道长度及300nm的沟道宽度的装置模型的第二氧化物半导体层532的厚度依赖性与具有30nm的沟道长度及40nm的沟道宽度的装置模型相反。
这是因为如下缘故：随着第二氧化物半导体层532的厚度增加，侧面的面积也增加，容易从栅电极层570对整个第二氧化物半导体层532施加电场。另一方面，在沟道宽度大的情况下，与第三模拟的结果同样地，从第二氧化物半导体层532的侧面施加的来自栅电极层570的电场不影响形成在第二氧化物半导体层532中的整个沟道，因此Id-Vg特性不提高。
由上面可知，有效的是使沟道宽度极小，并增加第二氧化物半导体层532的厚度，因此DM5的结构适用于鳍型结构(氧化物半导体叠层530的厚度大于沟道宽度)的晶体管，能够抑制微型化所引起的导通态电流的减少。
接着，使用氧化物半导体(OS)形成晶体管的活性层的装置模型和使用硅形成晶体管的活性层的装置模型的比较作为第五模拟。如图18A至图18D所示，使用硅形成其活性层的装置模型7(以下，DM7)以DM5为基础，硅活性层630包括n+型区域632及p-型区域631。在此，在模拟中，假设n+型区域632的施主杂质密度(ND)为1E20/cm3，p-型区域631的受主杂质密度(NA)为1E17/cm3、1E18/cm3、1E19/cm3。
图19示出通过利用其活性层使用硅的DM7进行模拟而获得的Id-Vg特性。作为比较，还示出图15所示的作为其活性层包含氧化物半导体层的DM5的Id-Vg特性。
在DM7中，在NA比较小的情况下，截止态特性非常差，很难获得开/关电流比。另外，在NA比较大的情况下，获得开/关电流比，但是截止态电流没有DM5那样低。
由本实施方式所说明的第一至第五模拟结果可知，为了提高晶体管的特性，有效的是下列各种结构：使用氧化物半导体叠层作为活性层的结构；该叠层中的形成沟道的中间层的相对位置较高且容易从该中间层的侧面施加来自栅电极层的电场的结构；以及源电极层或漏电极层不覆盖活性层的端部以不阻挡从栅电极层施加到活性层的电场的结构。另外，通过采用上述任何结构，减小沟道宽度，并增加其中形成沟道的中间层的厚度也是有效的。因此，其他实施方式所说明的本发明的一个方式的微型化的半导体装置具有良好的电特性及高可靠性。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式3
在本实施方式中，说明与实施方式1所说明的晶体管不同结构的晶体管。
图20A至图20D为本发明的一个方式的晶体管的俯视图及截面图。图20A为俯视图。图20B示出沿着图20A中的一点划线C1-C2的截面。图20C示出沿着图20A中的一点划线C3-C4的截面。图20D示出沿着图20A中的一点划线C5-C6的截面。另外，为了明确起见，省略图20A的俯视图中的几个构成要素。有时将一点划线C1-C2的方向称为沟道宽度方向，将一点划线C5-C6的方向称为沟道长度方向。
图20A至图20D所示的晶体管300包括：形成在衬底110上的基底绝缘膜120；形成在该基底绝缘膜120上的氧化物半导体叠层130；形成在该氧化物半导体叠层130上的第二源电极层142及第二漏电极层152；分别形成在该第二源电极层142及该第二漏电极层152上的第一源电极层141及第一漏电极层151；形成在该第一源电极层141、该第二源电极层142、该第一漏电极层151、该第二漏电极层152及氧化物半导体叠层130上的栅极绝缘膜160；形成在该栅极绝缘膜160上的栅电极层170；形成在该栅极绝缘膜160及该栅电极层170上的氧化物绝缘层180。注意，该氧化物绝缘层180可以根据需要设置，也可以在其上还设置其他绝缘层。
图7A至图7D所示的晶体管200与图20A至图20D所示的晶体管300是相似的，不同之处在于第一源电极层141与第二源电极层142的叠层顺序及第一漏电极层151与第二漏电极层152的叠层顺序。
在晶体管300中，由于氧化物半导体叠层130不与第一源电极层141及第一漏电极层151接触，因此不发生第一源电极层141及第一漏电极层151所引起的氧化物半导体叠层130中的氧缺陷的产生。因此，不会形成用作源极或漏极的由该氧缺陷形成的n型区域。
在晶体管300中，第二源电极层142及第二漏电极层152使用实施方式1所说明的导电氮化物(氮化钽或氮化钛)。因此，能够将用作施主的氮从该氮化物扩散到氧化物半导体叠层130中的与第二源电极层142或第二漏电极层152之间的界面附近的区域，由此可以将含有氮的区域用作源极或漏极。另外，氮有可能在沟道长度方向上扩散，因此如图7D及图20D所示，优选去除沟道形成区的一部分。该沟道形成区的一部分也可以在形成第二源电极层142及第二漏电极层152时的蚀刻工序中去除。另外，不需要将氮扩散到氧化物半导体叠层130的深部，通过只将氮扩散到第二源电极层142及第二漏电极层152的界面附近的氧化物半导体叠层130的区域就可以充分用作源极或漏极。
另外，在晶体管300中，由于不发生第一源电极层141及第一漏电极层151所引起的氧化物半导体叠层130中的氧缺陷的产生，因此能够使第一源电极层141与第一漏电极层151之间的间隔短于晶体管100中的第一源电极层141及第一漏电极层151之间的间隔。例如，也可以使第二源电极层142的端面的位置与第一源电极层141的端面的位置一致，且第二漏电极层152的端面的位置与第一漏电极层151的端面的位置一致。由此，通过采用这种结构，能够降低整个源电极层及整个漏电极层的电阻。
另外，晶体管300的第一源电极层141和第一漏电极层151的端部优选具有包含多个台阶的台阶形状。通过采用这种包含多个台阶的台阶形状，形成在该台阶上的膜的覆盖性得到提高，因此能够提高晶体管的电特性或长期可靠性。如图32A的晶体管302所示，第一源电极层141及第一漏电极层151的端部都可以不具有台阶形状。
为了形成低功耗的半导体装置，有效的是减少晶体管的截止态电流，尤其是栅电压为0V时的电流(也称为Icut)。另一方面，已知晶体管的微型化引起阈值电压或S值(亚阈值)等晶体管的电特性的劣化，并且已经期望有功耗低的微型化的半导体装置。
在本发明的一个方式中，在TS1是第一氧化物半导体层131的一部分的第一区域的厚度，且TG1是栅极绝缘膜160的一部分的第二区域的厚度的情况下，TS1≥TG1(TS1大于或等于TG1)。由此，栅电极层170隔着栅极绝缘膜160覆盖第二氧化物半导体层132的侧面。
在第二氧化物半导体层132中形成沟道。通过采用容易从栅电极层170对第二氧化物半导体层132的侧面施加电场的结构，电场被施加到整个第二氧化物半导体层132，因此能够改善晶体管的阈值电压及S值。该结构特别对具有短沟道宽度的晶体管有效，因此即使晶体管被微型化，也能够减少Icut及功耗。另外，由于晶体管的阈值电压得到稳定，因此能够提高半导体装置的长期可靠性。
另外，在本发明的一个方式中，优选的是，如图20A的晶体管的俯视图所示，源电极层140及漏电极层150的沟道宽度方向的长度都小于氧化物半导体叠层130，并且源电极层140及漏电极层150覆盖该氧化物半导体叠层130的沟道长度方向的端部。通过采用上述结构，从栅电极层170对第二氧化物半导体层132的侧面施加电场时的障碍物减少，因此能够进一步改善TS1≥TG1的上述晶体管的阈值电压或S值。
前面是本发明的一个方式的晶体管的说明。该晶体管具有有利的电特性，因此能够提供具有高长期可靠性的半导体装置。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式4
在本实施方式中，对具有与实施方式1及实施方式3所说明的晶体管不同的结构的晶体管进行说明。
图21A至图21D为本发明的一个方式的晶体管的俯视图及截面图。图21A是俯视图。图21B示出沿着图21A中的一点划线D1-D2的截面。图21C是沿着图21A中的一点划线D3-D4的截面。图21D示出沿着图21A中的一点划线D5-D6的截面。另外，为了明确起见，省略图21A的俯视图中的几个构成要素。有时将一点划线D1-D2的方向称为沟道宽度方向，将一点划线D5-D6的方向称为沟道长度方向。
图21A至图21D所示的晶体管400包括形成在衬底110上的基底绝缘膜120；形成在该基底绝缘膜120上的第一氧化物半导体层131及第二氧化物半导体层132；形成在该第二氧化物半导体层132上的第一源电极层141及第一漏电极层151；形成在该第二氧化物半导体层132、该第一源电极层141及该第一漏电极层151上的第三氧化物半导体层133；覆盖第一源电极层141且与第一源电极层141及第三氧化物半导体层133接触的第二源电极层142；覆盖第一漏电极层151且与第一漏电极层151及第三氧化物半导体层133接触的第二漏电极层152；形成在第三氧化物半导体层133、第二源电极层142及第二漏电极层152上的栅极绝缘膜160；形成在该栅极绝缘膜160上的栅电极层170；以及形成在该栅极绝缘膜160及该栅电极层170上的氧化物绝缘层180。注意，该氧化物绝缘层180可以根据需要设置，也可以在其上还设置其他绝缘层。
图7A至图7D所示的晶体管200与图21A至图21D所示的晶体管400相似，不同之处在于第三氧化物半导体层133是形成在第一源电极层141及第一漏电极层151之上。
在晶体管400中，由于在其中形成沟道的第二氧化物半导体层132与第一源电极层141及第一漏电极层151接触，因此高密度的氧缺陷生成在第二氧化物半导体层132中而形成n型区域。因此，载流子的路径中的电阻成分减少，因此能够高效率地移动载流子。
另外，由于第三氧化物半导体层133在形成第一源电极层141及第一漏电极层151之后形成，因此在形成该第一源电极层141及该第一漏电极层151时第三氧化物半导体层133不被过度蚀刻(over-etch)。因此，能够充分使在其中形成沟道的第二氧化物半导体层132与栅极绝缘膜160相隔开，因此能够提高抑制杂质从第三氧化物层133与栅极绝缘膜160之间的界面扩散的影响的效果。
另外，晶体管400的第一源电极层141和第一漏电极层151的端部优选具有包含多个台阶的台阶形状。通过采用这种包含多个台阶的台阶形状，形成在该台阶上的膜的覆盖性得到提高，因此能够提高晶体管的电特性或长期可靠性。如图32B的晶体管402所示，第一源电极层141及第一漏电极层151的端部都可以不具有台阶形状。
为了形成低功耗的半导体装置，有效的是减少晶体管的截止态电流，尤其是栅电压为0V时的电流(也称为Icut)。另一方面，已知随着晶体管的微型化引起阈值电压或S值(亚阈值)等晶体管的电特性的劣化，并且已经期望有功耗低的微型化的半导体装置。
在本发明的一个方式中，在TS1是第一氧化物半导体层131的一部分的第一区域的厚度，且TG1是栅极绝缘膜160的一部分的第二区域的厚度的情况下，TS1≥TG1(TS1大于或等于TG1)。由此，栅电极层170隔着栅极绝缘膜160覆盖第二氧化物半导体层132的侧面。
在第二氧化物半导体层132中形成沟道。通过采用容易从栅电极层170对第二氧化物半导体层132的侧面施加电场的结构，电场被施加到整个第二氧化物半导体层132，因此能够改善晶体管的阈值电压及S值。该结构特别对具有短沟道宽度的晶体管有效，因此即使晶体管被微型化，也能够减少Icut及功耗。另外，由于晶体管的阈值电压得到稳定，因此能够提高半导体装置的长期可靠性。
另外，在本发明的一个方式中，优选的是，如图21A的晶体管的俯视图所示，第一源电极层141、第二源电极层142、第一漏电极层151以及第二漏电极层152的沟道宽度方向的长度都小于氧化物半导体叠层130，并且第一源电极层141、第二源电极层142、第一漏电极层151以及第二漏电极层152覆盖该氧化物半导体叠层的沟道长度方向的端部。通过采用上述结构，从栅电极层170对第二氧化物半导体层132的侧面施加电场时的障碍物减少，因此能够进一步改善TS1≥TG1的上述晶体管的阈值电压或S值。
前面本发明的一个方式的晶体管的说明。该晶体管具有有利的电特性，因此能够提供具有高长期可靠性的半导体装置。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式5
在本实施方式中，参照图22A至图22C、图23A至图23C及图24A及图24B对实施方式1所说明的图7A至图7D所示的晶体管200的制造方法进行说明。
衬底110可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等。此外，也可以采用使用硅或碳化硅等形成的单晶半导体衬底或多晶半导体衬底、使用硅锗等形成的化合物半导体衬底、SOI(绝缘体上硅片)衬底等。并且，也可以使用还设置有半导体元件的上述衬底。
作为基底绝缘膜120可以通过等离子体CVD法或溅射法等形成氧化铝、氧化镁、氧化硅、氧氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等的氧化物绝缘膜、氮化硅、氮氧化硅、氮化铝、氮氧化铝等的氮化物绝缘膜或者混合上述材料而形成的膜。此外，也可以使用上述材料的叠层，并且至少与氧化物半导体叠层130接触的基底绝缘膜120的上层优选使用可以对氧化物半导体叠层130供应氧的包含氧的材料形成。
在衬底110的表面由绝缘体构成并且杂质不会扩散到在后面形成的氧化物半导体叠层130中的情况下，不必设置基底绝缘膜120。
接着，利用溅射法、CVD法、MBE(分子束外延)法、ALD(原子层沉积)法或PLD(脉冲激光沉积)法在基底绝缘膜120上形成第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133，选择性地进行蚀刻，来形成氧化物半导体叠层130(参照图22A)。此外，也可以在进行蚀刻之前进行加热工序。
第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133可以使用实施方式1所说明的材料。例如，第一氧化物半导体层131可以使用原子数比为In:Ga:Zn＝1:3:2的In-Ga-Zn氧化物形成，第二氧化物半导体层132可以使用原子数比为In:Ga:Zn＝1:1:1的In-Ga-Zn氧化物形成，第三氧化物半导体层133可以使用原子数比为In:Ga:Zn＝1:3:2的In-Ga-Zn氧化物形成。
另外，能够用于第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133的氧化物半导体优选至少包含铟(In)或锌(Zn)。或者，氧化物半导体优选包含In和Zn这两者。为了减少包含该氧化物半导体的晶体管的电特性的变化，除了In及/或Zn以外，氧化物半导体优选还包含稳定剂(stabilizer)。
作为稳定剂，可以举出镓(Ga)、锡(Sn)、铪(Hf)、铝(Al)或锆(Zr)等。另外，作为其他稳定剂，可以举出镧系元素的镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)等。
例如，作为氧化物半导体，可以使用氧化铟、氧化锡、氧化锌、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，例如In-Ga-Zn氧化物是指作为主要成分包含In、Ga和Zn的氧化物，对In、Ga、Zn的比率没有限制。另外，In-Ga-Zn氧化物也可以包含In、Ga、Zn以外的金属元素。此外，在本说明书中，将由In-Ga-Zn氧化物构成的膜称为IGZO膜。
另外，也可以使用以InMO3(ZnO)m(m＞0，且m不是整数)表示的材料。注意，M表示选自Ga、Fe、Mn和Co中的一种金属元素或多种金属元素。另外，也可以使用以In2SnO5(ZnO)n(n＞0，且n是整数)表示的材料。
注意，如在实施方式1中详细地说明那样，第一氧化物半导体层131及第三氧化物半导体层133的材料具有的电子亲和势都大于第二氧化物半导体层132。
另外，优选利用溅射法形成氧化物半导体层。作为溅射法，可以使用RF溅射法、DC溅射法、AC溅射法等。尤其优选使用DC溅射法，因为可以降低进行沉积时产生的尘屑，并且可以使厚度均匀。
当作为第一氧化物半导体层131、第二氧化物半导体层132及第三氧化物半导体层133都使用In-Ga-Zn氧化物时，例如使用In、Ga、Zn的原子数比为In:Ga:Zn＝1:1:1、2:2:1、3:1:2、1:3:2、1:4:3、1:5:4、1:6:6、2:1:3、1:6:4、1:9:6、1:1:4、1:1:2中的任一个的材料，来使第一氧化物半导体层131及第三氧化物半导体层133具有的电子亲和势都大于第二氧化物半导体层132。
另外，例如“In、Ga、Zn的原子数比为In:Ga:Zn＝a:b:c(a+b+c＝1)的氧化物的组成与原子数比为In:Ga:Zn＝A:B:C(A+B+C＝1)的氧化物的组成相似”这一表述是指a、b、c满足如下算式：(a-A)2+(b-B)2+(c-C)2≤r2，并且r例如可以为0.05。其他氧化物也是同样的。
优选的是，第二氧化物半导体层132的铟的比率多于第一氧化物半导体层131及第三氧化物半导体层133的铟的比率。在氧化物半导体中，重金属的s轨道主要有助于载流子传导，并且通过增加In的比例增加s轨道的重叠。由此具有In多于Ga的组成的氧化物的迁移率比具有In同等于或少于Ga的组成的氧化物更高。因此，通过将铟的比率很高的氧化物用于第二氧化物半导体层132，可以实现高迁移率的晶体管。
下面，对氧化物半导体膜的结构进行说明。
注意，在本说明书中，“平行”的术语是指两条直线形成的角度为大于或等于-10°且低于或等于10°的状态，因此也包括角度大于或等于-5°且低于或等于5°的状态。另外，“垂直”的术语是指两条直线形成的角度大于或等于80°且低于或等于100°的状态，因此也包括角度为大于或等于85°且低于或等于95°的状态。
另外，在本说明书中，六方晶系包括三方晶系和菱方晶系。
氧化物半导体膜大致分为单晶氧化物半导体膜和非单晶氧化物半导体膜。非单晶氧化物半导体膜包括非晶氧化物半导体膜、微晶氧化物半导体膜、多晶氧化物半导体膜及c轴对准结晶氧化物半导体(CAAC-OS)膜等。
非晶氧化物半导体膜具有无序的原子排列并不具有结晶成分。其典型例子的氧化物半导体膜在微小区域中也不具有结晶部，而该层整体是非晶的。
微晶氧化物半导体膜例如包括大于或等于1nm且小于10nm的尺寸的微晶(也称为纳米晶)。因此，微晶氧化物半导体膜具有的原子排列的有序度比非晶氧化物半导体膜更高。因此，微晶氧化物半导体膜的缺陷态密度低于非晶氧化物半导体膜。
CAAC-OS膜是包含多个结晶部的氧化物半导体膜之一，大部分的结晶部都能够容纳于一边短于100nm的立方体内。因此，有时包括在CAAC-OS膜中的结晶部能够容纳于一边短于10nm、短于5nm或短于3nm的立方体内。CAAC-OS膜的缺陷态密度低于微晶氧化物半导体膜。下面，对CAAC-OS膜进行详细的说明。
在CAAC-OS膜的透射电子显微镜(TEM)图像中，明确观察不到结晶部与结晶部之间的边界，即晶界。因此，在CAAC-OS膜中，不容易发生起因于晶界的电子迁移率的降低。
根据从大致平行于样品面的方向观察的CAAC-OS膜的TEM图像(截面TEM图像)可知在结晶部中金属原子排列为层状。各金属原子层具有反映CAAC-OS膜被形成的面(以下，CAAC-OS的膜被形成的面称为形成面)或CAAC-OS膜的顶面，且排列为平行于CAAC-OS膜的形成面或顶面。
另一方面，根据从大致垂直于样品面的方向观察的CAAC-OS膜的TEM图像(平面TEM图像)可知在结晶部中金属原子排列为三角形状或六角形状。但是，在不同的结晶部之间金属原子的排列没有规律性。
由截面TEM图像及平面TEM图像可知，CAAC-OS膜的结晶部具有对准性。
使用X射线衍射(XRD)装置对CAAC-OS膜进行结构分析。例如，当利用“面外(out-of-plane)”法分析包括InGaZnO4结晶的CAAC-OS膜时，在衍射角(2θ)为31°附近时常出现峰值。该峰值来源于InGaZnO4结晶的(009)面，这显示CAAC-OS膜中的结晶具有c轴对准性，并且c轴朝向大致垂直于CAAC-OS膜的形成面或顶面的方向。
另一方面，当通过在大致垂直于c轴的方向上使X线入射到样品的“面内(in-plane)”法分析CAAC-OS膜时，在2θ为56°附近时频繁地出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在此，在2θ固定为56°附近并在以样品面的法线向量为轴(轴)旋转样品的条件下进行分析(扫描)。在该样品是InGaZnO4的单晶氧化物半导体膜的情况下，出现六个峰值。该六个峰值来源于相等于(110)面的结晶面。另一方面，在为CAAC-OS膜的情况下，即使在将2θ固定为56°附近的状态下进行扫描也不能明确观察到峰值。
根据上述结果，在具有c轴对准的CAAC-OS膜中，虽然a轴及b轴的方向在结晶部之间不同，但c轴在平行于形成面的法线向量或顶面的法线向量的方向上对准。因此，在上述截面TEM图像中观察到的排列为层状的各金属原子层相当于与结晶的a-b面平行的面。
注意，结晶部在形成CAAC-OS膜的同时或通过如加热处理等晶化处理来形成。如上所述，结晶的c轴在平行于CAAC-OS膜的形成面的法线向量或顶面的法线向量的方向上对准。由此，例如，在CAAC-OS膜的形状因蚀刻等而变化的情况下，c轴不一定平行于CAAC-OS膜的形成面的法线向量或顶面的法线向量。
此外，CAAC-OS膜中的结晶性的程度不一定需要均匀。例如，在形成CAAC-OS膜的结晶部的结晶生长从CAAC-OS膜的顶面近旁产生的情况下，有时顶面附近的结晶性高于形成面附近的结晶性的程度。另外，当对CAAC-OS膜添加杂质时，被添加了杂质的区域的结晶性改变，并且CAAC-OS膜中的结晶性的程度根据区域而不同。
注意，当利用“面外(out-of-plane)”法分析包括InGaZnO4结晶的CAAC-OS膜时，除了在31°附近可以观察2θ的峰值之外，还在36°附近观察到2θ的峰值。36°附近的2θ的峰值意味着CAAC-OS膜的一部分中含有不具有c轴对准的结晶。在CAAC-OS膜中优选的是在31°附近出现2θ的峰值而在36°附近不出现2θ的峰值。
在包含CAAC-OS膜的晶体管中，起因于可见光或紫外光的照射的电特性的变动小。因此，该晶体管具有高可靠性。
注意，氧化物半导体膜例如也可以是包括非晶氧化物半导体膜、微晶氧化物半导体膜和CAAC-OS膜中的两种以上的叠层膜。
CAAC-OS膜例如可以使用多晶的氧化物半导体溅射靶材且利用溅射法形成。
为了形成CAAC-OS膜，优选应用如下条件。
沉积期间侵入CAAC-OS膜的杂质的量被降低，因此可以防止结晶状态被杂质破坏。例如，可以减少存在于沉积室内的杂质(氢、水、二氧化碳及氮等)。另外，可以减少沉积气体中的杂质。具体而言，使用露点为低于或等于-80℃且优选为低于或等于-100℃的沉积气体。
当沉积期间的衬底加热温度被增高时，在溅射粒子到达衬底之后发生溅射粒子的迁移(migration)。具体而言，在沉积期间的衬底加热温度高于或等于100℃且低于或等于740℃，优选高于或等于200℃且低于或等于500℃。沉积期间的衬底加热温度的增高起因于当平板状的溅射粒子到达衬底时在衬底上发生迁移，于是溅射粒子的平坦的面附着到衬底。
另外，优选的是，沉积气体中的氧比例被增高并使电力最优化，以减轻沉积处的等离子体损伤。沉积气体中的氧比例高于或等于30vol.％，优选为100vol.％。
作为溅射靶材，例如，可以使用In-Ga-Zn-O化合物靶材。In-Ga-Zn-O化合物靶材是多晶体，它是通过将InOX粉末、GaOY粉末及ZnOZ粉末以规定的摩尔数比混合，施加压力，且在高于或等于1000℃且低于或等于1500℃的温度下进行加热处理得到的。注意，X、Y及Z为任意正数。该多晶体的粒径越小越好，例如低于或等于1μm。粉末的种类及混合粉末时的摩尔数比可以根据所希望的溅射靶材适当地决定。
接着，优选进行第一加热处理。第一加热处理在高于或等于250℃且低于或等于650℃、优选为高于或等于300℃且低于或等于500℃的温度下且在惰性气体气氛中、在包含10ppm以上的氧化性气体的气氛中、或在减压下进行即可。或者，第一加热处理也可以以在惰性气体气氛中进行加热处理且包含10ppm以上的氧化性气体的气氛中进行其它加热处理来补充脱离了的氧的方式进行。通过第一加热处理，可以提高第二氧化物半导体层132的结晶性，而且可以从基底绝缘膜120、第一氧化物半导体层131及第三氧化物半导体层133去除氢或水等杂质。注意，也可以在用来形成氧化物半导体叠层130的蚀刻之前进行第一加热处理。
在氧化物半导体叠层130为叠层且非晶层被形成为下层的情况下，在其上可以容易形成CAAC-OS膜。因此，第一氧化物半导体层131可以为非晶且第二氧化物半导体层132可以为CAAC-OS膜。
接着，在氧化物半导体叠层130上形成成为第一源电极层141及第一漏电极层151的第一导电膜。对第一导电膜，可以使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些为主要成分的合金材料。例如，通过溅射法等形成100nm厚的钛膜。
接着，第一导电膜被蚀刻以在氧化物半导体叠层130上被分割，从而使得形成了第一源电极层141及第一漏电极层151(参照图22B)。在此，如图22B所示，第一源电极层141及第一漏电极层151的端部都优选形成为具有台阶形状。该端部可以通过多次交替进行利用灰化(ashing)使抗蚀剂掩模缩小的工序及蚀刻工序来形成。
此时，如图22B所示，第一导电膜被过度蚀刻，因此氧化物半导体叠层130部分地被蚀刻。但是，当第一导电膜对氧化物半导体叠层130的蚀刻选择比很高时，氧化物半导体叠层130几乎不被蚀刻。
接着，在氧化物半导体叠层130、第一源电极层141及第一漏电极层151上形成成为第二源电极层142及第二漏电极层152的第二导电膜800(在图22C中未图示)。对第二导电膜800，可以使用氮化钽、氮化钛、钌或以这些为主要成分的合金材料。例如，通过溅射法等形成20nm厚的氮化钽膜。
接着，第二导电膜800被蚀刻以在氧化物半导体叠层130上被分割，从而使得形成了第二源电极层142及第二漏电极层152(参照图22C)。此时，氧化物半导体叠层130的一部分也可以被蚀刻。
注意，在形成沟道长度(第二源电极层142与第二漏电极层152之间的距离)极短的晶体管的情况下，如图24A的俯视图所示，首先第二导电膜800被蚀刻为覆盖第一源电极层141及第一漏电极层151。
此时，图24B所示的分割第二导电膜800的区域900是使用通过电子束露光等适合于细线加工的方法加工的抗蚀剂掩模被蚀刻的，由此形成了第二源电极层142及第二漏电极层152。注意，通过对该抗蚀剂掩模使用正型抗蚀剂，可以使露光区域缩减，而可以提高吞吐量(throughput)。在这种方法中，可以形成具有30nm以下的沟道长度的晶体管。
接着，优选进行第二加热处理。第二加热处理可以在与第一加热处理相同的条件下进行。通过进行第二加热处理，可以从氧化物半导体叠层130进一步去除氢或水等杂质。
接着，在氧化物半导体叠层130、第二源电极层142及第二漏电极层152上形成栅极绝缘膜160(参照图23A)。栅极绝缘膜160可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪和氧化钽等形成。栅极绝缘膜160也可以是上述材料的叠层。通过溅射法、CVD法、MBE法、ALD法或PLD法等可以形成栅极绝缘膜160。
然后，在栅极绝缘膜160上形成第三导电膜。对第三导电膜，可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Ta、W或以这些为主要成分的合金材料。通过溅射法等可以形成第三导电膜。第三导电膜被蚀刻，来形成栅电极层170以重叠于沟道形成区(参照图23B)。
接着，在栅极绝缘膜160及栅电极层170上形成氧化物绝缘层180(参照图23C)。氧化物绝缘层180可以使用与基底绝缘膜120同样的材料及方法形成。氧化物绝缘层180可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪、氧化钽或含有氮的氧化物绝缘层。氧化物绝缘层180也可以通过溅射法、CVD法、MBE法、ALD法或PLD法形成，并且为了可以对氧化物半导体叠层130供应氧优选形成为包含过剩氧。
通过离子注入法、离子掺杂法、等离子体浸没离子注入法等对氧化物绝缘层180添加氧。通过添加氧，氧化物绝缘层180更容易地对氧化物半导体叠层130添加氧。
接着，优选进行第三加热处理。第三加热处理可以在与第一加热处理相同的条件下进行。通过第三加热处理，容易从基底绝缘膜120、栅极绝缘膜160及氧化物绝缘层180释放过剩氧，因此可以降低氧化物半导体叠层130中的氧缺陷。
通过上述工序，可以制造图7A至图7D所示的晶体管200。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式6
在本实施方式中，参照附图对一种半导体装置(存储器装置)的例子进行说明，该半导体装置(存储装置)包括本发明的一个方式的晶体管，即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
图25A是半导体装置的截面图，并且图25B是半导体装置的电路图。
图25A和25B所示的半导体装置包括：在下部中的包括第一半导体材料的晶体管3200；以及在上部中的包括第二半导体材料的晶体管3300及电容器3400。作为晶体管3300，可以使用在实施方式1、3或4中说明的晶体管，并且在本实施方式中说明实施方式1中说明的参照图7A至图7D的晶体管200的例子。注意，图25A示出图7A中的沿着一点划线B5-B6的截面。
电容器3400的一个电极使用与晶体管3300的源电极层及漏电极层相同的材料形成，电容器3400的另一个电极使用与晶体管3300的栅电极层相同的材料形成，并且电容器3400的介电质使用与晶体管3300的栅极绝缘膜160相同的材料形成，因此电容器3400可以与晶体管3300同时形成。
这里，第一半导体材料和第二半导体材料优选为具有不同的带隙的材料。例如，第一半导体材料可以是氧化物半导体以外的半导体材料(硅等)，并且第二半导体材料可以是在实施方式1中说明的氧化物半导体。包含氧化物半导体以外的材料的晶体管容易高速地工作。另一方面，包含氧化物半导体的晶体管由于截止态电流低的电特性而可以长时间保持电荷。
虽然在下面的说明中上述晶体管都为n沟道晶体管，但是当然也可以使用p沟道晶体管。为了保持数据应用使用氧化物半导体的实施方式1、3、4所示那样的晶体管以外，用于半导体装置的材料或半导体装置的结构等半导体装置的具体结构当然不局限于在此所示的结构。
图25A中的晶体管3200包括：设置在包含半导体材料(例如，结晶硅等)的衬底3000中的沟道形成区；以夹着沟道形成区的方式设置的杂质区域；与杂质区域接触的金属间化合物区域；设置在沟道形成区上的栅极绝缘膜；以及设置在栅极绝缘膜上的栅电极层。注意，在附图中不示出晶体管的源电极层或漏电极层，也为了方便起可以称为晶体管。此外，在此情况下，在晶体管的连接关系的说明中，将源区或漏区一并地称为源电极层或漏电极层。就是说，在本说明书中，源电极层的记载会包括源区。
在衬底3000上以包围晶体管3200的方式形成有元件隔离绝缘层3100，并且以覆盖晶体管3200的方式设置有绝缘层3150。注意，元件隔离绝缘层3100可以利用LOCOS(硅局部氧化)或STI(浅沟槽隔离)等元件隔离技术形成。
例如，在使用结晶硅衬底形成晶体管3200的情况下，晶体管3200能够高速地工作。因此，当将该晶体管用作读出晶体管时，可以高速地读出数据。
在绝缘层3150上设置有晶体管3300，其源电极层和漏电极层中的一个延伸而用作电容器3400的另一个电极。另外，电容器3400的该电极电连接到晶体管3200的栅电极层。
图25A中的晶体管3300是其沟道形成在氧化物半导体层中的顶栅型晶体管。因为晶体管3300的截止态电流低，所以由于这种晶体管的缘故可以长期保持存储的数据。换言之，刷新工作变得不是必需的，或半导体存储器装置中的刷新工作的频度极低，这带来功耗的足够的降低。
此外，以隔着绝缘层3150的方式使电极3250与晶体管3300重叠。通过对电极3250供应适当的电位，可以控制晶体管3300的阈值电压。此外，可以提高晶体管3300的长期可靠性。注意，也可以不设置电极3250。
如图25A所示，可以以与晶体管3300或电容器3400重叠的方式形成晶体管3200，所以可以缩小由它们占有的面积。因此，可以增大半导体装置的集成度。
在图25B中示出对应于图25A的电路结构的例子。
在图25B中，第一布线3001与晶体管3200的源电极层电连接。第二布线3002与晶体管3200的漏电极层电连接。第三布线3003与晶体管3300的源电极层和漏电极层中的一个电连接。第四布线3004与晶体管3300的栅电极层电连接。晶体管3200的栅电极层及晶体管3300的源电极层和漏电极层中的另一个都与电容器3400的一个电极电连接。第五布线3005与电容器3400的另一个电极电连接。
在图25B所示的半导体装置中，有效地利用能够保持晶体管3200的栅电极层的电位的特征，因此可以如下所示那样进行数据的写入、保持以及读出。
说明数据的写入及保持。首先，将第四布线3004的电位设定为使晶体管3300成为导通的电位，来使晶体管3300成为导通状态。由此，第三布线3003的电位施加到晶体管3200的栅电极层及电容器3400。就是说，对晶体管3200的栅电极层施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一种。然后，将第四布线3004的电位设定为使晶体管3300成为截止状态的电位，来使晶体管3300成为截止状态。因此，施加到晶体管3200的栅电极层的电荷被保持(保持中)。
因为晶体管3300的截止态电流极低，所以晶体管3200的栅电极层的电荷被长时间地保持。
接着，说明数据的读出。通过在对第一布线3001施加规定的电位(恒定电位)时对第五布线3005供应适当的电位(读出电位)，根据保持在晶体管3200的栅电极层中的电荷量，第二布线3002的电位变动。一般而言，这是因为如下缘故，当晶体管3200为n沟道晶体管时，对晶体管3200的栅电极层供应高电平电荷时的表面上的阈值电压Vth_H低于对晶体管3200的栅电极层供应低电平电荷时的表面上的阈值电压Vth_L。在此，表面上的阈值电压是指为了使晶体管3200导通所需要的第五布线3005的电位。因此，将第五布线3005的电位设定为Vth_L与Vth_H之间的电位V0，由此可以确定供应到晶体管3200的栅电极层的电荷。例如，在写入中被供应高电平电荷的情况下，当第五布线3005的电位为V0(＞Vth_H)时，晶体管3200成为导通状态。在写入中被供应低电平电荷的情况下，即使第五布线3005的电位为V0(＜Vth_L)，晶体管3200也保持截止。因此，通过确定第二布线3002的电位，可以读出栅电极层中保持的数据。
注意，在存储单元配置为阵列状的情况下，需要能够仅读出所希望的存储单元的数据。在不读出数据的情况下，不管栅电极层的状态如何，都可为第五布线3005提供一使晶体管3200截止的电位，即低于Vth_H的电位。或者，不管栅电极层的状态如何，都可以为第五布线3005提供一使晶体管3200导通的电位，即高于Vth_L的电位。
当本实施方式所示的半导体装置包括使用氧化物半导体形成的沟道形成区并具有极低的截止态电流的晶体管时，可以极长期地保持存储的数据。换言之，刷新工作不再必需或可以使刷新工作的频度极低，这带来功耗的足够的降低。而且，即使在没有电力供给的情况下(注意，电位优选被固定)，存储的数据也可以长期地保持。
另外，在本实施方式所说明的半导体装置中，数据的写入不需要高电压，并且也没有元件劣化的问题。例如，不像现有的非易失性存储器那样，不需要对浮动栅极注入电子且从浮动栅极提取电子，因此不会发生如栅极绝缘膜的劣化等的问题。就是说，在根据所公开的发明的半导体装置中，现有的非易失性存储器的问题的对重写的次数没有限制，并且大幅度地提高它们可靠性。再者，根据晶体管的导通状态及截止状态数据被写入，由此可以容易实现高速工作。
如上所述，能够提供一种微型化了及高度集成化了且具有高电特性的半导体装置。
本实施方式可以与本说明书中的任何其他实施方式适当地组合。
实施方式7
在本实施方式中，说明包括本发明的一个方式的晶体管的半导体装置，该半导体装置即使在没有电力供应时也能够保持存储的数据，且对写入次数也没有限制，并且具有与实施方式6不同结构。
图26示出半导体装置的电路结构的一个例子。在该半导体装置中，第一布线4500与晶体管4300的源电极层电连接，第二布线4600与晶体管4300的第一栅电极层电连接，并且晶体管4300的漏电极层与电容器4400的第一端子电连接。注意，作为包括在该半导体装置中的晶体管4300，可以使用在实施方式1、3、4中说明的晶体管。第一布线4500可以用作位线，并且第二布线4600可以用作字线。
该半导体装置(存储单元4250)可以具有与图25A和图25B所示的晶体管3300与电容器3400相同的连接方式。因此，与在实施方式6中说明的电容器3400同样地，可以通过与晶体管4300同样的工序并同时形成电容元件4400。
接着，说明图26所示的半导体装置(存储单元4250)中的数据的写入及保持。
首先，对第二布线4600供应使晶体管4300成为导通状态的电位，以使晶体管4300成为导通状态。由此，第一布线4500的电位供应给电容器4400的第一端子(写入)。然后，将第二布线4600的电位设定为使晶体管4300成为截止状态的电位，来使晶体管4300成为截止状态。因此，电容器4400的第一端子的电位被保持(保持中)。
并且，包含氧化物半导体的晶体管4300具有极低的截止态电流。因此，通过使晶体管4300截止，可以在极长时间保持电容器4400的第一端子的电位(或累积在电容器4400中的电荷)。
接着，说明数据的读出。当使晶体管4300导通时，浮动状态中的第一布线4500与电容器4400彼此电连接，并且，在第一布线4500与电容器4400之间电荷被再次分配。其结果，第一布线4500的电位被变化。第一布线4500的电位的变化量根据电容器4400的第一端子的电位(或累积在电容器4400中的电荷)而变动。
例如，电荷再次分配之后的第一布线4500的电位为(CB×VB0+C×V)/(CB+C)，在此V为电容器4400的第一端子的电位，C为电容器4400的电容，CB为第一布线4500所具有的电容成分，并且以VB0为再次分配电荷之前的第一布线4500的电位。由此，可以发现，假设存储单元4250处于电容器4400的第一端子的电位是V1及V0(V1＞V0)的这两个状态中的任一状态中，在保持电位V1的情况下的第一布线4500的电位(＝(CB×VB0+C×V1)/(CB+C))高于在保持电位V0的情况下的第一布线4500的电位(＝(CB×VB0+C×V0)/(CB+C))。
并且，通过比较第一布线4500的电位与规定的电位，可以读出数据。
如上所述，图26所示的半导体装置(存储单元4250)可以长期保持累积在电容器4400中的电荷，因为晶体管4300的截止态电流极低。换言之，刷新工作不再必需或可以使刷新工作的频度极低，这带来功耗的足够的降低。而且，即使在没有电力供给的情况下，存储的数据也可以长期地保持。
在其上形成有用于存储单元4250的驱动电路的衬底与图26所示的存储单元4250优选地是层叠的。当层叠存储单元4250与驱动电路时，可以减小半导体装置的尺寸。注意，对被层叠的存储单元4250及驱动电路的个数没有限制。
包括在驱动电路中的晶体管的半导体材料优选与晶体管4300不同。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓，并且优选使用单晶半导体。使用这种半导体材料的晶体管能够比使用氧化物半导体的晶体管进行高速工作，且适用于存储单元4250的驱动电路。
如上所述，能够提供一种微型化了及高度集成化了且具有高电特性的半导体装置。
本实施方式可以与本说明书中的其他任何实施方式适当地组合。
实施方式8
在本实施方式中，说明至少可以使用实施方式1、3或4所说明的晶体管且包含实施方式6所说明的存储装置的CPU。
图27是示出将在实施方式1、3或4中说明的任何晶体管至少部分地包含的CPU的结构例的方框图。
图27所示的CPU在衬底1190上包括：算术逻辑单元(ALU)1191；ALU控制器1192；指令解码器1193；中断控制器1194；时序控制器1195；寄存器1196；寄存器控制器1197；总线接口1198；可改写的ROM1199；以及ROM接口1189。作为衬底1190，使用半导体衬底、SOI衬底或玻璃衬底等。可改写的ROM1199和ROM接口1189可以设置在分割芯片上。当然，图27中的CPU只是将其结构简化而示出的一个例子，并且实际上的CPU根据用途具有各种各样的结构。例如，CPU也可以包括下述结构：包括图27中的CPU或算术电路的结构为一个核心；包括多个该核心；以及该核心同时工作。在内部算术逻辑单元或数据通路中CPU能处理的位数例如为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令输入到指令解码器1193且被解码，然后，输入到ALU控制器1192、中断控制器1194、寄存器控制器1197和时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被解码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。当CPU在执行程序时，中断控制器1194根据其优先度或掩码状态而判断来自外部的输入/输出装置或外围电路的中断要求，且处理该要求。寄存器控制器1197生成寄存器1196的地址，并根据CPU的状态而从/向寄存器1196读出/写入数据。
时序控制器1195生成控制ALU1191、ALU控制器1192、指令解码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195包括根据基准时钟信号CLK1用来生成内部时钟信号CLK2的内部时钟生成部，将该内部时钟信号CLK2供应到上述电路。
在图27所示的CPU中，在寄存器1196中设置有存储单元。作为寄存器1196的存储单元，可以使用在上述实施方式中示出的任何晶体管。
在图27所示的CPU中，寄存器控制器1197根据来自ALU1191的指令，选择在寄存器1196中保持数据的工作。就是说，寄存器控制器1197选择由触发器还是由包括在寄存器1196中的存储单元中的电容器保持数据。当选择由触发器保持数据时，对寄存器1196中的存储单元供应电源电压。当选择由电容器保持数据时，在电容器中改写数据，而可以停止对寄存器1196内的存储单元供应电源电压。
图28是可用作寄存器1196的存储元件的电路图的一个例子。存储元件700包括在停止电源供应时丢失存储数据的电路701、当停止电源供应时不丢失存储数据的电路702、开关703、开关704、逻辑元件706、电容器707以及具有选择功能的电路720。电路702包括电容器708、晶体管709及晶体管710。注意，存储元件700根据需要还可以包括例如二极管、电阻元件或电感器等的其他元件。
在此，作为电路702可以使用在实施方式6中说明的存储装置。当停止对存储元件700供应电源电压时，接地电位(0V)或使电路702中的晶体管709截止的电位继续输入到晶体管709的第一栅极。例如，晶体管709的第一栅极通过电阻器等负载接地。
在一个例子中说明开关703是具有一种导电类型(例如，n沟道型)的晶体管713，并且开关704是具有与该种导电类型(例如，p沟道型)相反的导电类型的晶体管714。这里，开关703的第一端子对应于晶体管713的源极和漏极中的一个，开关703的第二端子对应于晶体管713的源极和漏极中的另一个，并且开关703的第一端子与第二端子之间的导通或非导通(即，晶体管713的导通状态或截止状态)由输入到晶体管713的栅极中的控制信号RD选择。开关704的第一端子对应于晶体管714的源极和漏极中的一个，开关704的第二端子对应于晶体管714的源极和漏极中的另一个，并且开关704的第一端子与第二端子之间的导通或非导通(即，晶体管714的导通状态或截止状态)由输入到晶体管714的栅极中的控制信号RD选择。
晶体管709的源极和漏极中的一个电连接到电容器708的一对电极中的一个及晶体管710的栅极。在此，将连接部分称为节点M2。晶体管710的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关703的第一端子(晶体管713的源极和漏极中的一个)。开关703的第二端子(晶体管713的源极和漏极中的另一个)电连接到开关704的第一端子(晶体管714的源极和漏极中的一个)。开关704的第二端子(晶体管714的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关703的第二端子(晶体管713的源极和漏极中的另一个)、开关704的第一端子(晶体管714的源极和漏极中的一个)、逻辑元件706的输入端子和电容器707的一对电极中的一个彼此电连接。在此，将连接部分称为节点M1。电容器707的一对电极中的另一个可以被供应恒定电位。例如，电容器707的一对电极中的另一个可以输入低电源电位(GND等)或高电源电位(VDD等)。电容器707的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。电容器708的一对电极中的另一个被供应恒定电位。例如，电容器708的一对电极中的另一个可以被供应低电源电位(GND等)或高电源电位(VDD等)。电容器708的一对电极中的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
只要积极地利用晶体管或布线的寄生电容等，电容器707及电容器708就不一定必须设置。
控制信号WE被输入到晶体管709的第一栅极(第一栅电极层)。开关703及开关704的每一个的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择。当一个开关的第一端子与第二端子处于导通状态时，另一个开关的第一端子与第二端子处于非导通状态。
对应于保持在电路701中的数据的信号被输入到晶体管709的源极和漏极中的另一个。图28示出从电路701输出的信号被输入到晶体管709的源极和漏极中的另一个的例子。从开关703的第二端子(晶体管713的源极和漏极中的另一个)输出的信号的逻辑值由逻辑元件706反转，并且将该反转信号经由电路720输入到电路701。
在图28的例子中，从开关703的第二端子(晶体管713的源极和漏极中的另一个)输出的信号通过逻辑元件706及电路720被输入到电路701，但是本实施方式不局限于此。从开关703的第二端子(晶体管713的源极和漏极中的另一个)输出的信号也可以不被反转逻辑值而输入到电路701。例如，在电路701中设置有节点，并其中保持通过从输入端子输入的信号的逻辑值的反转来得到的信号的情况下，从开关703的第二端子(晶体管713的源极和漏极中的另一个)输出的信号可以被输入到该节点。
作为图28中的晶体管709，可以使用在实施方式1、3及4中说明的晶体管。如实施方式6所说明，晶体管709优选包括第二栅极(第二栅电极层)。控制信号WE可以被输入到第一栅极并控制信号WE2可以被输入到第二栅极。控制信号WE2是具有恒定电位的信号。作为恒定电位，例如，被选择接地电位GND或低于晶体管709的源电位的电位。控制信号WE2为用来控制晶体管709的阈值电压的电位的信号，而能够进一步降低晶体管709的Icut。注意，作为晶体管709，也可以使用不具有第二栅极的晶体管。
另外，在图28中，除了晶体管709以外的包括在存储元件700的晶体管都可以是使用其沟道形成在使用氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。例如，可以使用其沟道形成在硅层或硅衬底中的晶体管。或者，也可以作为用于存储元件700的所有的晶体管使用其沟道形成在氧化物半导体层中的晶体管。或者，在存储元件700中，也可以包括晶体管709以外的其沟道形成在氧化物半导体层中的晶体管，并且将其沟道形成在包含氧化物半导体以外的半导体的层或衬底1190中的晶体管可以使用于剩下的晶体管。
作为图28中的电路701，例如，可以使用触发器。作为逻辑元件706，例如，可以使用反相器或时钟反相器等。
上面是存储元件700的结构。接着，说明存储元件700的驱动方法。
参照图29中的时序图说明如下情况下的驱动存储元件700的方法：进行电源电压的供应，为了降低数据保持时的功耗停止电源电压的供应，然后再次进行电源电压的供应。在图29的时序图中，参考数字701示出保持在电路701中的数据，参考标记WE示出控制信号WE的电位，参考标记WE2示出控制信号WE2的电位，参考标记RD示出控制信号RD的电位，参考标记SEL示出电路720中的一路径的控制信号SEL的电位，参考标记VDD示出电源电位VDD。另外，参考标记M1示出节点M1的电位，并且参考标记M2示出节点M2的电位。注意，电路720中的一路径是连接电路702的输出一侧与电路701的输入一侧的路径。
在下面的驱动方法中，说明如下情况下的例子：在图28所示的结构中，对开关703使用n沟道晶体管且对开关704使用p沟道晶体管，在控制信号RD具有高电平电位时，开关703的第一端子与第二端子变为导通且开关704的第一端子与第二端子脱离导通，并且在控制信号RD具有低电平电位时，开关703的第一端子与第二端子脱离导通且开关704的第一端子与第二端子变为导通。另外，在该例子中，在控制信号SEL具有高电平电位时，电路720中的一路径的第一端子与第二端子变为导通，并且在控制信号SEL具有低电平电位时，第一端子与第二端子脱离导通。另外，在该例子中的将n沟道晶体管用于晶体管709的情况下，在控制信号WE具有高电平电位时，晶体管709成为导通状态，在控制信号WE具有低电平电位时，晶体管709成为截止状态。
注意，本发明的一个方式的半导体装置的驱动方法不局限于此，在下面说明中，各控制信号的电位可以以使开关703、开关704、电路720、以及晶体管709的状态相同的方式设定。
首先，说明图29中的期间T1的工作。在T1中，电源电压VDD被供应到存储元件700。在电源电压被供应到存储元件700的期间，数据(在图29中，记载为dataX(数据X))保持在电路701中。此时，控制信号SEL具有低电平电位，因此电路720中的一路径的第一端子与第二端子脱离导通。注意，开关703及开关704的第一端子与第二端子都可以处于导通状态和处于非导通状态中的任何一个。即，控制信号RD可以具有高电平电位和低电平电位中的任何一个(在图29中，记载为A)。另外，晶体管709可以是导通和截止中的任何一个。即，控制信号WE可以具有高电平电位和低电平电位中的任何一个(在图29中，记载为A)。在T1中，节点M1可以具有任何电位(在图29中，记载为A)。在T1中，节点M2可以具有任何电位(在图29中，记载为A)。将T1中的工作称为通常工作。在任何期间中控制信号WE2具有恒定电位，诸如接地电位等低电平电位。
接着，说明图29所示的期间T2中的工作。在停止向存储元件700供应电源电压之前，将控制信号WE设定为高电平电位，以使晶体管709导通。由此，对应于保持在电路701中的数据(dataX)的信号通过晶体管709被输入到晶体管710的栅极。输入到晶体管710的栅极的信号由电容器708保持。如此，节点M2的电位成为对应于保持在电路701中的数据的信号的电位(在图29中，记载为VX)。然后，将控制信号WE的电位设定为低电平电位，以使晶体管709截止。由此，在电路702中保持对应于保持在电路701中的数据的信号。在T2中也由控制信号SEL使电路720中的一路径的第一端子与第二端子保持处于非导通状态。开关703及开关704的第一端子与第二端子都可以处于导通状态和非导通状态中的任何一个。即，控制信号RD可以具有高电平电位和低电平电位中的任何一个(在图29中，记载为A)。在T2中，节点M1可以具有任何电位(在图29中，记载为A)。将T2中的工作称为电源电压供应的停止之前的工作。
接着，说明图29所示的期间T3的工作。进行电源电压供应停止之前的工作，然后，在T3开始时，停止向存储元件700供应电源电压。当停止电源电压的供应时，保持在电路701中的数据(dataX)消失。但是，在停止向存储元件700供应电源电压之后，也对应于保持在电路701中的数据(dataX)的信号的电位(VX)被电容器708保持在节点M2中。在此，作为晶体管709使用其沟道形成在氧化物半导体层中且泄漏电流(截止态电流)极小的增强型(常截止型)n沟道晶体管。因此，在停止向存储元件700供应电源电压时，因为接地电位(0V)或晶体管709截止时的电位继续被输入到晶体管709，所以即使在停止向存储元件700供应电源电压之后，晶体管709也能够保持截止状态。由此能够长期保持由电容器708保持的电位(节点M2的电位VX)。因此，即使在停止向存储元件700供应电源电压之后，也能够保持数据(dataX)。T3对应于停止向存储元件700供应电源电压的期间。
然后，说明图29所示的期间T4的工作。在再次开始向存储元件700供应电源电压之后，将控制信号RD的电位设定为低电平电位，因此，使开关704的第一端子与第二端子变为导通，且使开关703的第一端子与第二端子脱离导通。此时，控制信号WE为低电平电位，且晶体管709保持截止。另外，控制信号SEL为低电平电位，然后电路720中的一路径的第一端子与第二端子之间处于非导通状态。由此，VDD被输入到开关703的第二端子及开关704的第一端子。因此，可以将开关703的第二端子及开关704的第一端子(节点M1的电位)设定为恒定电位(在此，VDD)。将T4中的工作称为预充电工作。节点M1的电位由电容器707保持。
在上述预充电工作之后，在期间T5中，将控制信号RD的电位设定为高电平电位，因此，使开关703的第一端子与第二端子变为导通，且使开关704的第一端子与第二端子脱离导通。此时，控制信号WE保持为低电平电位，而晶体管709保持截止。控制信号SEL具有低电平电位，因此电路720中的一路径的第一端子与第二端子脱离导通。根据保持在电容器708中的信号(节点M2的电位VX)，晶体管710的导通状态/截止状态被选择，而开关703的第二端子及开关704的第一端子的电位，即节点M1的电位被决定。在晶体管710导通的情况下，低电源电位(例如，GND)被输入到节点M1。另一方面，在晶体管710截止的情况下，节点M1的电位保持由上述预充电工作决定的恒定电位(例如，VDD)。如此，根据晶体管710处于导通状态还是截止状态，节点M1的电位成为VDD或GND。例如，在保持在电路701中的信号为“1”且对应于高电平电位(VDD)的情况下，节点M1的电位成为对应于信号“0”的低电平电位(GND)。另一方面，在保持在电路701中的信号为“0”且对应于低电平电位(GND)的情况下，节点M1的电位成为对应于信号“1”的高电平电位(VDD)。换言之，保持在电路701中的信号的反转信号保持在节点M1中。在图29中，将该电位记载为VXb。就是说，对应于在T2中从电路701输入的数据(dataX)的信号被转换为节点M1的电位(VXb)。
然后，在期间T6中，将控制信号SEL的电位设定为高电平电位，因此使电路720中的一路径的第一端子与第二端子变为导通。此时，控制信号RD保持为高电平电位。控制信号WE保持为低电平电位，而晶体管709保持截止。其结果，可以使对应于开关703的第二端子及开关704的第一端子的电位(节点M1的电位(VXb))的信号相位经由逻辑元件706反转，该反转信号能够被输入到电路701。由此，将在停止向存储元件700供应电源电压之前保持的数据(dataX)可以再次保持在电路701中。
通过T4中的预充电工作将节点M1的电位设定为恒定电位(在图29中，VDD)，而在T5中成为对应于数据(dataX)的电位VXb。由于进行预充电工作，因此可以缩短需要节点M1的电位成为恒定电位VXb的时间。由此，可以缩短在再次开始供应电源电压之后电路701需要保持原来的数据的时间。
上面是存储元件的驱动方法。
在本发明的一个方式的半导体装置的驱动方法中，在存储元件700不被供应电源电压的期间，可以由设置在电路702中的电容器708保持储存在电路701中的数据。
其沟道形成在氧化物半导体层中的晶体管的截止态电流极小。例如，其沟道形成在氧化物半导体层中的晶体管的截止态电流比其沟道形成在具有结晶性的硅中的晶体管小得多。因此，当将这种包含氧化物半导体的晶体管用作晶体管709时，即使在不向存储元件700供应电源电压期间中，也可以长期地保持电容器708中的信号。存储元件700在停止供应电源电压的期间也可以保持存储内容(数据)。
由于设置开关703及开关704，储存元件进行上述预充电工作，因此可以缩短在再次开始供应电源电压之后电路701需要保持原来的数据的时间。
在电路702中，由电容器708保持的信号被输入到晶体管710的栅极。因此，在再次开始向存储元件700供应电源电压之后，可以将由电容器708保持的信号转换为对应于晶体管710的状态(导通状态或截止状态)的一个信号，并从电路702读出。其结果，即使在对应于由电容器708保持的信号的电位有些变动时，也可以准确地读出原来的信号。
通过对包括在处理单元中的寄存器或高速缓冲存储器等存储器装置使用上面所述的存储元件700，可以防止存储器装置内的数据因停止电源电压的供应而消失。另外，在短时间内再次开始供应电源电压之后，存储器装置可以恢复到停止供应电源之前的状态。因此，在处理单元中或包括在处理单元中的一个或多个逻辑电路中在短时间内也可以停止供应电源。由此，能够抑制功耗。
虽然在此以CPU为例子进行说明，但是晶体管也可以应用于数字信号处理器(DSP)、定制LSI、现场可编程门阵列(FPGA)等的LSI。
实施方式9
在本实施方式中，说明可以使用在实施方式1、3或4中说明的晶体管、在实施方式6或7中说明的存储装置或在实施方式8中说明的CPU的电子设备的例子。
在实施方式1、3或4中说明的晶体管、在实施方式6或7中说明的存储装置或在实施方式8中说明的CPU可以应用于各种电子设备(包括游戏机)。作为电子设备，可以包括电视机、显示器等显示装置、照明装置、个人计算机、文字处理机、图像再现装置、便携式音频播放器、收音机、磁带录音机、音响、电话机、无绳电话子机、移动电话机、车载电话、步话机、无线设备、游戏机、计算器、便携式信息终端、电子笔记本、电子书阅读器、电子翻译器、声音输入器、摄像机、数字静态照相机、电动剃须刀、IC芯片、微波炉等高频加热装置、电饭煲、洗衣机、吸尘器、空调器等空调设备、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冰冻器、辐射计数器、透析装置、X射线诊断装置等医疗设备等。另外，作为电子设备的例子可以包括感烟探测器、感热探测器、气体警报装置、防盗警报装置等警报装置。另外，作为电子设备的例子还包括工业设备诸如引导灯、信号机、传送带、电梯、自动扶梯、工业机器人、蓄电系统等。再者，使用燃料的发动机或使用来自非水类二次电池的电力的电动机来推进的移动体等也包括在电子设备的范畴内。作为移动体的例子，包括电动汽车(EV)、包含内燃机和电动机这两者的混合动力汽车(HEV)、插电式混合动力汽车(PHEV)、履带代替这些汽车的车轮的履带式车辆、包括电动辅助自行车的电动自行车、摩托车、电动轮椅、高尔夫球车、小型或大型船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。图30A至图30C示出这些电子设备的具体例子。
图30A所示的警报装置8100是住宅用火灾警报器，是包括感烟或感热检测部8102和微型计算机8101的电子设备的一个例子。微型计算机8101包括在上述任何实施方式中示出的晶体管、存储装置或CPU。
图30A所示的包括室内机8200和室外机8204的空调器是包括在上述任何实施方式中说明的晶体管、存储装置或CPU的电子设备的一个例子。具体而言，室内机8200包括外壳8201、送风口8202、CPU8203等。虽然图30A中的CPU8203设置在室内机8200中，但是CPU8203也可以设置在室外机8204中。或者，CPU8203也可以设置在室内机8200和室外机8204这两者中。通过将在上述任何实施方式中的晶体管用于空调器中的CPU，可以实现空调器的功耗的降低。
图30A所示的电冷藏冷冻箱8300是包括在上述任何实施方式中说明的晶体管、存储装置或CPU的电子设备的一个例子。具体而言，电冷藏冷冻箱8300包括外壳8301、冷藏室门8302、冷冻室门8303及CPU8304等。在图30A中，CPU8304设置在外壳8301中。当作为电冷藏冷冻箱8300的CPU8304使用上述实施方式中说明的任何晶体管时，可以实现电冷藏冷冻箱8300的功耗的降低。
图30B和图30C示出电子设备的一个例子的电动汽车的例子。电动汽车9700安装有二次电池9701。二次电池9701的电力输出由电路9702调整而电源供应到驱动装置9703。电路9702由包括未图示的ROM、RAM、CPU等的处理装置9704控制。当电动汽车9700中的CPU使用上述实施方式中说明的晶体管时，可以实现电动汽车9700的功耗的降低。
驱动装置9703是利用直流电动机或交流电动机，或者将电动机和内燃机组合而构成。处理装置9704根据电动汽车9700的驾驶员的操作数据(加速、减速、停止等)、行车数据(爬坡、下坡等数据，或者行车中的车轮受到的负荷等)等的输入数据，向电路9702输出控制信号。电路9702利用处理装置9704的控制信号调整从二次电池9701供应的电能控制驱动装置9703的输出。当安装有交流电动机时，虽然未图示，但是还安装有将直流转换为交流的反相器。
本实施方式可以与本说明书中的其他实施方式适当地组合。
实施方式10
虽然上述实施方式所说明的导电膜可以利用溅射法形成，但是也可以利用其他方法形成，即热CVD法。将有机金属化学气相沉积(MOCVD)法或原子层沉积(ALD)法可以作为热CVD法的例子而利用。
热CVD法具有不产生因等离子体损伤所引起的缺陷的优点，这是因为它不使用等离子体来形成膜的缘故。
通过热CVD法的沉积可以以如下方法进行：将处理室内的压力设定为大气压或一减小的气压，一并地供应原料气体及氧化剂，并且使其在衬底附近或在衬底上发生反应。
利用MOCVD法或ALD法等热CVD法可以形成上面的实施方式中说明的导电膜。例如，在形成InGaZnOX(X＞0)膜的情况下，使用三甲基铟、三甲基镓及二乙基锌。注意，三甲基铟的化学式为(CH3)3In。三甲基镓的化学式为(CH3)3Ga。二乙基锌的化学式为(CH3)2Zn。不局限于上述组合，也可以使用三乙基镓(化学式为(C2H5)3Ga)代替三甲基镓，并使用二甲基锌(化学式为(C2H5)2Zn)代替二乙基锌。
例如，在形成氧化铪膜的情况下，使用如下两种气体，即：作为氧化剂的臭氧(O3)及通过使溶剂和包含铪前体化合物的液体(铪醇盐溶液，典型为四二甲基酰胺铪(TDMAH))气化而得到的原料气体。注意，四二甲基酰胺铪的化学式为Hf[N(CH3)2]4。其它材料液体的例子包括四(乙基甲基酰胺)铪等。
例如，在形成氧化铝膜的情况下，使用如下两种气体，即：作为氧化剂的H2O及通过使溶剂和包含铝前体化合物的液体(三甲基铝(TMA)等)气化而得到的原料气体。注意，三甲基铝的化学式为Al(CH3)3。其它材料液体的例子包括三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在形成氧化硅膜的情况下，使六二氯硅烷吸附在形成膜的面上，去除包含在吸附物中的氯，氧化性气体(O2、一氧化二氮)的自由基被提供以与吸附物起反应。
例如，在使用利用ALD的沉积装置形成钨膜的情况下，多次连续地引入WF6气体和B2H6气体来形成初始钨膜，然后一并地引入WF6气体和H2气体，来形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
附图标记说明
100：晶体管、102：晶体管、110：衬底、120：基底绝缘膜、130：氧化物半导体叠层、131：第一氧化物半导体层、132：第二氧化物半导体层、133：第三氧化物半导体层、134：区域、135：界线、140：源电极层、141：第一源电极层、142：第二源电极层、150：漏电极层、151：第一漏电极层、152：第二漏电极层、160：栅极绝缘膜、170：栅电极层、180：氧化物绝缘层、200：晶体管、202：晶体管、300：晶体管、302：晶体管、400：晶体管、402：晶体管、520：基底绝缘膜、530：氧化物半导体叠层、531：第一氧化物半导体层、532：第二氧化物半导体层、533：第三氧化物半导体层、540：源电极层、550：漏电极层、560：栅极绝缘膜、570：栅电极层、580：氧化物半导体层、630：硅活性层、631：p-型区域、632：n+型区域、700：存储元件、701：电路、702：电路、703：开关、704：开关、706：逻辑元件、707：电容器、708：电容器、709：晶体管、710：晶体管、713：晶体管、714：晶体管、720：电路、800：导电膜、900：区域、1189：ROM接口、1190：衬底、1191：ALU、1192：ALU控制器、1193：指令解码器、1194：中断控制器、1195：时序控制器、1196：寄存器、1197：寄存器控制器、1198：总线接口、1199：ROM、3000：衬底、3001：第一布线、3002：第二布线、3003：第三布线、3004：第四布线、3005：第五布线、3100：元件隔离绝缘层、3150：绝缘层、3200：晶体管、3250：电极、3300：晶体管；3400：电容器、4250：存储单元、4300：晶体管、4400：电容器、4500：第一布线、4600：第二布线、8100：警报装置、8101：微型计算机、8102：检测部、8200：室内机、8201：外壳、8202：送风口、8203：CPU、8204：室外机、8300：电冷藏冷冻箱、8301：外壳8302：冷藏室门、8303：冷冻室门、8304：CPU、9700：电动汽车、9701：二次电池、9702：电路、9703：驱动装置、9704：处理装置
本申请基于2012年11月30日提交到日本专利局的日本专利申请No.2012-261795，通过引用将其完整内容并入在此。

Claims (15)

1.一种半导体装置，包括：
衬底；
氧化物半导体叠层，其中在所述衬底上从所述衬底一侧依次层叠有第一氧化物半导体层、第二氧化物半导体层及第三氧化物半导体层；
接触于所述氧化物半导体叠层的源电极层及漏电极层；
在所述氧化物半导体叠层、所述源电极层及所述漏电极层上的栅极绝缘膜；以及
在所述栅极绝缘膜上的栅电极层，
其中，所述第一氧化物半导体层包括第一区域，
所述栅极绝缘膜包括第二区域，并且，
在TS1表示所述第一区域的厚度且TG1表示所述第二区域的厚度的情况下，TS1≥TG1。
2.根据权利要求1所述的半导体装置，
其中所述第一氧化物半导体层及所述第三氧化物半导体层中的每一个的导带的底部的能量都比所述第二氧化物半导体层的导带的底部的能量更接近于真空能级，并且
所述第二氧化物半导体层与所述第一氧化物半导体层之间的导带的底部的能量差以及所述第二氧化物半导体层与所述第三氧化物半导体层之间的导带的底部的能量差都是大于或等于0.05eV且小于或等于2eV。
3.根据权利要求1所述的半导体装置，
其中所述第一至第三氧化物半导体层都是使用In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成的，并且
所述第一氧化物半导体层及所述第三氧化物半导体层中的M相对于In的原子数比都大于所述第二氧化物半导体层中的M相对于In的原子数比。
4.根据权利要求1所述的半导体装置，
其中所述源电极层包括与所述氧化物半导体叠层接触的第一源电极层以及覆盖所述第一源电极层且与所述氧化物半导体叠层接触的第二源电极层，并且
所述漏电极层包括与所述氧化物半导体叠层接触的第一漏电极层以及覆盖所述第一漏电极层且与所述氧化物半导体叠层接触的第二漏电极层。
5.根据权利要求1所述的半导体装置，
其中所述源电极层包括与所述氧化物半导体叠层接触的第二源电极层以及在所述第二源电极层上且与所述氧化物半导体叠层接触的第一源电极层，并且
所述漏电极层包括与所述氧化物半导体叠层接触的第二漏电极层以及在所述第二漏电极层上且与所述氧化物半导体叠层接触的第一漏电极层。
6.根据权利要求4所述的半导体装置，
其中所述第一源电极层和所述第一漏电极层都是使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些材料为主要成分的合金材料形成的，并且
所述第二源电极层和所述第二漏电极层都是使用包含氮化钽、氮化钛或钌的材料形成的。
7.根据权利要求5所述的半导体装置，
其中所述第一源电极层和所述第一漏电极层都是使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些材料为主要成分的合金材料形成的，并且
所述第二源电极层和所述第二漏电极层都是使用包含氮化钽、氮化钛或钌的材料形成的。
8.一种半导体装置，包括：
在衬底上的第一氧化物半导体层；
在所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层上的第一源电极层及第一漏电极层；
在所述第二氧化物半导体层、所述第一源电极层及所述第一漏电极层上的第三氧化物半导体层；
覆盖所述第一源电极层的第二源电极层；
覆盖所述第一漏电极层的第二漏电极层；
在所述第三氧化物半导体层、所述第二源电极层及所述第二漏电极层上的栅极绝缘膜；以及
在所述栅极绝缘膜上的栅电极层，
其中，所述第一源电极层及所述第一漏电极层接触于所述第一至第三氧化物半导体层，
所述第二源电极层及所述第二漏电极层接触于所述第三氧化物半导体层，
所述第一氧化物半导体层包括第一区域，
所述栅极绝缘膜包括第二区域，并且，
在TS1表示所述第一区域的厚度且TG1表示所述第二区域的厚度的情况下，TS1≥TG1。
9.根据权利要求8所述的半导体装置，
其中所述第一氧化物半导体层及所述第三氧化物半导体层中的每一个的导带的底部的能量都比所述第二氧化物半导体层的导带的底部的能量更接近于真空能级，并且
所述第二氧化物半导体层与所述第一氧化物半导体层之间的导带的底部的能量差以及所述第二氧化物半导体层与所述第三氧化物半导体层之间的导带的底部的能量差都是大于或等于0.05eV且小于或等于2eV。
10.根据权利要求8所述的半导体装置，
其中所述第一至第三氧化物半导体层都是使用In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成的，并且
所述第一氧化物半导体层及所述第三氧化物半导体层中的M相对于In的原子数比都大于所述第二氧化物半导体层中的M相对于In的原子数比。
11.根据权利要求8所述的半导体装置，其中所述第一源电极层和所述第一漏电极层都是使用Al、Cr、Cu、Ta、Ti、Mo、W或以这些材料为主要成分的合金材料形成的。
12.根据权利要求8所述的半导体装置，其中所述第二源电极层和所述第二漏电极层都是使用包含氮化钽、氮化钛或钌的材料形成的。
13.一种半导体装置，包括：
在衬底上的第一氧化物半导体层；
在所述第一氧化物半导体层上的第二氧化物半导体层；
在所述第二氧化物半导体层上的第三氧化物半导体层；
在所述第三氧化物半导体层上的栅极绝缘膜；以及
在所述栅极绝缘膜上的栅电极层，
其中，所述第一氧化物半导体层的厚度小于所述栅极绝缘膜的厚度。
14.根据权利要求13所述的半导体装置，
其中所述第一氧化物半导体层及所述第三氧化物半导体层中的每一个的导带的底部的能量都比所述第二氧化物半导体层的导带的底部的能量更接近于真空能级，并且
所述第二氧化物半导体层与所述第一氧化物半导体层之间的导带的底部的能量差以及所述第二氧化物半导体层与所述第三氧化物半导体层之间的导带的底部的能量差都是大于或等于0.05eV且小于或等于2eV。
15.根据权利要求13所述的半导体装置，
其中所述第一至第三氧化物半导体层都是使用In-M-Zn氧化物(M为Al、Ti、Ga、Y、Zr、La、Ce、Nd或Hf)形成的，并且
所述第一氧化物半导体层及所述第三氧化物半导体层中的M相对于In的原子数比都大于所述第二氧化物半导体层中的M相对于In的原子数比。
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