JP6069087B2 - 半導体装置 - Google Patents

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Description

本明細書等で開示する発明は、半導体装置及びその作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、又はＩｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
また、特許文献３には、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層を備えたトランジスタ構造が開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７２１号公報
トランジスタの高速動作を達成するために、トランジスタの微細化が求められる。一方で、トランジスタを微細化すると、トランジスタ、特にソース電極層及びドレイン電極層の端部にかかる電界が増大するため、電界緩和のなされたトランジスタ構造が必要となる。
また、トランジスタの高速動作のためには、ゲート電極層と、ソース電極層又はドレイン電極層との間に生じうる寄生容量を低減することが求められる。
上記を鑑みて、本発明の一態様は、酸化物半導体を含み、ソース電極層及びドレイン電極層の端部に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を提供することを課題の一とする。
また、本発明の一態様は、酸化物半導体を含み、ゲート電極層と、ソース電極層又はドレイン電極層との間に生じうる寄生容量を低減することの可能なトランジスタ構造を提供することを課題の一とする。
また、本発明の一態様は、微細化を達成して、電気的特性に優れた酸化物半導体を含むトランジスタを提供することを課題の一とする。
なお、本明細書で開示する発明の一態様は、上記課題の少なくとも一つを達成するものである。
本発明の一態様では、チャネル形成領域を挟むソース電極層及びドレイン電極層が、下端部にチャネル長方向に突出した領域を有し、該ソース電極層及びドレイン電極層と、ゲート電極層との間に、ゲート絶縁層とは別に設けられた絶縁層を備えてなるトランジスタを提供する。該トランジスタは、チャネル幅方向におけるソース電極層及びドレイン電極層の幅を、酸化物半導体層の幅よりも小さくすることで、ゲート電極層とソース電極層及びドレイン電極層との重なりを低減して、寄生容量の低減を図る構成とする。また、ソース電極層及びドレイン電極層が、下端部にチャネル長方向に突出した領域を有することで、電界集中を緩和させることができ、前述の絶縁層を有することで、ソース電極層及びドレイン電極層と、ゲート電極層との寄生容量を低減することができる。より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、島状の酸化物半導体層と、酸化物半導体層上に接して設けられ、単層の導電層でなるソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層を覆い、開口部を有する絶縁層と、絶縁層上に設けられ、酸化物半導体層の一部と接するゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層、ソース電極層、及びドレイン電極層と重畳するゲート電極層と、を有し、ソース電極層及びドレイン電極層は、下端部にチャネル長方向に突出した領域を有し、且つ、ゲート電極層と重畳する領域において、ソース電極層及びドレイン電極層の下端部は、酸化物半導体層上に位置し、チャネル長方向において、絶縁層の開口部の幅は、ソース電極層とドレイン電極層との間の距離より大きく、ゲート電極層の幅より小さく、チャネル幅方向において、絶縁層の開口部の幅は、ソース電極層及びドレイン電極層の幅よりも小さい半導体装置である。
また、上記の半導体装置において、酸化物半導体層のゲート絶縁層と接する領域の膜厚は、ゲート電極層と重畳し、ソース電極層又はドレイン電極層と接する領域の膜厚よりも小さいことが好ましい。
また、上記の半導体装置において、酸化物半導体層の下層に、酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層が接して設けられることが好ましい。また、該酸化物絶縁層は、酸化ガリウムを含む酸化物絶縁層であることが好ましい。また、該酸化物絶縁層を介して酸化物半導体層と重畳する導電層を有することが好ましい。
また、上記の半導体装置において、ゲート絶縁層は、酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層であることが好ましい。
なお、本明細書等において、「概略同じ」との用語は、厳密な一致を要しない意味で用いる。例えば、「概略同じ」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。
本発明の一態様によって、酸化物半導体を含み、ソース電極層及びドレイン電極層の端部に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を提供することができる。
また、本発明の一態様によって、酸化物半導体を含み、ゲート電極層と、ソース電極層又はドレイン電極層との間に生じうる寄生容量を低減することの可能なトランジスタ構造を提供することができる。
また、本発明の一態様によって、微細化を達成して、電気的特性に優れた酸化物半導体を含むトランジスタを提供することができる。
半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す平面図及び断面図。 半導体装置の一態様を示す断面図。 半導体装置の作製方法の一例を示す図。 半導体装置の作製方法の一例を示す図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を示す回路図及び斜視図。 半導体装置の一態様を示す断面図及び回路図。 半導体装置の一態様を説明するブロック図及びその一部の回路図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図４を参照して説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有するトランジスタを示す。
図１（Ａ）乃至図１（Ｃ）にトランジスタ１２０の構成例を示す。図１（Ａ）は、トランジスタ１２０の平面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１−Ｙ１における断面図であり、図１（Ｃ）は、図１（Ａ）中の鎖線Ｖ１−Ｗ１における断面図である。
図１（Ｂ）に示すように、トランジスタ１２０は、絶縁表面を有する基板１００に設けられた酸化物絶縁層１０６上に、島状の酸化物半導体層１０８と、酸化物半導体層１０８上に接して設けられたソース電極層１１０ａ及びドレイン電極層１１０ｂと、ソース電極層１１０ａ及びドレイン電極層１１０ｂを覆い、開口部を有する絶縁層１１２と、絶縁層１１２上に設けられ、酸化物半導体層１０８の一部と接するゲート絶縁層１１４と、ゲート絶縁層１１４を介して酸化物半導体層１０８、ソース電極層１１０ａ、及びドレイン電極層１１０ｂと重畳するゲート電極層１１６と、を含んで構成される。また、ゲート電極層１１６上に設けられた絶縁層１１８を構成要素に加えてもよい。
トランジスタ１２０において、ソース電極層１１０ａ及びドレイン電極層１１０ｂは、単層の金属層で構成され、作製工程において複数回のエッチング処理を行うことで、チャネル形成領域と接する下端部にチャネル長方向に突出した領域１１１ａ、１１１ｂを有する。また、ゲート絶縁層１１４は、領域１１１ａ及び領域１１１ｂと、酸化物半導体層１０８の一部と接するように設けられる。
一般的に、トップゲート型のトランジスタのゲート絶縁層は、ソース電極層及びドレイン電極層の端部を覆う領域において、該電極層の膜厚に起因する段差を有し、段差部分ではその他の領域と比較して局所的に膜厚が小さくなる。このような膜厚の小さい領域では、絶縁破壊耐圧が低いため、該領域に電界が集中してトランジスタの破壊の原因となることがある。また、膜厚の小さい領域からゲートリークが発生する可能性がある。トランジスタの微細化に伴い、配線層とゲート絶縁層との膜厚差はより大きくなるため、この問題はより顕著となる。
しかしながら、トランジスタ１２０においては、ソース電極層１１０ａ及びドレイン電極層１１０ｂにおいてチャネル形成領域と接する下端部に膜厚の小さい突出した領域（１１１ａ、１１１ｂ）を設けて周縁の膜厚を段階的に小さくし、当該領域を覆うようにゲート絶縁層１１４が形成される。当該領域を設けることで、ゲート絶縁層１１４において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、電界集中を緩和することができる。よって、トランジスタ１２０の絶縁破壊耐圧を向上、及び、ゲートリークの発生を抑制の効果を奏する。また、ゲート絶縁層１１４の被覆性を向上させ、断線や接続不良を防止することができる。
なお、ソース電極層１１０ａ及びドレイン電極層１１０ｂの領域１１１ａ、１１１ｂは、ソース電極層１１０ａ及びドレイン電極層１１０ｂの形成過程において複数回のエッチング処理を行うことで形成される。該エッチング処理によって、ソース電極層１１０ａ及びドレイン電極層１１０ｂのチャネル幅方向の下端部においても、チャネル幅方向に突出した領域（図１（Ｂ）に示す領域１１１ｃ及び領域１１１ｄ）が形成される。
絶縁層１１２は、ソース電極層１１０ａ及びドレイン電極層１１０ｂを覆うように設けられ、チャネル形成領域と重畳する領域に開口部を有する。絶縁層１１２を有することで、ソース電極層１１０ａ及びドレイン電極層１１０ｂと、ゲート電極層１１６との間の寄生容量を低減することができる。図１（Ａ）に示すように、チャネル長方向において、開口部の幅は、ソース電極層１１０ａとドレイン電極層１１０ｂとの間の距離より大きく、且つゲート電極層１１６の幅より小さい。また、チャネル幅方向において、開口部の幅は、ソース電極層１１０ａ及びドレイン電極層１１０ｂの幅よりも小さい。
図１（Ａ）に示すように、ゲート電極層１１６と重畳する領域において、ソース電極層１１０ａ及びドレイン電極層１１０ｂのチャネル幅方向の幅は、酸化物半導体層１０８のチャネル幅方向の幅よりも小さい。すなわち、ゲート電極層１１６と重畳する領域において、ソース電極層１１０ａ及びドレイン電極層１１０ｂの下端部は、酸化物半導体層１０８上に位置している。このような配置とすることで、ゲート電極層１１６とソース電極層１１０ａ及びドレイン電極層１１０ｂとの重なりを低減することができ、寄生容量の発生をより抑制することができる。
トランジスタ１２０に含まれる酸化物半導体層１０８において、ゲート絶縁層１１４と接する領域の膜厚は、ソース電極層１１０ａ及びドレイン電極層１１０ｂと接する領域の膜厚よりも小さい。当該膜厚の小さい領域は、ソース電極層１１０ａ及びドレイン電極層１１０ｂとなる導電膜の加工の際に一部がエッチングされることによって、又はソース電極層１１０ａ及びドレイン電極層１１０ｂを形成後に酸化物半導体層１０８の露出した領域にエッチング処理を行うことによって形成される。当該膜厚の小さい領域は、トランジスタ１２０のチャネル形成領域として機能する領域である。チャネル形成領域の膜厚を小さくすることで、ソース電極層１１０ａ及びドレイン電極層１１０ｂと接する領域の抵抗をチャネル形成領域と比較して低減することができる。よって、ソース電極層１１０ａ及びドレイン電極層１１０ｂとのコンタクト抵抗を低減することが可能となる。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層１０８は、上述のいずれの構造を有していてもよいし、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体層１０８と接する絶縁層（酸化物絶縁層１０６及びゲート絶縁層１１４）は、化学量論的組成よりも過剰に酸素を含む領域（以下、酸素過剰領域とも表記する）を含むことが好ましい。酸化物半導体層１０８と接する絶縁層が酸素過剰領域を含むことで、酸化物半導体層１０８へ酸素を供給することが可能となる。よって、酸化物半導体層１０８からの酸素の脱離を防止するとともに酸素欠損を補填することが可能となる。よって、トランジスタ１２０のしきい値電圧のマイナスシフトを抑制し、信頼性を向上させることができる。
なお、酸化物半導体層１０８と接する絶縁層（酸化物絶縁層１０６及びゲート絶縁層１１４）としては、酸化物半導体層１０８の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層を用いることが好ましい。例えば、酸化ガリウム膜（ＧａＯｘとも表記する、なお、ｘは自然数とは限らず、非自然数を含む）、酸化ガリウム亜鉛膜（Ｇａ２ＺｎｘＯｙ（ｘ＝１〜５）とも表記する）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量が多く、且つ、インジウムの含有量の少ない絶縁性のＩｎ−Ｇａ−Ｚｎ系酸化物膜などのガリウムを含む酸化物絶縁層を用いることが好ましい。
例えば、酸化物半導体層１０８として、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体層のようなガリウムを含む半導体層を用い、その酸化物半導体層を挟むように上下に接してガリウムを含む酸化物絶縁層（例えば酸化ガリウム膜）を用いると、上下に配置する酸化物絶縁層は、酸化物半導体層と同じ構成材料を含んでいるため、酸化物半導体層との界面状態を良好なものとすることができる。よって、トランジスタに安定な電気特性を付与することができる。また、酸化物半導体層を挟むように上下に接して酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層を設けることで、外部から酸化物半導体層に影響を与える恐れのある不純物、例えば窒素や金属元素などの拡散による侵入をブロックする役目を果たしうる。従って、酸化物半導体層を挟む、或いは酸化物半導体層を囲むように該酸化物絶縁層を設けることで、囲まれている酸化物半導体層の組成およびその純度を一定に保ち、安定した電気特性を有する半導体装置を実現することができる。
図２に、本実施の形態に係るトランジスタ１２２の構成例を示す。図２（Ａ）は、トランジスタ１２２の平面図であり、図２（Ｂ）は、図２（Ａ）中の鎖線Ｘ２−Ｙ２における断面図であり、図２（Ｃ）は、図２（Ａ）中の鎖線Ｖ２−Ｗ２における断面図である。
図２に示すトランジスタ１２２は、酸化物絶縁層１０６と基板１００との間に、酸化物半導体層１０８と重畳する導電層１０２と、導電層１０２上に設けられた絶縁層１０３と、導電層１０２を埋没する絶縁層１０４とを有する点で、トランジスタ１２０と相違する。その他の構成は、トランジスタ１２０と同様なため、詳細な説明は省略する。
トランジスタ１２２において、導電層１０２は、所謂バックゲートとして機能する電極層であり、その電位は、適宜設定することができる。バックゲートに印加するゲート電圧を制御することによって、トランジスタ１２２のしきい値電圧を制御することができ、ノーマリオフ型とすることができる。
図３（Ａ）乃至図３（Ｄ）に本実施の形態のトランジスタの別の構成例を示す。
図３（Ａ）に示すトランジスタ１２４と図２に示すトランジスタ１２２の相違点は、酸化物半導体層１０８の下層に接する酸化物絶縁層の形状である。トランジスタ１２４においては、島状に加工された酸化物絶縁層１０７を有する。酸化物絶縁層１０７は、酸化物絶縁層１０６と同様の材料、同様の作製方法を用いて形成することができ、酸化物半導体層１０８の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層とすることが好ましい。酸化物絶縁層１０７は、酸化物半導体層１０８を島状に加工する際に同じフォトマスクを用いてエッチング処理することができ、平面から見たパターン形状（図示せず）が酸化物半導体層と概略同じ形状である。従って、図２に示すトランジスタ１２２と比較してマスク数の増減なく図３（Ａ）の構造を得ることができる。なお、トランジスタ１２４において、酸化物絶縁層１０７以外の構成は、トランジスタ１２２と同様であるため、詳細な説明は省略する。
図３（Ｂ）に示すトランジスタ１２６と、図２に示すトランジスタ１２２の相違点は、ゲート絶縁層の形状である。トランジスタ１２６においては、ゲート絶縁層１１７がパターン形成されずに、絶縁層１１２の全面を覆って形成される。ゲート絶縁層１１７は、ゲート絶縁層１１４と同様の材料、同様の作製方法を用いて形成することができる。なお、図２に示すトランジスタ１２２において、ゲート絶縁層１１４は、ゲート電極層１１６と同じフォトマスクを用いてパターン形成されるため、トランジスタ１２２はトランジスタ１２６と同じマスク数で形成される。トランジスタ１２６において、ゲート絶縁層１１７以外の構成は、トランジスタ１２２と同様であるため、詳細な説明は省略する。
図３（Ｃ）に示すトランジスタ１２８と、図１に示すトランジスタ１２０の相違点は、酸化物半導体層の構成である。トランジスタ１２８は、酸化物絶縁層１０６と接する酸化物半導体層１０８ａと、酸化物半導体層１０８ａ上に接する酸化物半導体層１０８ｂとの積層を含んで構成される。トランジスタ１２８において、酸化物半導体層１０８ａ及び酸化物半導体層１０８ｂ以外の構成は、トランジスタ１２０と同様であるため、詳細な説明は省略する。
酸化物半導体層１０８ａと酸化物半導体層１０８ｂに、異なる組成の金属酸化物を用いてもよい。例えば、酸化物半導体層１０８ａに三元系金属の酸化物を用い、酸化物半導体層１０８ｂに二元系金属の酸化物を用いてもよい。また、例えば、酸化物半導体層１０８ａと酸化物半導体層１０８ｂを、どちらも三元系金属の酸化物としてもよい。または、酸化物半導体層１０８ａと酸化物半導体層１０８ｂの構成元素を同一とし、両者の組成を異ならせてもよい。なお、酸化物半導体層を３層以上の積層構造としてもよい。
なお、酸化物半導体層１０８ｂとしては、インジウム（Ｉｎ）とガリウム（Ｇａ）とを少なくとも含み、その含有率がＩｎ≦Ｇａである酸化物半導体を用いることが好ましい。ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損を生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物は、Ｉｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。このような材料を適用することで、トランジスタの信頼性を高めることができる。
また、酸化物半導体層１０８ａとしては、ＩｎとＧａとを少なくとも含み、その含有率がＩｎ＞Ｇａである酸化物半導体を用いることが好ましい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。
なお、酸化物半導体層を積層構造とする場合、チャネル形成領域を薄膜化する工程（ソース電極層１１０ａ及びドレイン電極層１１０ｂのパターン形成、又は、その後のエッチング処理）によって積層の下層（図３（Ｃ）では、酸化物半導体層１０８ａ）が露出しないように酸化物半導体層を形成する。
図３（Ｄ）に示すトランジスタ１３０と、図２に示すトランジスタ１２２の相違点は、酸化物半導体層の構成である。トランジスタ１３０は、酸化物絶縁層１０６と接する酸化物半導体層１０８ａと、酸化物半導体層１０８ａ上に接する酸化物半導体層１０８ｂとの積層を含んで構成される。トランジスタ１３０において、酸化物半導体層以外の構成は、トランジスタ１２２と同様であるため、詳細な説明は省略する。また、酸化物半導体層１０８ａ及び酸化物半導体層１０８ｂの構成は、トランジスタ１２８と同様とすることができる。
なお、図１、図２、図３（Ａ）乃至図３（Ｄ）に示すトランジスタは、それぞれ一部が異なる構成であるが、本発明の一態様は特に限定されず、様々な組み合わせが可能である。例えば、図３（Ａ）に示すパターン形成された酸化物絶縁層１０７と、図３（Ｄ）に示す酸化物半導体層１０８ａと酸化物半導体層１０８ｂとの積層構造と、を組み合わせたトランジスタ構成としてもよい。
以下に、図４及び図５を用いて、トランジスタ１２２の作製方法の一例を示す。
まず、絶縁表面を有する基板１００上に、導電層１０２を形成する。
絶縁表面を有する基板１００に使用することができる基板に大きな制約はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基板、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することができ、これらの基板に半導体素子が設けられたものを基板１００として用いてもよい。
導電層１０２の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。また、導電層１０２としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシリサイド膜を用いてもよい。導電層１０２は単層構造としてもよいし、積層構造としてもよい。導電層１０２はテーパ形状としてもよく、例えばテーパ角を３０°以上７０°以下とすればよい。ここで、テーパ角とは、テーパ形状を有する層の側面と、当該層の底面との間の角度を指す。
また、導電層１０２の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
導電層１０２は、少なくとも絶縁層１０３と接する面を、酸化物半導体層１０８の仕事関数よりも大きな仕事関数を有する材料、より好ましくは１電子ボルト以上大きな仕事関数を有する材料を用いることが望ましい。当該材料としては、例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、金属窒化物膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を用いることができる。これらの膜は、５電子ボルト以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、ノーマリオフのスイッチングトランジスタを実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体層１０８より高い濃度で窒素を含有するＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いればよい。
次いで、導電層１０２を覆うように導電層１０２上に絶縁層１０３を形成する。絶縁層１０３としては、ＣＶＤ法、スパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化亜鉛ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造を設けることができる。
なお、絶縁層１０３は、後に加工され、酸化物絶縁層１０６と接する層である。酸化物半導体層１０８と接する酸化物絶縁層１０６は、酸素過剰領域を含むことが好ましいため、絶縁層１０３に酸素に対するバリア性を有する膜を適用して、酸化物絶縁層１０６からの酸素の脱離を防止することが好ましい。酸素に対するバリア性を有する膜としては、酸素に対する透過性が少なくとも酸化物絶縁層１０６よりも低い膜を用いればよく、具体的には、例えば、アルミニウムの酸化物膜若しくは窒化物膜、マグネシウムを添加したアルミニウムの酸化物膜若しくは窒化物膜、チタンを添加したアルミニウムの酸化物膜若しくは窒化物膜、マグネシウムの酸化物膜若しくは窒化物膜、又はチタンの酸化物膜若しくは窒化物膜等を、単層で、又は積層で用いることができる。また、絶縁層１０３として、酸素に対するバリア性に加えて、水素、水分などの不純物に対する透過性の低い膜を用いることがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることができる。絶縁層１０３として酸化アルミニウム膜を用いることで、酸素の脱離を防止するだけでなく、トランジスタ１２２の電気的特性の変動要因となる水素、水分などの不純物の混入を抑制することができる。
次いで、絶縁層１０３上に絶縁層１０５を形成する（図４（Ａ）参照）。絶縁層１０５は導電層１０２の形状を反映し、表面に凸部を有する。
絶縁層１０５としては、ＣＶＤ法、スパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。絶縁層１０５は、単層でも積層でもよい。
次いで、絶縁層１０５の上面の凸部を除去する平坦化処理を行い、絶縁層１０４を形成する。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理等を用いることができ、これらを、組み合わせて行ってもよい。この平坦化処理によって、絶縁層１０３の一部（導電層１０２と重畳する領域）が露出する。
また、絶縁層１０４を水素（水や水酸基なども含む）などの不純物が低減された状態とするために、絶縁層１０４（又は平坦化処理前の絶縁層１０５）に水素又は水素化合物を除去（脱水化又は脱水素化）するための加熱処理を行ってもよい。
次いで、絶縁層１０４、及び露出した絶縁層１０３上に酸化物絶縁層１０６を、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等のＣＶＤ法、又はスパッタリング法で形成する（図４（Ｂ）参照）。
酸化物絶縁層１０６としては、後に形成される酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層を設けることが好ましい。例えば、酸化ガリウム膜、酸化ガリウム亜鉛膜、酸化ガリウムガドリニウム膜、ガリウムの含有量が多く、且つ、インジウムの含有量の少ない絶縁性のＩｎ−Ｇａ−Ｚｎ系酸化物膜などの絶縁膜を用いることが好ましい。
なお、含有しうる不純物を低減するために、スパッタリング法と比較してパーティクルの発生が抑制されたＭＯＣＶＤ法を用いて酸化物絶縁層１０６を形成することが好ましい。例えば、酸化物絶縁層１０６として酸化ガリウム膜をＭＯＣＶＤ法で形成する場合、トリメチルガリウム等を材料として適用することが可能である。
また、酸化物絶縁層１０６は水素などの不純物が低減された状態とすることが好ましく、水素又は水素化合物を除去（脱水化又は脱水素化）するための加熱処理を行ってもよい。また、当該加熱処理を、絶縁層１０４の脱水化又は脱水素化処理と兼ねることもできる。
また、酸化物絶縁層１０６は、後に形成される酸化物半導体層１０８と接する層であるため、酸素過剰領域を有することが好ましい。酸化物絶縁層１０６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて酸化物絶縁層１０６を形成すればよい。又は、成膜後の酸化物絶縁層１０６に酸素を導入して、酸化物絶縁層１０６に酸素過剰領域を形成してもよい。
本実施の形態においては、酸化物絶縁層１０６に酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素過剰領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理等を用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
酸素導入処理は処理条件により、直接酸素に曝される層だけでなく、該層の下に設けられた層にも酸素を導入することができる。すなわち、酸化物絶縁層１０６への酸素導入によって、絶縁層１０４、絶縁層１０３へも酸素が導入されうる。
次いで、酸化物絶縁層１０６上に酸化物半導体層を形成し、島状の酸化物半導体層１０８へと加工した後、酸化物半導体層１０８を覆って導電膜１１０を形成する（図４（Ｃ）参照）。
酸化物半導体層の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層を成膜する際、できる限り酸化物半導体層に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
また、基板１００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導体層中に含まれうる不純物濃度を低減するのに有効である。基板１００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
酸化物半導体層１０８としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。又は、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させてもよい。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させてもよい。
酸化物半導体層１０８に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を用いたトランジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
また、酸化物半導体層１０８に、当該酸化物半導体層１０８に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ１２２の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
なお、脱水化又は脱水素化のための熱処理を、酸化物半導体層を島状に加工する前に行うと、酸化物絶縁層１０６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、熱処理で酸化物半導体層１０８を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化することができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
酸化物半導体層１０８に酸素導入する場合、酸化物半導体層１０８に直接導入してもよいし、後に形成される絶縁層を通過して酸化物半導体層１０８へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。露出された酸化物半導体層へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
例えば、イオン注入法で酸化物半導体層１０８へ酸素イオンの注入を行う場合、ドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
または、酸化物半導体層と接する絶縁層（酸化物絶縁層１０６又はゲート絶縁層１１４）を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体層とが接した状態で熱処理を行うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体層へ拡散させ、酸化物半導体層へ酸素を供給してもよい。該熱処理は、トランジスタ１２２の作製工程における他の熱処理と兼ねることもできる。
酸化物半導体層への酸素の供給は酸化物半導体層の成膜後であれば、そのタイミングは特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
酸化物絶縁層１０６と酸化物半導体層１０８とは、大気に曝露せずに連続的に形成することが好ましい。酸化物絶縁層１０６と酸化物半導体層１０８とを連続的に形成すると、酸化物絶縁層１０６表面に水素や水分などの不純物が吸着することを防止することができる。
導電膜１１０としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等の単層構造を用いることができる。単層構造とすることで、生産性よく作製することができ、また、半導体装置のコストを削減することができる。導電膜１１０としては、導電性の金属酸化物を用いてもよい。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませた材料を用いた単層構造としてもよい。
また、導電膜１１０として窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜等の金属窒化物膜の単層構造を用いることができる。これらの膜は、酸化物半導体層１０８の構成元素から選択される一又は複数の金属元素を含むため、酸化物半導体層１０８との界面を安定化させることができる。
次いで、導電膜１１０上にレジストマスク１７０ａを形成し、当該マスクを用いて導電膜１１０をハーフエッチングして（すなわち、導電膜１１０が酸化物半導体層１０８を覆う状態でエッチングを止め）、凹部を有する導電膜１１０とする（図４（Ｄ）参照）。
次いで、レジストマスク１７０ａを後退（縮小）させることで、レジストマスク１７０ｂとする。レジストマスクを後退（縮小）させるには、酸素プラズマによるアッシング等を行えばよい。その後、レジストマスク１７０ｂを用いて導電膜１１０をエッチングすることで、ソース電極層１１０ａ及びドレイン電極層１１０ｂを形成する（図４（Ｅ）参照）。また、レジストマスク１７０ｂから露出した導電膜１１０の一部がエッチングされることで、ソース電極層１１０ａ及びドレイン電極層１１０ｂの周縁に、膜厚が小さく、突出した領域１１１ａ、１１１ｂ、１１１ｃ、１１１ｄがそれぞれ形成される。なお、領域１１１ａ、１１１ｂ、１１１ｃ、１１１ｄは、それぞれ概略同じ幅及び概略同じ膜厚を有している。
なお、レジストマスク１７０ａを用いたエッチング、レジストマスク１７０ａの後退（縮小）、レジストマスク１７０ｂを用いたエッチングは、同じチャンバー内で連続的に行うことができる。本実施の形態では、レジストマスク１７０ａを１度後退（縮小）して用いているが、本発明の実施はこれに限られず２度以上の後退（縮小）処理を行って、ソース電極層１１０ａ及びドレイン電極層１１０ｂの周縁に複数段の階段形状を形成してもよい。
また、このエッチング処理によって、酸化物半導体層１０８の一部が同時にエッチングされ、ソース電極層１１０ａとドレイン電極層１１０ｂとの間に膜厚の小さい領域が形成されることがある。または、ソース電極層１１０ａ及びドレイン電極層１１０ｂを形成後、露出した酸化物半導体層１０８にエッチング処理（例えば、ウェットエッチング処理）を行うことによって、膜厚の小さい領域を形成してもよい。
次いで、ソース電極層１１０ａ、ドレイン電極層１１０ｂ及び露出した酸化物半導体層１０８を覆うように、絶縁層１１２を形成する（図５（Ａ）参照）。
絶縁層１１２としては、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜等を用いる。なお、絶縁層１１２は、後に形成されるゲート絶縁層１１４の材料とは異なる材料を用いるものとし、エッチングの選択比が高い材料を適用することが好ましい。
次いで、絶縁層１１２上にレジストマスク１８０を形成し、当該マスクを用いて絶縁層１１２をエッチングして、開口部１５０を形成する（図５（Ｂ）参照）。このエッチング処理によって、酸化物半導体層１０８、ソース電極層１１０ａ及びドレイン電極層１１０ｂの一部が露出する。
次いで、絶縁層１１２、露出した酸化物半導体層１０８、ソース電極層１１０ａ及びドレイン電極層１１０ｂを覆うゲート絶縁膜１１３を形成する（図５（Ｃ）参照）。ゲート絶縁膜１１３は、酸化物絶縁層１０６と同様に形成することができる。
ソース電極層１１０ａ及びドレイン電極層１１０ｂが、周縁に膜厚が小さく、突出した領域を有することで端部の膜厚が段階的に小さくなり、該電極層上に形成されるゲート絶縁膜１１３の被覆性を向上することができる。よって、ゲート絶縁膜１１３（又はゲート絶縁層１１４）において、局所的に膜厚の小さい領域が形成されることを抑制することができるため、ソース電極層１１０ａ及びドレイン電極層１１０ｂ間の電界集中を緩和することが可能となる。また、断線や接続不良を防止することができる。
その後、ゲート絶縁膜１１３上にゲート電極層となる導電層（同じ層で形成される配線を含む）を形成し、選択的にエッチング処理して、ゲート絶縁層１１４及びゲート電極層１１６を形成する（図５（Ｄ）参照）。なお、このエッチング処理において、絶縁層１１２は、ソース電極層１１０ａ及びドレイン電極層１１０ｂの保護層として機能する。
ゲート電極層１１６としては、導電層１０２と同様の材料、同様の作製方法を適用することができる。なお、ゲート電極層１１６として、少なくともゲート絶縁層１１４と接する面を、酸化物半導体層１０８の仕事関数よりも大きな仕事関数を有する材料、より好ましくは１電子ボルト以上大きな仕事関数を有する材料を用いることが望ましい。
以上によって、本実施の形態のトランジスタ１２２を形成することができる。
なお、ゲート電極層１１６上に絶縁層１１８を形成してもよい（図５（Ｅ）参照）。絶縁層１１８は、絶縁層１０３と同様の材料、同様の作製方法で形成することができる。なお、絶縁層１１８は、酸化物半導体層１０８又はそれと接する絶縁層からの酸素の放出を防止するためのバリア層（保護層）としての機能を有することが好ましい。
本実施の形態で示すトランジスタは、酸化物半導体層のチャネル形成領域を挟むソース電極層及びドレイン電極層の下端部に、チャネル長方向に突出した領域を形成することで、該電極層に接して設けられるゲート絶縁層の被覆性を向上させる。これによって、ゲート絶縁層において局所的に膜厚の小さい領域が形成されることがなく、膜厚の小さい領域に電界が集中することに起因するトランジスタの破壊を防止することができる。
また、ソース電極層及びドレイン電極層と、ゲート電極層との間に、ゲート絶縁層とは別に設けられた絶縁層を含むことで、ソース電極層及びドレイン電極層と、ゲート電極層との寄生容量を低減することができる。
よって、本実施の形態で示すトランジスタを、微細化を達成しつつ、電気的特性に優れたトランジスタとすることができる。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることが可能である。
（実施の形態２）
本実施の形態では、実施の形態１で示すトランジスタを適用した半導体装置の一例として、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を、図面を用いて説明する。
図６は、半導体装置の構成の一例である。図６（Ａ）に、半導体装置の断面図を、図６（Ｂ）に半導体装置の回路図をそれぞれ示す。
図６（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示した本発明の一態様のトランジスタを適用することができる。本実施の形態では、トランジスタ１２２と同様の構成を有するトランジスタを用いる。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図６（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２１４及び高濃度不純物領域２２０（これらを合わせて単に不純物領域とも呼ぶ）と、高濃度不純物領域２２０に接する金属間化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極層２１０と、ゲート電極層２１０の側面に設けられたサイドウォール絶縁層２１８と、電極層２１２ａと、電極層２１２ｂと、を有する。
なお、電極層２１２ａ及び電極層２１２ｂは、ソース電極層又はドレイン電極層として機能する電極層であり、ゲート電極層２１０上の絶縁層２２８に設けられたコンタクトホールを介して、金属間化合物領域２２４と電気的に接続している。絶縁層２２８は単層構造としても積層構造としてもよく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
基板２００上にはトランジスタ１６０を囲むように素子分離絶縁層２０６が設けられている。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
図６（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。酸化物半導体をチャネル形成領域に用いたトランジスタは、極めて小さいオフ特性を実現することができる。なお、トランジスタ１６２に含まれる酸化物半導体層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、より優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１６２は、酸化物半導体層２４４のチャネル形成領域を挟む電極層２６８ａ及び電極層２６８ｂが、下端部にチャネル長方向に突出した領域を有し、該電極層と、ゲート電極層２６２との間に、ゲート絶縁層２６０とは別に設けられた絶縁層２６３を含む。トランジスタ１６２は、電極層２６８ａ及び電極層２６８ｂが、下端部にチャネル長方向に突出した領域を有することで、電界集中を緩和させることができ、絶縁層２６３を有することで、電極層２６８ａ及び電極層２６８ｂと、ゲート電極層２６２との寄生容量を低減することができる。また、トランジスタ１６２は、ゲート絶縁層２６０を介して酸化物半導体層２４４と重畳するゲート電極層２６２に加えて、絶縁層２０３、絶縁層２０４及び絶縁層２０５を介して酸化物半導体層２４４と重畳する導電層２０２ｂを有する。導電層２０２ｂは所謂バックゲート電極として用いることができ、導電層２０２ｂにマイナスのバイアス電圧を印加することで、トランジスタ１６２のしきい値電圧をプラス方向に変動させることが可能となる。
絶縁層２０３及び絶縁層２０４としては、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化亜鉛ガリウム、又はこれらの混合材料を含む膜を適用することができる。絶縁層２０５としては、酸化物半導体層２４４の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層を用いることが好ましい。また、絶縁層２０５は、酸素過剰領域を含むことが好ましい。
なお、絶縁層２０３として、酸素に対するバリア性を有する膜を適用すると、絶縁層２０５からの酸素の脱離を防止することができるため好ましい。
また、導電層２０２ｂ、及び電極層２０２ａがテーパ形状を有していると、絶縁層２０３の被覆性を良好とすることができるため、好ましい。テーパ角は、３０°以上７０°以下とすることが好ましい。
トランジスタ１６２上には、絶縁層２３２、絶縁層２３５が単層または積層で設けられている。絶縁層２３２又は絶縁層２３５としては、絶縁層２０３及び絶縁層２０４と同様の材料を含む膜を適用することができる。なお、必要であれば、絶縁層２３５を形成後、ＣＭＰ処理等の平坦化処理を施すことで、絶縁層２３５の表面を平坦化してもよい。または、絶縁層２３５として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いることができる。又は、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。
絶縁層２３５上には配線層２５６が設けられ、その配線層２５６はトランジスタ１６２と他のトランジスタを接続するために設けられている。配線層２５６は、絶縁層２３５、絶縁層２３２、及びゲート絶縁層２６０などに形成されたコンタクトホールを介して電極層２６８ｂと電気的に接続される。なお、コンタクトホールに別途電極層を形成し、該電極層を介して、配線層２５６と電極層２６８ｂとを電気的に接続してもよい。
また、ゲート絶縁層２６０を介して、トランジスタ１６２の電極層２６８ａと重畳する領域には、導電層２５３が設けられており、電極層２６８ａと、ゲート絶縁層２６０と、導電層２５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層２６８ａは、容量素子１６４の一方の電極として機能し、導電層２５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
本実施の形態において、導電層２５３は、トランジスタ１６２のゲート電極層２６２と同一の作製工程によって形成することができる。
電極層２６８ａは、導電層２０２ｂと同じ層に形成された電極層２０２ａと電気的に接続している。また、電極層２０２ａは、絶縁層２３４に設けられたコンタクトホールを介して電極層２２２ａと電気的に接続している。図６（Ａ）では図示しないが、電極層２２２ａは、トランジスタ１６０のゲート電極層２１０と電気的に接続している。よって、トランジスタ１６２の電極層２６８ａは、トランジスタ１６０のゲート電極層２１０と電気的に接続している。
絶縁層２３０及び絶縁層２３４の構成は、絶縁層２２８と同様とすることができる。なお、絶縁層２２８、絶縁層２３０、絶縁層２３４は、必要であれば平坦化処理を施してもよい。また、トランジスタ１６２の電極層２６８ａと、トランジスタ１６０のゲート電極層２１０との電気的な接続は、図６（Ａ）に示す構成に限られず、間に介する電極層（又は配線層）、絶縁層の構成は適宜設定することが可能である。例えば、電極層２０２ａと電極層２２２ａとの間に別途電極層を設けてもよいし、電極層２６８ａとゲート電極層２１０とを直接接続してもよい。
図６（Ａ）では、絶縁層２０４に設けられたコンタクトホールを介して電極層２０２ａと電極層２６８ａが電気的に接続している。また、トランジスタ１６２の導電層２０２ｂと、電極層２２２ａと同じ層に設けられた配線層２２２ｂとが電気的に接続している。
図６（Ａ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられていることが好ましい。例えば、容量素子１６４の導電層２５３は、トランジスタ１６０のゲート電極層２１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図６（Ａ）に対応する回路構成の一例を図６（Ｂ）に示す。
図６（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層またはドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図６（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。情報を読み出さないメモリセルにおいては、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ１６２をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トランジスタ１６２のゲート（ゲート電極層２６２）には接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図７を用いて説明を行う。
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について、以下説明を行う。
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極層又はドレイン電極層とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極層又はドレイン電極層と容量素子２５４の第１の端子とは電気的に接続されている。
次に、図７（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、トランジスタ１６２をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トランジスタ１６２のゲートには接地電位が入力される構成とすることができる。こうして、電力の供給が無い場合において、トランジスタ１６２はオフ状態を維持することができ、記憶内容を保持し続けることができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図７（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５８を有する。なお、周辺回路２５８は、メモリセルアレイ２５１と電気的に接続されている。
図７（Ｂ）に示した構成とすることにより、周辺回路２５８をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５８に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本明細書に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路、及びＮＡＮＤ型回路を図８（Ａ）乃至（Ｃ）に示す。図８（Ｂ）はＮＯＲ型回路であり、図８（Ｃ）はＮＡＮＤ型回路である。図８（Ａ）は図８（Ｂ）のＮＯＲ型回路におけるトランジスタ８０２及びトランジスタ８０３の構造を示す断面図である。
図８（Ｂ）乃至（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８０１、８０２、８１１、８１４は、実施の形態２で示したトランジスタ１６０と同様の構成とすることができる。本実施の形態では、ｎ型の導電型を有する半導体材料を用いた基板８００（例えば、ｎ型単結晶シリコン基板）に、ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を導入してｐ型不純物領域を有するｐチャネル型トランジスタを形成する。
また、ｎチャネル型トランジスタであるトランジスタ８０３、８０４、８１２、８１３は、実施の形態１で示すトランジスタのいずれかと同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを適用する。
なお、図８（Ａ）乃至（Ｃ）に示すＮＯＲ型回路及びＮＡＮＤ型回路においては、トランジスタ８０３、８０４、８１２、８１３は、酸化物半導体層のチャネル形成領域を挟むソース電極層及びドレイン電極層が、下端部にチャネル長方向に突出した領域を有しているために、該電極層間の電界集中を緩和させることができ、また、ソース電極層及びドレイン電極層と、ゲート電極層との間に、ゲート絶縁層とは別に設けられた絶縁層を含むことで該電極層と、ゲート電極層との寄生容量を低減することができる。また、絶縁層を介して酸化物半導体層を挟むように第１のゲート電極層及び第２のゲート電極層が設けられており、一方のゲート電極層を所謂バックゲートとして用いて、適宜電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４、８１２、８１３のしきい値電圧をよりプラスとし、ノーマリオフのトランジスタとすることができる。
なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できるゲート電極層同士は電気的に接続し、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能するゲート電極層同士は電気的に接続する例を示す。但し、これに限定されず、上記バックゲートとして機能するゲート電極層はそれぞれ独立して電気的に制御される構造であってもよい。
図８（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。基板８００上にはトランジスタ８０２を囲むように素子分離絶縁層８０６が設けられている。
トランジスタ８０３のゲート電極層８４１ａと電気的に接続された電極層８４１ｂは、ゲート絶縁層８４３、絶縁層８３９、酸化物絶縁層８３８、及び絶縁層８３７に設けられたコンタクトホールを介して、導電層８４０と同じ層に設けられた電極層である電極層８３５と電気的に接続している。電極層８３５は、絶縁層８３６及び絶縁層８３３に設けられたコンタクトホールを介して、配線層８３２と電気的に接続している。図８（Ａ）には明示的に図示しないが、配線層８３２は、絶縁層８３０及び絶縁層８２６に設けられたコンタクトホールを介して、トランジスタ８０２のゲート電極層８２１と電気的に接続している。従って、トランジスタ８０３のゲート電極層８４１ａは、トランジスタ８０２のゲート電極層８２１と電気的に接続している。
また、図８（Ａ）には明示的に図示しないが、トランジスタ８０２の電極層８２５は、配線層８３４と電気的に接続しており、配線層８３４は、電極層８３１を介してトランジスタ８０３の電極層８４５と電気的に接続している。よって、トランジスタ８０２の電極層８２５と、トランジスタ８０３の電極層８４５とは、電気的に接続している。
なお、トランジスタ８０２の電極層（又はゲート電極層）と、トランジスタ８０３の電極層（又はゲート電極層）との電気的な接続は、図８（Ａ）に示す構成に限られず、間に介する電極層（又は配線層）、絶縁層の構成は適宜設定することが可能である。
図８（Ａ）に示すように、トランジスタ８０２と、トランジスタ８０３とを積層しても設けることより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。また、トランジスタ８０２はノーマリオフを実現可能なトランジスタであるため、論理回路の制御を正確に行うことができる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、上記実施の形態１に開示したトランジスタを少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態２又は３に開示したメモリセルを用いてもよい。
図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。論理値を反転させる論理素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。
図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態１に開示したトランジスタを含む記憶回路の構成の一例を示す。
図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態２又は３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図９（Ｂ）では、スイッチング素子１１４１として、上記実施の形態１に開示したトランジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。
酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原理、材料などが大きく異なっている。
また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバーヘッドに消費される電力のことである。
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１０に示す。
図１０（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
実施の形態１に示すトランジスタは、表示部９００３に用いることが可能であり、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図１０（Ｂ）は、携帯音楽プレーヤであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態１のトランジスタ、または実施の形態２乃至４に示したメモリや論理回路を本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。
さらに、図１０（Ｂ）に示す携帯音楽プレーヤにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
図１０（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表示部９２０３に用いることにより作製される。実施の形態５に示したＣＰＵを利用すれば、省電力化されたコンピュータとすることが可能となる。
図１１（Ａ）及び図１１（Ｂ）は２つ折り可能なタブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１１（Ａ）及び図１１（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態２又は３に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１１（Ａ）及び図１１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１１（Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１２（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。実施の形態１に示すトランジスタを用いて表示部８００２に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態２乃至５のいずれかに示すメモリ、論理回路、ＣＰＵを用いることが可能である。
図１２（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１２（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵは、酸化物半導体を用いたＣＰＵであるため、耐熱性に優れており、信頼性の高いエアコンディショナーを実現できる。
図１２（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１２（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１２（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている（図１２（Ｃ））。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０２ 導電層
１０３ 絶縁層
１０４ 絶縁層
１０５ 絶縁層
１０６ 酸化物絶縁層
１０７ 酸化物絶縁層
１０８ 酸化物半導体層
１０８ａ 酸化物半導体層
１０８ｂ 酸化物半導体層
１１０ 導電膜
１１０ａ ソース電極層
１１０ｂ ドレイン電極層
１１１ａ 領域
１１１ｂ 領域
１１１ｃ 領域
１１１ｄ 領域
１１２ 絶縁層
１１３ ゲート絶縁膜
１１４ ゲート絶縁層
１１６ ゲート電極層
１１７ ゲート絶縁層
１１８ 絶縁層
１２０ トランジスタ
１２２ トランジスタ
１２４ トランジスタ
１２６ トランジスタ
１２８ トランジスタ
１３０ トランジスタ
１５０ 開口部
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ａ レジストマスク
１７０ｂ レジストマスク
１８０ レジストマスク
２００ 基板
２０２ａ 電極層
２０２ｂ 導電層
２０３ 絶縁層
２０４ 絶縁層
２０５ 絶縁層
２０６ 素子分離絶縁層
２０８ ゲート絶縁層
２１０ ゲート電極層
２１２ａ 電極層
２１２ｂ 電極層
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁層
２２０ 高濃度不純物領域
２２２ａ 電極層
２２２ｂ 配線層
２２４ 金属間化合物領域
２２８ 絶縁層
２３０ 絶縁層
２３２ 絶縁層
２３４ 絶縁層
２３５ 絶縁層
２４４ 酸化物半導体層
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
２５３ 導電層
２５４ 容量素子
２５６ 配線層
２５８ 周辺回路
２６０ ゲート絶縁層
２６２ ゲート電極層
２６３ 絶縁層
２６８ａ 電極層
２６８ｂ 電極層
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０６ 素子分離絶縁層
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８２１ ゲート電極層
８２５ 電極層
８２６ 絶縁層
８３０ 絶縁層
８３１ 電極層
８３２ 配線層
８３３ 絶縁層
８３４ 配線層
８３５ 電極層
８３６ 絶縁層
８３７ 絶縁層
８３８ 酸化物絶縁層
８３９ 絶縁層
８４０ 導電層
８４１ａ ゲート電極層
８４１ｂ 電極層
８４３ ゲート絶縁層
８４５ 電極層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３０２１ 本体
３０２２ 固定部
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部メモリスロット
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (6)

  1. 酸化物半導体層と、
    前記酸化物半導体層上の第１の導電層と、
    前記酸化物半導体層上の第２の導電層と、
    前記第１の導電層及び前記第２の導電層上の第１の絶縁層と、
    前記第１の絶縁層上の第２の絶縁層と、
    前記第２の絶縁層上のゲート電極層と、を有し、
    前記第１の絶縁層は、開口部を有し、
    前記第２の絶縁層は、前記開口部において前記酸化物半導体層と接する領域を有し、
    前記第１の導電層は、下端部にチャネル長方向に突出した第１の領域を有し、
    前記第２の導電層は、下端部にチャネル長方向に突出した第２の領域を有し、
    前記酸化物半導体層は、前記第１の領域と重なる領域と、前記第２の領域と重なる領域とを有し、
    チャネル長方向において、前記開口部の幅は、前記第１の導電層と前記第２の導電層との間の距離より大きく、且つ前記ゲート電極層の幅より小さく、
    チャネル幅方向において、前記開口部の幅は、前記第１の導電層の幅よりも小さく、且つ前記第２の導電層の幅よりも小さいことを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物半導体層において前記第２の絶縁層と接する領域の膜厚は、前記第１の領域と重なる領域の膜厚よりも小さいことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記酸化物半導体層の下層に接して、酸化物絶縁層を有し、
    前記酸化物絶縁層は、前記酸化物半導体層の構成元素から選択される一又は複数の金属元素を含むことを特徴とする半導体装置。
  4. 請求項３において、
    前記酸化物絶縁層は、ガリウムを含むことを特徴とする半導体装置。
  5. 請求項３又は４において、
    第３の導電層を有し、
    前記第３の導電層は、前記酸化物絶縁層を介して前記酸化物半導体層と重畳する領域を有することを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記第２の絶縁層は、前記酸化物半導体層の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層であることを特徴とする半導体装置。
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