JP6340405B2 - 半導体装置 - Google Patents
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Description
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
注目されている。該トランジスタは、集積回路(IC)や画像表示装置(単に表示装置と
も表記する)のような半導体電子デバイスに広く応用されている。トランジスタに適用可
能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として
酸化物半導体が注目されている。
ジスタを作製する技術が開示されている(特許文献1及び特許文献2参照)。
半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート
絶縁層と、を有し、ソース電極及びドレイン電極は、第1の導電層と、第1の導電層の端
部よりチャネル長方向に伸長した領域を有する第2の導電層を備えたトランジスタ構造が
開示されている。
、トランジスタを微細化すると、トランジスタ、特にソース電極層及びドレイン電極層の
端部にかかる電界が増大するため、電界緩和のなされたトランジスタ構造が必要となる。
電極層との間に生じうる寄生容量を低減することが求められる。
層の端部に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を提供すること
を課題の一とする。
イン電極層との間に生じうる寄生容量を低減することの可能なトランジスタ構造を提供す
ることを課題の一とする。
ランジスタを提供することを課題の一とする。
ある。
部にチャネル長方向に突出した領域を有し、該ソース電極層及びドレイン電極層と、ゲー
ト電極層との間に、ゲート絶縁層とは別に設けられた絶縁層を備えてなるトランジスタを
提供する。該トランジスタは、チャネル幅方向におけるソース電極層及びドレイン電極層
の幅を、酸化物半導体層の幅よりも小さくすることで、ゲート電極層とソース電極層及び
ドレイン電極層との重なりを低減して、寄生容量の低減を図る構成とする。また、ソース
電極層及びドレイン電極層が、下端部にチャネル長方向に突出した領域を有することで、
電界集中を緩和させることができ、前述の絶縁層を有することで、ソース電極層及びドレ
イン電極層と、ゲート電極層との寄生容量を低減することができる。より具体的には、例
えば以下の構成とすることができる。
の導電層でなるソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層を
覆い、開口部を有する絶縁層と、絶縁層上に設けられ、酸化物半導体層の一部と接するゲ
ート絶縁層と、ゲート絶縁層を介して酸化物半導体層、ソース電極層、及びドレイン電極
層と重畳するゲート電極層と、を有し、ソース電極層及びドレイン電極層は、下端部にチ
ャネル長方向に突出した領域を有し、且つ、ゲート電極層と重畳する領域において、ソー
ス電極層及びドレイン電極層の下端部は、酸化物半導体層上に位置し、チャネル長方向に
おいて、絶縁層の開口部の幅は、ソース電極層とドレイン電極層との間の距離より大きく
、ゲート電極層の幅より小さく、チャネル幅方向において、絶縁層の開口部の幅は、ソー
ス電極層及びドレイン電極層の幅よりも小さい半導体装置である。
、ゲート電極層と重畳し、ソース電極層又はドレイン電極層と接する領域の膜厚よりも小
さいことが好ましい。
から選択される一又は複数の金属元素を含む酸化物絶縁層が接して設けられることが好ま
しい。また、該酸化物絶縁層は、酸化ガリウムを含む酸化物絶縁層であることが好ましい
。また、該酸化物絶縁層を介して酸化物半導体層と重畳する導電層を有することが好まし
い。
される一又は複数の金属元素を含む酸化物絶縁層であることが好ましい。
る。例えば、「概略同じ」の表現は、複数の層を同一のマスクを用いてエッチングして得
られた形状における一致の程度を包含する。
に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を提供することができる
。
はドレイン電極層との間に生じうる寄生容量を低減することの可能なトランジスタ構造を
提供することができる。
含むトランジスタを提供することができる。
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容
易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同
様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない
場合がある。
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
り、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1乃至図4を参
照して説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有する
トランジスタを示す。
ジスタ120の平面図であり、図1(B)は、図1(A)中の鎖線X1−Y1における断
面図であり、図1(C)は、図1(A)中の鎖線V1−W1における断面図である。
れた酸化物絶縁層106上に、島状の酸化物半導体層108と、酸化物半導体層108上
に接して設けられたソース電極層110a及びドレイン電極層110bと、ソース電極層
110a及びドレイン電極層110bを覆い、開口部を有する絶縁層112と、絶縁層1
12上に設けられ、酸化物半導体層108の一部と接するゲート絶縁層114と、ゲート
絶縁層114を介して酸化物半導体層108、ソース電極層110a、及びドレイン電極
層110bと重畳するゲート電極層116と、を含んで構成される。また、ゲート電極層
116上に設けられた絶縁層118を構成要素に加えてもよい。
層の金属層で構成され、作製工程において複数回のエッチング処理を行うことで、チャネ
ル形成領域と接する下端部にチャネル長方向に突出した領域111a、111bを有する
。また、ゲート絶縁層114は、領域111a及び領域111bと、酸化物半導体層10
8の一部と接するように設けられる。
電極層の端部を覆う領域において、該電極層の膜厚に起因する段差を有し、段差部分では
その他の領域と比較して局所的に膜厚が小さくなる。このような膜厚の小さい領域では、
絶縁破壊耐圧が低いため、該領域に電界が集中してトランジスタの破壊の原因となること
がある。また、膜厚の小さい領域からゲートリークが発生する可能性がある。トランジス
タの微細化に伴い、配線層とゲート絶縁層との膜厚差はより大きくなるため、この問題は
より顕著となる。
層110bにおいてチャネル形成領域と接する下端部に膜厚の小さい突出した領域(11
1a、111b)を設けて周縁の膜厚を段階的に小さくし、当該領域を覆うようにゲート
絶縁層114が形成される。当該領域を設けることで、ゲート絶縁層114において、局
所的に膜厚の小さい領域が形成されることを抑制することができるため、電界集中を緩和
することができる。よって、トランジスタ120の絶縁破壊耐圧を向上、及び、ゲートリ
ークの発生を抑制の効果を奏する。また、ゲート絶縁層114の被覆性を向上させ、断線
や接続不良を防止することができる。
ソース電極層110a及びドレイン電極層110bの形成過程において複数回のエッチン
グ処理を行うことで形成される。該エッチング処理によって、ソース電極層110a及び
ドレイン電極層110bのチャネル幅方向の下端部においても、チャネル幅方向に突出し
た領域(図1(B)に示す領域111c及び領域111d)が形成される。
れ、チャネル形成領域と重畳する領域に開口部を有する。絶縁層112を有することで、
ソース電極層110a及びドレイン電極層110bと、ゲート電極層116との間の寄生
容量を低減することができる。図1(A)に示すように、チャネル長方向において、開口
部の幅は、ソース電極層110aとドレイン電極層110bとの間の距離より大きく、且
つゲート電極層116の幅より小さい。また、チャネル幅方向において、開口部の幅は、
ソース電極層110a及びドレイン電極層110bの幅よりも小さい。
10a及びドレイン電極層110bのチャネル幅方向の幅は、酸化物半導体層108のチ
ャネル幅方向の幅よりも小さい。すなわち、ゲート電極層116と重畳する領域において
、ソース電極層110a及びドレイン電極層110bの下端部は、酸化物半導体層108
上に位置している。このような配置とすることで、ゲート電極層116とソース電極層1
10a及びドレイン電極層110bとの重なりを低減することができ、寄生容量の発生を
より抑制することができる。
する領域の膜厚は、ソース電極層110a及びドレイン電極層110bと接する領域の膜
厚よりも小さい。当該膜厚の小さい領域は、ソース電極層110a及びドレイン電極層1
10bとなる導電膜の加工の際に一部がエッチングされることによって、又はソース電極
層110a及びドレイン電極層110bを形成後に酸化物半導体層108の露出した領域
にエッチング処理を行うことによって形成される。当該膜厚の小さい領域は、トランジス
タ120のチャネル形成領域として機能する領域である。チャネル形成領域の膜厚を小さ
くすることで、ソース電極層110a及びドレイン電極層110bと接する領域の抵抗を
チャネル形成領域と比較して低減することができる。よって、ソース電極層110a及び
ドレイン電極層110bとのコンタクト抵抗を低減することが可能となる。
単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化
物半導体層、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体層が典型である。
ともいう。)を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層より
も欠陥準位密度が低いという特徴がある。
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体層よりも欠
陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う
。
ron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CA
AC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
いることがわかる。
置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化
物半導体層であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
が小さい。よって、当該トランジスタは、信頼性が高い。
晶質酸化物半導体層、微結晶酸化物半導体層、CAAC−OS膜のうち、二種以上を有す
る積層膜であってもよい。
配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂
直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従
って、85°以上95°以下の場合も含まれる。
。
、化学量論的組成よりも過剰に酸素を含む領域(以下、酸素過剰領域とも表記する)を含
むことが好ましい。酸化物半導体層108と接する絶縁層が酸素過剰領域を含むことで、
酸化物半導体層108へ酸素を供給することが可能となる。よって、酸化物半導体層10
8からの酸素の脱離を防止するとともに酸素欠損を補填することが可能となる。よって、
トランジスタ120のしきい値電圧のマイナスシフトを抑制し、信頼性を向上させること
ができる。
4)としては、酸化物半導体層108の構成元素から選択される一又は複数の金属元素を
含む酸化物絶縁層を用いることが好ましい。例えば、酸化ガリウム膜(GaOxとも表記
する、なお、xは自然数とは限らず、非自然数を含む)、酸化ガリウム亜鉛膜(Ga2Z
nxOy(x=1〜5)とも表記する)、Ga2O3(Gd2O3)膜、ガリウムの含有
量が多く、且つ、インジウムの含有量の少ない絶縁性のIn−Ga−Zn系酸化物膜など
のガリウムを含む酸化物絶縁層を用いることが好ましい。
ウムを含む半導体層を用い、その酸化物半導体層を挟むように上下に接してガリウムを含
む酸化物絶縁層(例えば酸化ガリウム膜)を用いると、上下に配置する酸化物絶縁層は、
酸化物半導体層と同じ構成材料を含んでいるため、酸化物半導体層との界面状態を良好な
ものとすることができる。よって、トランジスタに安定な電気特性を付与することができ
る。また、酸化物半導体層を挟むように上下に接して酸化物半導体層の構成元素から選択
される一又は複数の金属元素を含む酸化物絶縁層を設けることで、外部から酸化物半導体
層に影響を与える恐れのある不純物、例えば窒素や金属元素などの拡散による侵入をブロ
ックする役目を果たしうる。従って、酸化物半導体層を挟む、或いは酸化物半導体層を囲
むように該酸化物絶縁層を設けることで、囲まれている酸化物半導体層の組成およびその
純度を一定に保ち、安定した電気特性を有する半導体装置を実現することができる。
ジスタ122の平面図であり、図2(B)は、図2(A)中の鎖線X2−Y2における断
面図であり、図2(C)は、図2(A)中の鎖線V2−W2における断面図である。
導体層108と重畳する導電層102と、導電層102上に設けられた絶縁層103と、
導電層102を埋没する絶縁層104とを有する点で、トランジスタ120と相違する。
その他の構成は、トランジスタ120と同様なため、詳細な説明は省略する。
であり、その電位は、適宜設定することができる。バックゲートに印加するゲート電圧を
制御することによって、トランジスタ122のしきい値電圧を制御することができ、ノー
マリオフ型とすることができる。
物半導体層108の下層に接する酸化物絶縁層の形状である。トランジスタ124におい
ては、島状に加工された酸化物絶縁層107を有する。酸化物絶縁層107は、酸化物絶
縁層106と同様の材料、同様の作製方法を用いて形成することができ、酸化物半導体層
108の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層とすることが
好ましい。酸化物絶縁層107は、酸化物半導体層108を島状に加工する際に同じフォ
トマスクを用いてエッチング処理することができ、平面から見たパターン形状(図示せず
)が酸化物半導体層と概略同じ形状である。従って、図2に示すトランジスタ122と比
較してマスク数の増減なく図3(A)の構造を得ることができる。なお、トランジスタ1
24において、酸化物絶縁層107以外の構成は、トランジスタ122と同様であるため
、詳細な説明は省略する。
ート絶縁層の形状である。トランジスタ126においては、ゲート絶縁層117がパター
ン形成されずに、絶縁層112の全面を覆って形成される。ゲート絶縁層117は、ゲー
ト絶縁層114と同様の材料、同様の作製方法を用いて形成することができる。なお、図
2に示すトランジスタ122において、ゲート絶縁層114は、ゲート電極層116と同
じフォトマスクを用いてパターン形成されるため、トランジスタ122はトランジスタ1
26と同じマスク数で形成される。トランジスタ126において、ゲート絶縁層117以
外の構成は、トランジスタ122と同様であるため、詳細な説明は省略する。
化物半導体層の構成である。トランジスタ128は、酸化物絶縁層106と接する酸化物
半導体層108aと、酸化物半導体層108a上に接する酸化物半導体層108bとの積
層を含んで構成される。トランジスタ128において、酸化物半導体層108a及び酸化
物半導体層108b以外の構成は、トランジスタ120と同様であるため、詳細な説明は
省略する。
もよい。例えば、酸化物半導体層108aに三元系金属の酸化物を用い、酸化物半導体層
108bに二元系金属の酸化物を用いてもよい。また、例えば、酸化物半導体層108a
と酸化物半導体層108bを、どちらも三元系金属の酸化物としてもよい。または、酸化
物半導体層108aと酸化物半導体層108bの構成元素を同一とし、両者の組成を異な
らせてもよい。なお、酸化物半導体層を3層以上の積層構造としてもよい。
なくとも含み、その含有率がIn≦Gaである酸化物半導体を用いることが好ましい。G
aはInと比較して酸素欠損の形成エネルギーが大きく酸素欠損を生じにくいため、In
≦Gaの組成となる酸化物は、In>Gaの組成となる酸化物と比較して安定した特性を
備える。このような材料を適用することで、トランジスタの信頼性を高めることができる
。
In>Gaである酸化物半導体を用いることが好ましい。酸化物半導体では主として重金
属のs軌道がキャリア伝導に寄与しており、Inの含有率を多くすることによりs軌道の
オーバーラップが多くなる傾向があるため、In>Gaの組成となる酸化物はIn≦Ga
の組成となる酸化物と比較して高い移動度を備える。
ス電極層110a及びドレイン電極層110bのパターン形成、又は、その後のエッチン
グ処理)によって積層の下層(図3(C)では、酸化物半導体層108a)が露出しない
ように酸化物半導体層を形成する。
化物半導体層の構成である。トランジスタ130は、酸化物絶縁層106と接する酸化物
半導体層108aと、酸化物半導体層108a上に接する酸化物半導体層108bとの積
層を含んで構成される。トランジスタ130において、酸化物半導体層以外の構成は、ト
ランジスタ122と同様であるため、詳細な説明は省略する。また、酸化物半導体層10
8a及び酸化物半導体層108bの構成は、トランジスタ128と同様とすることができ
る。
なる構成であるが、本発明の一態様は特に限定されず、様々な組み合わせが可能である。
例えば、図3(A)に示すパターン形成された酸化物絶縁層107と、図3(D)に示す
酸化物半導体層108aと酸化物半導体層108bとの積層構造と、を組み合わせたトラ
ンジスタ構成としてもよい。
とも、後の熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウム
ホウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基
板、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結
晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、SOI
基板等を適用することができ、これらの基板に半導体素子が設けられたものを基板100
として用いてもよい。
銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を
用いて形成することができる。また、導電層102としてリン等の不純物元素をドーピン
グした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシリサイド膜を
用いてもよい。導電層102は単層構造としてもよいし、積層構造としてもよい。導電層
102はテーパ形状としてもよく、例えばテーパ角を30°以上70°以下とすればよい
。ここで、テーパ角とは、テーパ形状を有する層の側面と、当該層の底面との間の角度を
指す。
ウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウ
ム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ
素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
数よりも大きな仕事関数を有する材料、より好ましくは1電子ボルト以上大きな仕事関数
を有する材料を用いることが望ましい。当該材料としては、例えば、窒素を含むIn−G
a−Zn−O膜、窒素を含むIn−Sn−O膜、窒素を含むIn−Ga−O膜、窒素を含
むIn−Zn−O膜、窒素を含むSn−O膜、窒素を含むIn−O膜、金属窒化物膜(窒
化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など)を用いること
ができる。これらの膜は、5電子ボルト以上の仕事関数を有し、トランジスタのしきい値
電圧をプラスにすることができ、ノーマリオフのスイッチングトランジスタを実現できる
。例えば、窒素を含むIn−Ga−Zn−O膜を用いる場合、少なくとも酸化物半導体層
108より高い濃度で窒素を含有するIn−Ga−Zn−O膜を用いればよい。
03としては、CVD法、スパッタリング法等により、酸化シリコン、酸化窒化シリコン
、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化亜鉛
ガリウム、又はこれらの混合材料を含む膜の単層又は積層構造を設けることができる。
導体層108と接する酸化物絶縁層106は、酸素過剰領域を含むことが好ましいため、
絶縁層103に酸素に対するバリア性を有する膜を適用して、酸化物絶縁層106からの
酸素の脱離を防止することが好ましい。酸素に対するバリア性を有する膜としては、酸素
に対する透過性が少なくとも酸化物絶縁層106よりも低い膜を用いればよく、具体的に
は、例えば、アルミニウムの酸化物膜若しくは窒化物膜、マグネシウムを添加したアルミ
ニウムの酸化物膜若しくは窒化物膜、チタンを添加したアルミニウムの酸化物膜若しくは
窒化物膜、マグネシウムの酸化物膜若しくは窒化物膜、又はチタンの酸化物膜若しくは窒
化物膜等を、単層で、又は積層で用いることができる。また、絶縁層103として、酸素
に対するバリア性に加えて、水素、水分などの不純物に対する透過性の低い膜を用いるこ
とがより好ましい。このような膜として、酸化アルミニウム膜を好適に用いることができ
る。絶縁層103として酸化アルミニウム膜を用いることで、酸素の脱離を防止するだけ
でなく、トランジスタ122の電気的特性の変動要因となる水素、水分などの不純物の混
入を抑制することができる。
導電層102の形状を反映し、表面に凸部を有する。
シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、
酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。絶
縁層105は、単層でも積層でもよい。
る。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的機械研磨法)
、ドライエッチング処理、プラズマ処理等を用いることができ、これらを、組み合わせて
行ってもよい。この平坦化処理によって、絶縁層103の一部(導電層102と重畳する
領域)が露出する。
るために、絶縁層104(又は平坦化処理前の絶縁層105)に水素又は水素化合物を除
去(脱水化又は脱水素化)するための加熱処理を行ってもよい。
D(Metal Organic Chemical Vapor Depositio
n)法等のCVD法、又はスパッタリング法で形成する(図4(B)参照)。
一又は複数の金属元素を含む酸化物絶縁層を設けることが好ましい。例えば、酸化ガリウ
ム膜、酸化ガリウム亜鉛膜、酸化ガリウムガドリニウム膜、ガリウムの含有量が多く、且
つ、インジウムの含有量の少ない絶縁性のIn−Ga−Zn系酸化物膜などの絶縁膜を用
いることが好ましい。
発生が抑制されたMOCVD法を用いて酸化物絶縁層106を形成することが好ましい。
例えば、酸化物絶縁層106として酸化ガリウム膜をMOCVD法で形成する場合、トリ
メチルガリウム等を材料として適用することが可能である。
水素又は水素化合物を除去(脱水化又は脱水素化)するための加熱処理を行ってもよい。
また、当該加熱処理を、絶縁層104の脱水化又は脱水素化処理と兼ねることもできる。
め、酸素過剰領域を有することが好ましい。酸化物絶縁層106に酸素過剰領域を設ける
には、例えば、酸素雰囲気下にて酸化物絶縁層106を形成すればよい。又は、成膜後の
酸化物絶縁層106に酸素を導入して、酸化物絶縁層106に酸素過剰領域を形成しても
よい。
原子、酸素イオンのいずれかを含む)を導入して酸素過剰領域を形成する。酸素の導入方
法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、
プラズマ処理等を用いることができる。
素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。ま
た、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
た層にも酸素を導入することができる。すなわち、酸化物絶縁層106への酸素導入によ
って、絶縁層104、絶縁層103へも酸素が導入されうる。
へと加工した後、酸化物半導体層108を覆って導電膜110を形成する(図4(C)参
照)。
m Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic La
yer Deposition)法等を適宜用いることができる。
ることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜
を行う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水
、水酸基又は水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)
、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば
、水素分子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子を含む化
合物も)等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した酸
化物半導体層に含まれる不純物の濃度を低減できる。
ゲットの相対密度(充填率)は90%以上100%以下、好ましくは95%以上99.9
%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化
物半導体層を緻密な膜とすることができる。
体層中に含まれうる不純物濃度を低減するのに有効である。基板100を加熱する温度と
しては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上3
50℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体層を形成することができる。
る方法としては、例えば、成膜温度を200℃以上450℃以下として酸化物半導体膜の
成膜を行い、表面に概略垂直にc軸配向させる方法がある。又は、酸化物半導体膜を薄い
膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、表面に概略垂直にc軸配
向させてもよい。または、一層目として薄い膜厚で成膜した後、200℃以上700℃以
下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc軸配向させてもよい。
含む。特に、インジウムと亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それら
に加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(
Sn)、ハフニウム(Hf)、アルミニウム(Al)、ジルコニウム(Zr)のいずれか
一種または複数種を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を有してもよい。
物であるIn−Zn系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物、In−Al−Zn系酸化物、In−Sn−Zn
系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系
酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸
化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化
物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物
、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、
四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系
酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−S
n−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の
金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、MnおよびCoから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In2SnO
5(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
n=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2
(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:
1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるい
はIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn
−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
要とする電気的特性(電界効果移動度、しきい値、ばらつき等)に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
界効果移動度が得られる。しかしながら、In−Ga−Zn系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)2+(b−B)2+
(c−C)2≦r2を満たすことをいう。rとしては、例えば、0.05とすればよい。
他の酸化物でも同様である。
水酸基を含む)を除去(脱水化又は脱水素化)するための熱処理を行うことが好ましい。
熱処理の温度は、300℃以上700℃以下、又は基板の歪み点未満とする。熱処理は減
圧下又は窒素雰囲気下などで行うことができる。この熱処理によって、n型の導電性を付
与する不純物である水素を酸化物半導体から除去することができる。
スタ122の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素
化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
と、酸化物絶縁層106に含まれる酸素が熱処理によって放出されるのを防止することが
できるため好ましい。
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.
99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)と
することが好ましい。
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した
場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より
好ましくは10ppb以下の空気)を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層を高純度化及びi型(真性)化すること
ができる。
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む)を導入して膜中に酸素を供給してもよい。
ることによって、酸化物半導体層を高純度化、及びi型(真性)化することができる。高
純度化し、i型(真性)化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
し、後に形成される絶縁層を通過して酸化物半導体層108へ導入してもよい。酸素を他
の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージ
ョンイオンインプランテーション法などを用いればよい。露出された酸化物半導体層へ直
接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
を1×1013ions/cm2以上5×1016ions/cm2以下とすればよい。
を、酸素過剰領域を含む層とし、該絶縁層と酸化物半導体層とが接した状態で熱処理を行
うことにより、絶縁層に過剰に含まれる酸素を酸化物半導体層へ拡散させ、酸化物半導体
層へ酸素を供給してもよい。該熱処理は、トランジスタ122の作製工程における他の熱
処理と兼ねることもできる。
に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
とが好ましい。酸化物絶縁層106と酸化物半導体層108とを連続的に形成すると、酸
化物絶縁層106表面に水素や水分などの不純物が吸着することを防止することができる
。
元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化
モリブデン膜、窒化タングステン膜)等の単層構造を用いることができる。単層構造とす
ることで、生産性よく作製することができ、また、半導体装置のコストを削減することが
できる。導電膜110としては、導電性の金属酸化物を用いてもよい。導電性の金属酸化
物としては酸化インジウム(In2O3)、酸化スズ(SnO2)、酸化亜鉛(ZnO)
、酸化インジウム酸化スズ(In2O3−SnO2)、酸化インジウム酸化亜鉛(In2
O3−ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませた材料を用いた単
層構造としてもよい。
O膜、窒素を含むIn−Ga−O膜、窒素を含むIn−Zn−O膜、窒素を含むSn−O
膜、窒素を含むIn−O膜等の金属窒化物膜の単層構造を用いることができる。これらの
膜は、酸化物半導体層108の構成元素から選択される一又は複数の金属元素を含むため
、酸化物半導体層108との界面を安定化させることができる。
110をハーフエッチングして(すなわち、導電膜110が酸化物半導体層108を覆う
状態でエッチングを止め)、凹部を有する導電膜110とする(図4(D)参照)。
とする。レジストマスクを後退(縮小)させるには、酸素プラズマによるアッシング等を
行えばよい。その後、レジストマスク170bを用いて導電膜110をエッチングするこ
とで、ソース電極層110a及びドレイン電極層110bを形成する(図4(E)参照)
。また、レジストマスク170bから露出した導電膜110の一部がエッチングされるこ
とで、ソース電極層110a及びドレイン電極層110bの周縁に、膜厚が小さく、突出
した領域111a、111b、111c、111dがそれぞれ形成される。なお、領域1
11a、111b、111c、111dは、それぞれ概略同じ幅及び概略同じ膜厚を有し
ている。
小)、レジストマスク170bを用いたエッチングは、同じチャンバー内で連続的に行う
ことができる。本実施の形態では、レジストマスク170aを1度後退(縮小)して用い
ているが、本発明の実施はこれに限られず2度以上の後退(縮小)処理を行って、ソース
電極層110a及びドレイン電極層110bの周縁に複数段の階段形状を形成してもよい
。
れ、ソース電極層110aとドレイン電極層110bとの間に膜厚の小さい領域が形成さ
れることがある。または、ソース電極層110a及びドレイン電極層110bを形成後、
露出した酸化物半導体層108にエッチング処理(例えば、ウェットエッチング処理)を
行うことによって、膜厚の小さい領域を形成してもよい。
08を覆うように、絶縁層112を形成する(図5(A)参照)。
化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒
化酸化アルミニウム膜等を用いる。なお、絶縁層112は、後に形成されるゲート絶縁層
114の材料とは異なる材料を用いるものとし、エッチングの選択比が高い材料を適用す
ることが好ましい。
12をエッチングして、開口部150を形成する(図5(B)参照)。このエッチング処
理によって、酸化物半導体層108、ソース電極層110a及びドレイン電極層110b
の一部が露出する。
イン電極層110bを覆うゲート絶縁膜113を形成する(図5(C)参照)。ゲート絶
縁膜113は、酸化物絶縁層106と同様に形成することができる。
域を有することで端部の膜厚が段階的に小さくなり、該電極層上に形成されるゲート絶縁
膜113の被覆性を向上することができる。よって、ゲート絶縁膜113(又はゲート絶
縁層114)において、局所的に膜厚の小さい領域が形成されることを抑制することがで
きるため、ソース電極層110a及びドレイン電極層110b間の電界集中を緩和するこ
とが可能となる。また、断線や接続不良を防止することができる。
含む)を形成し、選択的にエッチング処理して、ゲート絶縁層114及びゲート電極層1
16を形成する(図5(D)参照)。なお、このエッチング処理において、絶縁層112
は、ソース電極層110a及びドレイン電極層110bの保護層として機能する。
とができる。なお、ゲート電極層116として、少なくともゲート絶縁層114と接する
面を、酸化物半導体層108の仕事関数よりも大きな仕事関数を有する材料、より好まし
くは1電子ボルト以上大きな仕事関数を有する材料を用いることが望ましい。
層118は、絶縁層103と同様の材料、同様の作製方法で形成することができる。なお
、絶縁層118は、酸化物半導体層108又はそれと接する絶縁層からの酸素の放出を防
止するためのバリア層(保護層)としての機能を有することが好ましい。
極層及びドレイン電極層の下端部に、チャネル長方向に突出した領域を形成することで、
該電極層に接して設けられるゲート絶縁層の被覆性を向上させる。これによって、ゲート
絶縁層において局所的に膜厚の小さい領域が形成されることがなく、膜厚の小さい領域に
電界が集中することに起因するトランジスタの破壊を防止することができる。
に設けられた絶縁層を含むことで、ソース電極層及びドレイン電極層と、ゲート電極層と
の寄生容量を低減することができる。
トランジスタとすることができる。
宜組み合わせて用いることが可能である。
本実施の形態では、実施の形態1で示すトランジスタを適用した半導体装置の一例として
、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が
無い半導体装置を、図面を用いて説明する。
B)に半導体装置の回路図をそれぞれ示す。
有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トラン
ジスタ162としては、実施の形態1で示した本発明の一態様のトランジスタを適用する
ことができる。本実施の形態では、トランジスタ122と同様の構成を有するトランジス
タを用いる。
ことが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコン
など)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の
材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたト
ランジスタは、その特性により長時間の電荷保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情報
を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタをトラン
ジスタ162として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半
導体装置の具体的な構成をここで示すものに限定する必要はない。
基板200に設けられたチャネル形成領域216と、チャネル形成領域216を挟むよう
に設けられた不純物領域214及び高濃度不純物領域220(これらを合わせて単に不純
物領域とも呼ぶ)と、高濃度不純物領域220に接する金属間化合物領域224と、チャ
ネル形成領域216上に設けられたゲート絶縁層208と、ゲート絶縁層208上に設け
られたゲート電極層210と、ゲート電極層210の側面に設けられたサイドウォール絶
縁層218と、電極層212aと、電極層212bと、を有する。
能する電極層であり、ゲート電極層210上の絶縁層228に設けられたコンタクトホー
ルを介して、金属間化合物領域224と電気的に接続している。絶縁層228は単層構造
としても積層構造としてもよく、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウ
ム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコ
ン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
る。
該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速
に行うことができる。
ンジスタである。酸化物半導体をチャネル形成領域に用いたトランジスタは、極めて小さ
いオフ特性を実現することができる。なお、トランジスタ162に含まれる酸化物半導体
層は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いる
ことで、より優れたオフ特性のトランジスタ162を得ることができる。
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
及び電極層268bが、下端部にチャネル長方向に突出した領域を有し、該電極層と、ゲ
ート電極層262との間に、ゲート絶縁層260とは別に設けられた絶縁層263を含む
。トランジスタ162は、電極層268a及び電極層268bが、下端部にチャネル長方
向に突出した領域を有することで、電界集中を緩和させることができ、絶縁層263を有
することで、電極層268a及び電極層268bと、ゲート電極層262との寄生容量を
低減することができる。また、トランジスタ162は、ゲート絶縁層260を介して酸化
物半導体層244と重畳するゲート電極層262に加えて、絶縁層203、絶縁層204
及び絶縁層205を介して酸化物半導体層244と重畳する導電層202bを有する。導
電層202bは所謂バックゲート電極として用いることができ、導電層202bにマイナ
スのバイアス電圧を印加することで、トランジスタ162のしきい値電圧をプラス方向に
変動させることが可能となる。
ニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化亜鉛ガリウム、又
はこれらの混合材料を含む膜を適用することができる。絶縁層205としては、酸化物半
導体層244の構成元素から選択される一又は複数の金属元素を含む酸化物絶縁層を用い
ることが好ましい。また、絶縁層205は、酸素過剰領域を含むことが好ましい。
5からの酸素の脱離を防止することができるため好ましい。
の被覆性を良好とすることができるため、好ましい。テーパ角は、30°以上70°以下
とすることが好ましい。
いる。絶縁層232又は絶縁層235としては、絶縁層203及び絶縁層204と同様の
材料を含む膜を適用することができる。なお、必要であれば、絶縁層235を形成後、C
MP処理等の平坦化処理を施すことで、絶縁層235の表面を平坦化してもよい。または
、絶縁層235として、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形
成してもよく、無機絶縁膜と平坦化絶縁膜を積層させてもよい。平坦化絶縁膜としては、
ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂等の有機材料を用いるこ
とができる。又は、上記有機材料の他に、低誘電率材料(low−k材料)等を用いるこ
とができる。
他のトランジスタを接続するために設けられている。配線層256は、絶縁層235、絶
縁層232、及びゲート絶縁層260などに形成されたコンタクトホールを介して電極層
268bと電気的に接続される。なお、コンタクトホールに別途電極層を形成し、該電極
層を介して、配線層256と電極層268bとを電気的に接続してもよい。
域には、導電層253が設けられており、電極層268aと、ゲート絶縁層260と、導
電層253とによって、容量素子164が構成される。すなわち、トランジスタ162の
電極層268aは、容量素子164の一方の電極として機能し、導電層253は、容量素
子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を
設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162
の上方に設けてもよい。
一の作製工程によって形成することができる。
している。また、電極層202aは、絶縁層234に設けられたコンタクトホールを介し
て電極層222aと電気的に接続している。図6(A)では図示しないが、電極層222
aは、トランジスタ160のゲート電極層210と電気的に接続している。よって、トラ
ンジスタ162の電極層268aは、トランジスタ160のゲート電極層210と電気的
に接続している。
、絶縁層228、絶縁層230、絶縁層234は、必要であれば平坦化処理を施してもよ
い。また、トランジスタ162の電極層268aと、トランジスタ160のゲート電極層
210との電気的な接続は、図6(A)に示す構成に限られず、間に介する電極層(又は
配線層)、絶縁層の構成は適宜設定することが可能である。例えば、電極層202aと電
極層222aとの間に別途電極層を設けてもよいし、電極層268aとゲート電極層21
0とを直接接続してもよい。
電極層268aが電気的に接続している。また、トランジスタ162の導電層202bと
、電極層222aと同じ層に設けられた配線層222bとが電気的に接続している。
が重畳するように設けられている。また、トランジスタ162及び容量素子164が、ト
ランジスタ160の少なくとも一部と重畳するように設けられていることが好ましい。例
えば、容量素子164の導電層253は、トランジスタ160のゲート電極層210と少
なくとも一部が重畳して設けられている。このような平面レイアウトを採用することによ
り、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる
。
極層とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160の
ドレイン電極層とは、電気的に接続されている。また、第3の配線(3rd Line)
とトランジスタ162のソース電極層またはドレイン電極層の一方とは、電気的に接続さ
れ、第4の配線(4th Line)と、トランジスタ162のゲート電極層とは、電気
的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ16
2のソース電極層またはドレイン電極層の他方は、容量素子164の電極の一方と電気的
に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的
に接続されている。
という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより
、第3の配線の電位が、トランジスタ160のゲート電極層、および容量素子164に与
えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる
(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷
、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線
の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ
状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持され
る(保持)。
の電荷は長時間にわたって保持される。
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート
電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベ
ル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲ
ート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン
状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線
の電位をVth_HとVth_Lの間の電位V0とすることにより、トランジスタ160
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレ
ベル電荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば
、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合に
は、第5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ
状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を
読み出すことができる。
出せることが必要になる。情報を読み出さないメモリセルにおいては、ゲート電極層の状
態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_
Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわら
ずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい
電位を第5の配線に与えればよい。
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であ
っても、長期にわたって記憶内容を保持することが可能である。ここで、トランジスタ1
62をノーマリオフのトランジスタとすることで、電力の供給がない場合において、トラ
ンジスタ162のゲート(ゲート電極層262)には接地電位が入力される構成とするこ
とができる。こうして、電力の供給が無い場合において、トランジスタ162はオフ状態
を維持することができ、記憶内容を保持し続けることができる。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
置、及び該半導体装置の作製方法を提供することができる。
宜組み合わせて用いることができる。
本実施の形態においては、実施の形態1に示すトランジスタを使用し、電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置につ
いて、実施の形態2に示した構成と異なる構成について、図7を用いて説明を行う。
す概念図である。まず、図7(A)に示す半導体装置について説明を行い、続けて図7(
B)に示す半導体装置について、以下説明を行う。
層又はドレイン電極層とは電気的に接続され、ワード線WLとトランジスタ162のゲー
ト電極層とは電気的に接続され、トランジスタ162のソース電極層又はドレイン電極層
と容量素子254の第1の端子とは電気的に接続されている。
を行う場合について説明する。
ジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の
第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ1
62がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容
量素子254の第1の端子の電位が保持される(保持)。
ている。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1
の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって
保持することが可能である。また、トランジスタ162をノーマリオフのトランジスタと
することで、電力の供給がない場合において、トランジスタ162のゲートには接地電位
が入力される構成とすることができる。こうして、電力の供給が無い場合において、トラ
ンジスタ162はオフ状態を維持することができ、記憶内容を保持し続けることができる
。
状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の
間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電
位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積され
た電荷)によって、異なる値をとる。
BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前の
ビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、
(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態とし
て、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとす
ると、電位V1を保持している場合のビット線BLの電位(=(CB×VB0+C×V1
)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=(CB×
VB0+C×V0)/(CB+C))よりも高くなることがわかる。
る。
さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
50を複数有するメモリセルアレイ251a及び251bを有し、下部に、メモリセルア
レイ251(メモリセルアレイ251a及び251b)を動作させるために必要な周辺回
路258を有する。なお、周辺回路258は、メモリセルアレイ251と電気的に接続さ
れている。
メモリセルアレイ251a及び251b)の直下に設けることができるため半導体装置の
小型化を図ることができる。
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能であ
る。
アレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層する
構成としても良い。
置、及び該半導体装置の作製方法を提供することができる。
である。
本実施の形態では、本明細書に示すトランジスタを使用した半導体装置の他の例として、
論理回路であるNOR型回路、及びNAND型回路を図8(A)乃至(C)に示す。図8
(B)はNOR型回路であり、図8(C)はNAND型回路である。図8(A)は図8(
B)のNOR型回路におけるトランジスタ802及びトランジスタ803の構造を示す断
面図である。
ジスタであるトランジスタ801、802、811、814は、実施の形態2で示したト
ランジスタ160と同様の構成とすることができる。本実施の形態では、n型の導電型を
有する半導体材料を用いた基板800(例えば、n型単結晶シリコン基板)に、p型を付
与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等
を導入してp型不純物領域を有するpチャネル型トランジスタを形成する。
、実施の形態1で示すトランジスタのいずれかと同様な構造を有するチャネル形成領域に
酸化物半導体膜を用いたトランジスタを適用する。
ジスタ803、804、812、813は、酸化物半導体層のチャネル形成領域を挟むソ
ース電極層及びドレイン電極層が、下端部にチャネル長方向に突出した領域を有している
ために、該電極層間の電界集中を緩和させることができ、また、ソース電極層及びドレイ
ン電極層と、ゲート電極層との間に、ゲート絶縁層とは別に設けられた絶縁層を含むこと
で該電極層と、ゲート電極層との寄生容量を低減することができる。また、絶縁層を介し
て酸化物半導体層を挟むように第1のゲート電極層及び第2のゲート電極層が設けられて
おり、一方のゲート電極層を所謂バックゲートとして用いて、適宜電位を制御し、例えば
GNDとすることでトランジスタ803、804、812、813のしきい値電圧をより
プラスとし、ノーマリオフのトランジスタとすることができる。
04に設けられ、バックゲートとして機能できるゲート電極層同士は電気的に接続し、N
AND型回路において、トランジスタ812及びトランジスタ813に設けられ、バック
ゲートとして機能するゲート電極層同士は電気的に接続する例を示す。但し、これに限定
されず、上記バックゲートとして機能するゲート電極層はそれぞれ独立して電気的に制御
される構造であってもよい。
リコン基板にトランジスタ802を形成し、トランジスタ802上に、酸化物半導体層を
チャネル形成領域に用いたトランジスタ803を積層する例である。基板800上にはト
ランジスタ802を囲むように素子分離絶縁層806が設けられている。
ート絶縁層843、絶縁層839、酸化物絶縁層838、及び絶縁層837に設けられた
コンタクトホールを介して、導電層840と同じ層に設けられた電極層である電極層83
5と電気的に接続している。電極層835は、絶縁層836及び絶縁層833に設けられ
たコンタクトホールを介して、配線層832と電気的に接続している。図8(A)には明
示的に図示しないが、配線層832は、絶縁層830及び絶縁層826に設けられたコン
タクトホールを介して、トランジスタ802のゲート電極層821と電気的に接続してい
る。従って、トランジスタ803のゲート電極層841aは、トランジスタ802のゲー
ト電極層821と電気的に接続している。
線層834と電気的に接続しており、配線層834は、電極層831を介してトランジス
タ803の電極層845と電気的に接続している。よって、トランジスタ802の電極層
825と、トランジスタ803の電極層845とは、電気的に接続している。
層(又はゲート電極層)との電気的な接続は、図8(A)に示す構成に限られず、間に介
する電極層(又は配線層)、絶縁層の構成は適宜設定することが可能である。
けることより、半導体装置の占有面積の低減を図ることができるため、高集積化を図るこ
とができる。また、トランジスタ802はノーマリオフを実現可能なトランジスタである
ため、論理回路の制御を正確に行うことができる。
置、及び該半導体装置の作製方法を提供することができる。
宜組み合わせて用いることができる。
本実施の形態では、半導体装置の一例として、上記実施の形態1に開示したトランジスタ
を少なくとも一部に用いたCPU(Central Processing Unit)
について説明する。
は、基板1190上に、ALU1191(ALU:Arithmetic logic
unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ11
93、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ
1196、レジスタコントローラ1197、バスインターフェース1198(Bus I
/F)、書き換え可能なROM1199、及びROMインターフェース1189(ROM
I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを
用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよ
い。もちろん、図9(A)に示すCPUは、その構成を簡略化して示した一例にすぎず、
実際のCPUはその用途によって多種多様な構成を有している。
デコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタ
ラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ
1195に入力される。
ラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制
御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御する
ための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアド
レスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
2、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレ
ジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ1195は、基準クロック信号CLK1を元に、内部クロック信号C
LK2を生成する内部クロック生成部を備えており、内部クロック信号CLK2を上記各
種回路に供給する。
スタ1196のメモリセルには、上記実施の形態2又は3に開示したメモリセルを用いて
もよい。
らの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ
1196が有するメモリセルにおいて、論理値を反転させる論理素子によるデータの保持
を行うか、容量素子によるデータの保持を行うかを、選択する。論理値を反転させる論理
素子によるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、
電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量
素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供
給を停止することができる。
電位VDDまたは電源電位VSSの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図9(B)及び図9(C)の回路の説明を行う。
素子に、上記実施の形態1に開示したトランジスタを含む記憶回路の構成の一例を示す。
有するメモリセル群1143とを有している。具体的に、各メモリセル1142には、実
施の形態2又は3に記載されているメモリセルを用いることができる。メモリセル群11
43が有する各メモリセル1142には、スイッチング素子1141を介して、ハイレベ
ルの電源電位VDDが供給されている。さらに、メモリセル群1143が有する各メモリ
セル1142には、信号INの電位と、ローレベルの電源電位VSSの電位が与えられて
いる。
ジスタを用いており、該トランジスタは、そのゲート電極層に与えられる信号SigAに
よりスイッチングが制御される。
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子1141が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。
る各メモリセル1142への、ハイレベルの電源電位VDDの供給が制御されているが、
スイッチング素子1141により、ローレベルの電源電位VSSの供給が制御されていて
もよい。
チング素子1141を介して、ローレベルの電源電位VSSが供給されている、記憶装置
の一例を示す。スイッチング素子1141により、メモリセル群1143が有する各メモ
リセル1142への、ローレベルの電源電位VSSの供給を制御することができる。
イッチング素子を設け、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、CPUの動作を停止することができ、それにより消
費電力を低減することができる。
rocessor)、カスタムLSI、FPGA(Field Programmabl
e Gate Array)等のLSIにも応用可能である。
宜組み合わせて用いることができる。
MRAM)と、酸化物半導体を用いたメモリの比較表を表1に示す。
リは、表1に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原
理、材料などが大きく異なっている。
るメモリは、表1に示したように、スピントロニクスデバイスに比べて、耐熱性、3D化
(3層以上の積層構造化)、磁界耐性など多くの点で有利である。なお、表1にあるオー
バーヘッドの電力とは、プロセッサ内のメモリ部などに書き込む電力など、所謂オーバー
ヘッドに消費される電力のことである。
モリを利用することで、CPUの省電力化が実現可能となる。
宜組み合わせて用いることができる。
本明細書に開示する半導体装置は、さまざまな電子機器(遊技機も含む)に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、DVD(Digital
Versatile Disc)などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルCDプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、DNA保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車(EV)、内燃機関と
電動機を併せ持ったハイブリッド車(HEV)、プラグインハイブリッド車(PHEV)
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図10に示す。
筐体9001に表示部9003が組み込まれており、表示部9003により映像を表示す
ることが可能である。なお、4本の脚部9002により筐体9001を支持した構成を示
している。また、電力供給のための電源コード9005を筐体9001に有している。
器に高い信頼性を付与することができる。
表示された表示ボタン9004を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセ
ンサ機能を有する半導体装置を用いれば、表示部9003にタッチ入力機能を持たせるこ
とができる。
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
着するための固定部3022と、スピーカ、操作ボタン3024、外部メモリスロット3
025等が設けられている。実施の形態1のトランジスタ、または実施の形態2乃至4に
示したメモリや論理回路を本体3021に内蔵されているメモリやCPUなどに適用する
ことにより、より省電力化された携帯音楽プレイヤー(PDA)とすることができる。
せ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリー
での会話も可能である。
9203、キーボード9204、外部接続ポート9205、ポインティングデバイス92
06等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置をその表
示部9203に用いることにより作製される。実施の形態5に示したCPUを利用すれば
、省電力化されたコンピュータとすることが可能となる。
は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部
9631b、表示モード切り替えスイッチ9034、電源スイッチ9035、省電力モー
ド切り替えスイッチ9036、留め具9033、操作スイッチ9038、を有する。
などにメモリとしてSRAMまたはDRAMが使用されている。例えば、実施の形態2又
は3に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明
した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
示された操作キー9638にふれることでデータ入力をすることができる。なお、表示部
9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
9631aの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部9631aの全面をキーボードボタン表示させてタッチパネルとし、表示部9631b
を表示画面として用いることができる。
をタッチパネルの領域9632bとすることができる。また、タッチパネルのキーボード
表示切り替えボタン9639が表示されている位置に指やスタイラスなどでふれることで
表示部9631bにキーボードボタン表示することができる。
ッチ入力することもできる。
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ9036は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。
33、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有
する。なお、図11(B)では充放電制御回路9634の一例としてバッテリー9635
、DCDCコンバータ9636を有する構成について示している。
することができる。従って、表示部9631a、表示部9631bを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有するこ
とができる。
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池9633は、筐
体9630の片面又は両面に設けることができ、バッテリー9635の充電を効率的に行
う構成とすることができる。なおバッテリー9635としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。
)にブロック図を示し説明する。図11(C)には、太陽電池9633、バッテリー96
35、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3、
表示部9631について示しており、バッテリー9635、DCDCコンバータ9636
、コンバータ9637、スイッチSW1乃至SW3が、図11(B)に示す充放電制御回
路9634に対応する箇所となる。
太陽電池9633で発電した電力は、バッテリー9635を充電するための電圧となるよ
うDCDCコンバータ9636で昇圧又は降圧がなされる。そして、表示部9631の動
作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバ
ータ9637で表示部9631に必要な電圧に昇圧又は降圧をすることとなる。また、表
示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテ
リー9635の充電を行う構成とすればよい。
電素子(ピエゾ素子)や熱電変換素子(ペルティエ素子)などの他の発電手段によるバッ
テリー9635の充電を行う構成であってもよい。例えば、無線(非接触)で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
組み込まれており、表示部8002により映像を表示し、スピーカ部8003から音声を
出力することが可能である。実施の形態1に示すトランジスタを用いて表示部8002に
用いることが可能である。
置、電気泳動表示装置、DMD(Digital Micromirror Devic
e)、PDP(Plasma Display Panel)などの、半導体表示装置を
用いることができる。
置8000は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向(送信者から
受信者)又は双方向(送信者と受信者間、あるいは受信者間同士など)の情報通信を行う
ことも可能である。
てもよい。テレビジョン装置8000は、実施の形態2乃至5のいずれかに示すメモリ、
論理回路、CPUを用いることが可能である。
ーは、実施の形態5のCPUを用いた電気機器の一例である。具体的に、室内機8200
は、筐体8201、送風口8202、CPU8203等を有する。図12(A)において
、CPU8203が、室内機8200に設けられている場合を例示しているが、CPU8
203は室外機8204に設けられていてもよい。或いは、室内機8200と室外機82
04の両方に、CPU8203が設けられていてもよい。実施の形態5に示したCPUは
、酸化物半導体を用いたCPUであるため、耐熱性に優れており、信頼性の高いエアコン
ディショナーを実現できる。
る電気機器の一例である。具体的に、電気冷凍冷蔵庫8300は、筐体8301、冷蔵室
用扉8302、冷凍室用扉8303、CPU8304等を有する。図12(A)では、C
PU8304が、筐体8301の内部に設けられている。実施の形態5に示したCPUを
電気冷凍冷蔵庫8300のCPU8304に用いることによって省電力化が図れる。
0には、二次電池9701が搭載されている(図12(C))。二次電池9701の電力
は、制御回路9702により出力が調整されて、駆動装置9703に供給される。制御回
路9702は、図示しないROM、RAM、CPU等を有する処理装置9704によって
制御される。実施の形態5に示したCPUを電気自動車9700のCPUに用いることに
よって省電力化が図れる。
組み合わせて構成される。処理装置9704は、電気自動車9700の運転者の操作情報
(加速、減速、停止など)や走行時の情報(上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など)の入力情報に基づき、制御回路9702に制御信号を出力する。制御回路9
702は、処理装置9704の制御信号により、二次電池9701から供給される電気エ
ネルギーを調整して駆動装置9703の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。
宜組み合わせて用いることができる。
102 導電層
103 絶縁層
104 絶縁層
105 絶縁層
106 酸化物絶縁層
107 酸化物絶縁層
108 酸化物半導体層
108a 酸化物半導体層
108b 酸化物半導体層
110 導電膜
110a ソース電極層
110b ドレイン電極層
111a 領域
111b 領域
111c 領域
111d 領域
112 絶縁層
113 ゲート絶縁膜
114 ゲート絶縁層
116 ゲート電極層
117 ゲート絶縁層
118 絶縁層
120 トランジスタ
122 トランジスタ
124 トランジスタ
126 トランジスタ
128 トランジスタ
130 トランジスタ
150 開口部
160 トランジスタ
162 トランジスタ
164 容量素子
170a レジストマスク
170b レジストマスク
180 レジストマスク
200 基板
202a 電極層
202b 導電層
203 絶縁層
204 絶縁層
205 絶縁層
206 素子分離絶縁層
208 ゲート絶縁層
210 ゲート電極層
212a 電極層
212b 電極層
214 不純物領域
216 チャネル形成領域
218 サイドウォール絶縁層
220 高濃度不純物領域
222a 電極層
222b 配線層
224 金属間化合物領域
228 絶縁層
230 絶縁層
232 絶縁層
234 絶縁層
235 絶縁層
244 酸化物半導体層
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 導電層
254 容量素子
256 配線層
258 周辺回路
260 ゲート絶縁層
262 ゲート電極層
263 絶縁層
268a 電極層
268b 電極層
800 基板
801 トランジスタ
802 トランジスタ
803 トランジスタ
804 トランジスタ
806 素子分離絶縁層
811 トランジスタ
812 トランジスタ
813 トランジスタ
814 トランジスタ
821 ゲート電極層
825 電極層
826 絶縁層
830 絶縁層
831 電極層
832 配線層
833 絶縁層
834 配線層
835 電極層
836 絶縁層
837 絶縁層
838 酸化物絶縁層
839 絶縁層
840 導電層
841a ゲート電極層
841b 電極層
843 ゲート絶縁層
845 電極層
1141 スイッチング素子
1142 メモリセル
1143 メモリセル群
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
3021 本体
3022 固定部
3023 表示部
3024 操作ボタン
3025 外部メモリスロット
8000 テレビジョン装置
8001 筐体
8002 表示部
8003 スピーカ部
8200 室内機
8201 筐体
8202 送風口
8203 CPU
8204 室外機
8300 電気冷凍冷蔵庫
8301 筐体
8302 冷蔵室用扉
8303 冷凍室用扉
8304 CPU
9000 テーブル
9001 筐体
9002 脚部
9003 表示部
9004 表示ボタン
9005 電源コード
9033 留め具
9034 スイッチ
9035 電源スイッチ
9036 スイッチ
9038 操作スイッチ
9201 本体
9202 筐体
9203 表示部
9204 キーボード
9205 外部接続ポート
9206 ポインティングデバイス
9630 筐体
9631 表示部
9631a 表示部
9631b 表示部
9632a 領域
9632b 領域
9633 太陽電池
9634 充放電制御回路
9635 バッテリー
9636 DCDCコンバータ
9637 コンバータ
9638 操作キー
9639 ボタン
9700 電気自動車
9701 二次電池
9702 制御回路
9703 駆動装置
9704 処理装置
Claims (3)
- 酸化物半導体層と、
前記酸化物半導体層上に接する第1の導電層と、
前記酸化物半導体層上に接する第2の導電層と、
前記第1の導電層及び前記第2の導電層上の第1の絶縁層と、
前記第1の絶縁層上の第2の絶縁層と、
前記第2の絶縁層上のゲート電極層と、を有し、
前記第1の絶縁層は、開口部を有し、
前記第2の絶縁層は、前記開口部において前記酸化物半導体層と接する領域を有し、
前記第1の絶縁層は、前記第1の導電層の側面を覆う領域と、前記第2の導電層の側面を覆う領域とを有することを特徴とする半導体装置。 - 酸化物半導体層と、
前記酸化物半導体層上の第1の導電層と、
前記酸化物半導体層上の第2の導電層と、
前記第1の導電層及び前記第2の導電層上の第1の絶縁層と、
前記第1の絶縁層上の第2の絶縁層と、
前記第2の絶縁層上のゲート電極層と、を有し、
前記第1の絶縁層は、開口部を有し、
前記第2の絶縁層は、前記開口部において前記酸化物半導体層と接する領域を有し、
前記第1の絶縁層は、前記第1の導電層の側面を覆う領域と、前記第2の導電層の側面を覆う領域とを有し、
前記第1の導電層は、下端部にチャネル長方向に突出した第1の領域を有し、
前記第2の導電層は、下端部に前記チャネル長方向に突出した第2の領域を有し、
前記酸化物半導体層は、前記第1の領域と重なる領域と、前記第2の領域と重なる領域とを有することを特徴とする半導体装置。 - 酸化物半導体層と、
前記酸化物半導体層上に接する第1の導電層と、
前記酸化物半導体層上に接する第2の導電層と、
前記第1の導電層及び前記第2の導電層上の第1の絶縁層と、
前記第1の絶縁層上の第2の絶縁層と、
前記第2の絶縁層上のゲート電極層と、を有し、
前記第1の絶縁層は、開口部を有し、
前記ゲート電極層は、前記開口部において、前記第2の絶縁層を介して前記酸化物半導体層と重なる領域を有し、
前記第1の絶縁層は、前記第1の導電層の側面を覆う領域と、前記第2の導電層の側面を覆う領域とを有することを特徴とする半導体装置。
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