JPH04290441A

JPH04290441A - 半導体装置の製造方法

Info

Publication number: JPH04290441A
Application number: JP5512391A
Authority: JP
Inventors: Hiroshi Ogata; 公士大形; Kenichi Yanai; 梁井　健一; Tsutomu Tanaka; 勉田中; Toshiichi Tanaka; 稔一田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-19
Filing date: 1991-03-19
Publication date: 1992-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、液晶ディスプレイの駆動等に用
いられる薄膜トランジスタを備えた半導体装置の製造方
法に関する。

【０００２】液晶表示装置は、テレビジョンやラップト
ップ型パソコン等の薄型ディスプレイの需要に伴う市場
拡大が見込まれている。そして、液晶表示の駆動に用い
られる薄膜トランジスタ（ＴＦＴ）は構造が単純なため
に、工程数が少なく、高歩留まり、低コストが可能であ
る。

【０００３】

【従来の技術】スタガー型ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ
　Ｔｒａｎｓｉｓｔｏｒ）は、図８（Ｄ）　に示すよう
に、透明絶縁性基板ａの上に間隔をおいて設けられたＩ
ＴＯ等よりなるソース電極ｓ及びドレイン電極ｄと、こ
れらの電極ｓ，ｄの間に形成されたａ−Ｓｉよりなる半
導体層ｂと、半導体層ｂの上に積層されたゲート絶縁膜
ｅ及びゲート電極ｇとによって構成されている。

【０００４】そして、ソース／ドレイン電極ｓ，ｄと半
導体層ｂの接触抵抗を低減するために、接触領域にｎ＋
　型ａ−Ｓｉよりなるコンタクト層ｃを設けており、こ
のコンタクト層ｃは一般に次に述べる方法によって形成
されている。

【０００５】即ち、図８（Ａ）　に例示するように、透
明絶縁性基板ａ上にソース／ドレイン電極ｓ，ｄを形成
した後に、フォスフィン（ＰＨ３）等のＶ族系のガスを
用いたプラズマ処理を行い、ソース／ドレイン電極ｓ，
ｄ表面に燐（Ｐ）等のＶ族元素を付着させる。

【０００６】次に、同図（Ｂ）　に示すように、不純物
を含まないａ−Ｓｉ等の真性半導体層ｂを形成すると、
電極ｓ，ｄ表面の燐は真性半導体層ｂの中に拡散し、真
性半導体層ｂと電極ｓ，ｄの間にはコンタクト層ｃとな
るｎ＋　型の半導体層が形成される。

【０００７】この後に、ゲート絶縁膜ｅとなる窒化膜ｆ
と、ゲート電極ｇとなるアルミニウム膜ｈを積層し、つ
いで、アルミニウム膜ｈからコンタクト層ｃまでをパタ
ーニングして、ＴＦＴを完成させることになる。

【０００８】

【発明が解決しようとする課題】しかし、この方法によ
れば、Ｖ属元素を電極ｓ．ｄに付着させる際に透明絶縁
性基板ａ上にも約１／４程度の燐が付着し、これが真正
半導体層ｂに拡散するため、ｎ型化された半導体層ｊが
ソース電極ｓとドレイン電極ｄの間のチャネル領域に形
成されることになり、この層ｊを通してソース・ドレイ
ン間にリーク電流が流れるといった問題が生じる。

【０００９】本発明はこのような問題に鑑みてなされた
ものであって、ソース・ドレイン間のリーク電流の発生
を防止することができる半導体装置の製造方法を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記した課題は、図１、
２に例示するように、透明導電膜２、金属膜３の二重構
造よりなる薄膜トランジスタのソース電極５とドレイン
電極６を透明絶縁性基板１の上に形成する工程と、前記
ソース電極５及びドレイン電極６及び前記透明絶縁性基
板１の上にネガ型のフォトレジスト７を塗布する工程と
、前記透明絶縁性基板１の下から光を照射し、前記ソー
ス電極５及びドレイン電極６をマスクにして前記フォト
レジスト７を露光する工程と、前記ソース電極５及びド
レイン電極６の上の領域にある前記フォトレジスト７を
現像によって除去する工程と、前記透明絶縁性基板１の
上に残存した前記フォトレジスト７と前記ソース電極５
及びドレイン電極６の表面に不純物を付着させる工程と
、前記透明絶縁性基板１の上のフォトレジスト７を除去
する工程と、前記透明絶縁性基板１及び前記ソース電極
５及びドレイン電極６の上に半導体層８を積層するとと
もに、前記ソース電極５及びドレイン電極６表面の不純
物を拡散させて該半導体層８と前記ソース電極５及びド
レイン電極６との間にコンタクト層９を形成する工程と
、前記半導体層８の上に、薄膜トランジスタのゲート絶
縁膜１０及びゲート電極１２を形成する工程とを有する
ことを特徴とする半導体装置の製造方法によって達成す
る。

【００１１】または、前記透明絶縁性基板１上のフォト
レジスト７を除去する工程から前記半導体層８を形成す
る前の処理までを１２０℃以下の温度で行うことを特徴
とする半導体装置の製造方法によって達成する。

【００１２】または、図３、４に例示するように、透明
絶縁性基板１上面のトランジスタ領域のうち少なくとも
ソース領域とドレイン領域の間に一導電型不純物含有層
２１を形成する工程と、前記ソース領域と前記ドレイン
領域のそれぞれに透明導電材よりなるソース電極２５と
ドレイン電極２６を形成する工程と、反対導電型不純物
の処理を行って、該反対導電型不純物を前記ソース電極
２５及びドレイン電極２６の表面に付着させるとともに
、該反対導電型不純物によって前記一導電型不純物含有
層２１を非導電層２１ａ　に変える工程と、前記非導電
層２１ａ　、前記ソース電極２５及びドレイン電極２６
の上に真正半導体層２８を積層するとともに、前記ソー
ス電極２５及びドレイン電極２６の表面の前記反対導電
型不純物を該真正半導体層２８に拡散させて該真正半導
体層２８と前記ソース電極２５及びドレイン電極２６と
の間に反対導電型コンタクト層２９を形成する工程と、
前記真正半導体層２８の上に薄膜トランジスタのゲート
絶縁膜３０、ゲート電極２３を形成する工程とを有する
ことを特徴とする半導体装置の製造方法によって達成す
る。

【００１３】または、図５、６に例示するように、透明
絶縁性基板１上面に第一の真正半導体層３１を形成し、
該第一の真正半導体層３１の表面に一導電型不純物を付
着させた後に、少なくともソース領域とドレイン領域の
間に該第一の真正半導体層３１を残存させる工程と、前
記ソース領域と前記ドレイン領域に透明導電材よりなる
ソース電極２５とドレイン電極２６を形成する工程と、
反対導電型不純物の処理を行うことにより、該反対導電
型不純物を前記ソース電極２５及びドレイン電極２６の
表面に付着させるとともに、該反対導電型不純物によっ
て前記第一の真正半導体層３１の表層の一導電型不純物
を補償して非導電性にする工程と、前記第一の真正半導
体層３１、前記ソース電極２５及びドレイン電極２６の
上に第二の真正半導体層２８を積層するとともに、前記
ソース電極２５及びドレイン電極２６表面の前記反対導
電型不純物を該第二の真正半導体層２８に拡散させて、
該第二の真正半導体層２８と前記ソース電極２５及びド
レイン電極２６との間に反対導電型コンタクト層２９を
形成する工程と、前記第二の真正半導体層２８の上に薄
膜トランジスタのゲート絶縁膜３０、ゲート電極２３を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって達成する。

【００１４】または、図５、７に例示するように、透明
絶縁性基板１上面のうち少なくともソース領域とドレイ
ン領域の間に該第一の真正半導体層３１を残存させた後
に、少なくとも該第一の真正半導体層３１の表面に一導
電型不純物を付着させる工程と、前記ソース領域と前記
ドレイン領域に透明導電材よりなるソース電極２５とド
レイン電極２６を形成する工程と、反対導電型不純物の
処理を行うことにより、該反対導電型不純物を前記ソー
ス電極２５及びドレイン電極２６の表面に付着させると
ともに、該反対導電型不純物によって前記第一の真正半
導体層３１の表層の一導電型不純物を補償して非導電性
にする工程と、前記第一の真正半導体層３１、前記ソー
ス電極２５及びドレイン電極２６の上に第二の真正半導
体層２８を積層するとともに、前記ソース電極２５及び
ドレイン電極２６の表面の前記反対導電型不純物を該第
二の真正半導体層２８に拡散させて該第二の真正半導体
層２８と前記ソース電極２５及びドレイン電極２６との
間に反対導電型コンタクト層２９を形成する工程と、前
記第二の真正半導体層３１の上に薄膜トランジスタのゲ
ート絶縁膜３０、ゲート電極２３を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成する。

【００１５】

【作　　用】第１の発明によれば、透明絶縁性基板１の
上にネガ型フォトレジスト７を塗布した後に、ソース電
極５及びドレイン電極６をマスクにし、透明絶縁性基板
１の下から光を照射してフォトレジスト７を露光し、つ
いで、現像により露出した電極５，６とフォトレジスト
７の表面に不純物を付着させ、これに続いて、フォトレ
ジスト７を除去するようにしている。

【００１６】このため、ソース／ドレイン電極５，６の
表面にだけ不純物が残存し、ソース領域とドレイン領域
の間には不純物が残存せず、この領域に形成される半導
体層８が導電型化することはなくなってソース・ドレイ
ン間のリーク電流の発生は防止される。

【００１７】また、第２の発明によれば、不純物が付着
した前記フォトレジスト７を除去する工程とその後に半
導体層８を形成する前までの工程を１２０℃の温度で処
理するようにしている。

【００１８】このため、ソース／ドレイン電極５，６の
表面に付着した不純物が飛散し難くなり、しかも不純物
の酸化が防止される。

【００１９】また、第３の発明によれば、少なくともソ
ース領域とドレイン領域の間に一導電型不純物含有層２
１を形成し、この後にソース電極２５及びドレイン電極
２６を形成し、ついで、全体に反対導電型不純物を付着
させるようにしている。

【００２０】このため、ソース領域とドレイン領域の間
の一導電型不純物含有層２１の不純物が補償されてこの
層２１は非導電型化し、この領域を通るリーク電流の発
生は防止される。

【００２１】また、第４の発明によれば、少なくともソ
ース領域とドレイン領域の間に半導体層３１を形成し、
続いてその半導体層３１表面に一導電型不純物を付着さ
せた後に、ソース電極２５及びドレイン電極２６を形成
し、ついで、全体に反対導電型不純物を付着させるよう
にしている。

【００２２】このため、反対導電型不純物によりソース
電極２５とドレイン電極２６の表面の上に形成される半
導体層２８を導電化してコンタクト層２９を形成する。しかも、これらの電極２５，２６の間の領域においては
、半導体層２８の表面に付着した一導電型不純物が反対
導電型不純物により補償され、この上に形成される半導
体層２８は導電型化しなくなる。この結果、ソース・ド
レイン間のリーク電流の発生は防止される。

【００２３】また、第５の発明によれば、ソース領域と
ドレイン領域に半導体層３１を形成した後に少なくとも
その表面に一導電型不純物を付着させ、この後に、ソー
ス電極２５及びドレイン電極２６を形成し、ついで、反
対導電型不純物を付着させるようにしている。

【００２４】このため、ソース・ドレイン間の領域の半
導体層２８の導電型化が防止されるばかりでなく、透明
絶縁性基板１に付着する反対導電型不純物を補償するこ
とになり、この領域の導電型化も阻止される。

【００２５】

【実施例】（ａ）本発明の第１実施例の説明図１は、本
発明の第１実施例装置を示す断面図である。

【００２６】図１において、まず、ガラス等よりなる透
明絶縁性基板１の上にスパッタ法により酸化インジウム
錫（ＩＴＯ）等の透明導電膜２を例えば５００Å、モリ
ブデン（Ｍｏ）等の金属膜３を例えば３００Åの厚さに
形成する。この後に、フォトレジストを塗布してこれを
露光、現像し、ソース／ドレイン領域を覆うマスク４を
形成する（図１（Ａ））。

【００２７】次に、マスク４から露出した透明導電膜２
、金属膜３を塩素系エッチング液等により選択的に除去
し、少なくともトランジスタ領域のソース／ドレイン領
域にそれらの膜２，３を残存させ、これによりソース電
極５及びドレイン電極６を形成し、ついでマスク４を剥
離する（図１（Ｂ））。

【００２８】この後に、スピンコーティング法によりネ
ガ型フォトレジスト７を塗布し、続いて透明絶縁性基板
１の裏面から紫外光等を照射して露光を行うと（図１（
Ｃ））、金属膜３を有するソース／ドレイン電極５、６
が露光用マスクとして作用し、これらの電極５，６を形
成しない領域のフォトレジスト７だけが紫外線を多く受
ける。

【００２９】この後に、ソース／ドレイン電極５，６の
上のフォトレジスト７を現像により除去するとともに、
透明絶縁性基板１に接している部分を残す（図１（Ｄ）
）。

【００３０】次に、１％　ＰＨ３／Ｈ２を流量１００ｓ
ｃｃｍで基板１に供給するとともに、基板温度２５０℃
、パワー２０Ｗ、圧力０．３ｔｏｒｒ　の条件下で、プ
ラズマＣＶＤ法によりフォスフィン（ＰＨ３）をプラズ
マ処理して全体に燐（Ｐ）を付着すると（図２（Ｅ））
、フォトレジスト７、電極５，６の表面とその隙間に燐
が付着する。

【００３１】そしてこの後にフォトレジスト７を剥離し
、ソース／ドレイン電極５，６表面にのみ燐を残す（図
２（Ｆ））。

【００３２】この場合、レジスト剥離やその後の基板乾
燥を１２０℃以下の温度で行えば、堆積している燐の酸
化や消失は防止される。

【００３３】さらに、２０％ＳｉＨ４／Ｈ２を流量２０
０ｓｃｃｍで供給し、基板温度２５０℃、パワー３０Ｗ
、圧力０．３ｔｏｒｒ　の条件にして、プラズマＣＶＤ
法によりａ−Ｓｉ等のｉ型半導体層８を１５０Å形成す
る。この場合、ソース／ドレイン電極５，６とｉ型半導
体層８の間には、燐の拡散によりａ−Ｓｉよりなるｎ＋
　型コンタクト層９が均一に形成される一方で、透明絶
縁性基板１の表面には燐が存在しないために、ソース領
域とドレイン領域の間の半導体層８はｎ型化することは
ない。

【００３４】この結果、ソース電極５とドレイン電極６
の間に電圧を印加しても、それらの電極５，６間にリー
ク電流が殆ど流れない。

【００３５】そしてコンタクト層９を形成した後に、２
０％ＳｉＨ４／Ｈ２及び　ＮＨ３をそれぞれ流量２００
ｓｃｃｍで供給し、基板温度２５０℃、パワー５０Ｗ、
圧力１．０ｔｏｒｒの条件に設定し、プラズマＣＶＤ法
によりＳｉＮｘ等のゲート絶縁膜１０を例えば３０００
Åの厚さに成長させる。さらに、アルミニウム等のゲー
ト金属膜１１をスパッタ法により例えば２０００Åの厚
さに堆積する（図２（Ｇ））。

【００３６】この後に、フォトリソグラフィー法を用い
てゲート金属膜１１を所定の形状にエッチングしてゲー
ト電極１２となし、ついで、ゲート絶縁膜１０、半導体
層８及びコンタクト層９をＣＦ４　系のガスを用いて選
択的にドライエッチングし、トランジスタ領域にこれら
を残存させる。

【００３７】これにより、図２（Ｈ）　に示すようなＴ
ＦＴ素子が完成する。

【００３８】なお、この実施例において、コンタクト層
９を形成するために付着させる不純物元素は燐に限るも
のでもなく、その他のＶ族元素を使用してもよい。

【００３９】（ｂ）本発明の第２実施例の説明図３は本
発明の第２実施例の製造工程を示す断面図である。

【００４０】まず、図３（Ａ）　に示すように、１％Ｂ
２Ｈ６／Ｈ２、２０％ＳｉＨ４／Ｈ２をそれぞれ流量４
０ｓｃｃｍ、２００ｓｃｃｍで透明絶縁性基板１表面に
供給し、基板温度２５０℃、パワー２０Ｗ、圧力０．４
ｔｏｒｒ　の条件に設定し、プラズマＣＶＤ法により硼
素（Ｂ）を含有するａ−Ｓｉ等のｐ型半導体層（不純物
含有層）２１を例えば２００Åの厚さに形成する。

【００４１】ついで、ＩＴＯ等よりなる透明導電膜２２
をスパッタ法によって例えば５００Åの厚さに形成して
から、塩素系エッチャントを用いたフォトリソグラフィ
ー法により透明導電膜２２を選択的にエッチングしてソ
ース／ドレイン領域にこれを残存し、これによりソース
電極２５、ドレイン電極２６を形成する（図３（Ｂ））
。

【００４２】この後に、１％　ＰＨ３／Ｈ２を流量１０
０ｓｃｃｍで供給し、基板温度２５０℃、パワー１００
Ｗ、圧力０．３ｔｏｒｒの条件にして、プラズマＣＶＤ
法によりフォスフィン（ＰＨ３）をプラズマ処理し、透
明導電膜２２の表面および表出したｐ型半導体層２１の
表面に燐（Ｐ）を付着させる（図３（Ｃ））。

【００４３】次に、２０％ＳｉＨ４／Ｈ２を流量２００
ｓｃｃｍ供給し、基板温度２５０℃、パワー３０Ｗ、圧
力０．３ｔｏｒｒ　の条件にして、ａ−Ｓｉ等のｉ型半
導体層２８を例えば４００Åの厚さに形成する（図３（
Ｄ））。

【００４４】これにより、ソース／ドレイン電極２５，
２６と半導体層２８の間には燐（Ｐ）が拡散してｎ型の
コンタクト層２９が形成されるが、　ＩＩＩ族系元素硼
素を混入した半導体層２１においては燐の拡散によって
不純物が補償し合うために、そのｐ型半導体層２１はｉ
型半導体層（非導電層）２１ａに変化しており、その上
のｉ型半導体層２８には極性の変化がみられない。

【００４５】この結果、ソース電極２５とドレイン電極
２６の間に電圧を印加してもその間には真正半導体層２
１ａ，２８が存在おり、リーク電流は殆ど流れない。

【００４６】そしてコンタクト層２９を形成した後に、
さらに第１実施例と同様にして、２０％ＳｉＨ４／Ｈ２
、ＮＨ３　をそれぞれ２００ｓｃｃｍの流量で供給し、
基板温度２５０℃、パワー５０Ｗ、圧力１．０ｔｏｒｒ
の条件に設定し、プラスマＣＶＤ法によりＳｉＮｘ等よ
りなるゲート絶縁膜３０を３０００Åの厚さに成膜し、
これに続いて、アルミニウム等よりなるゲート金属膜２
３をスパッタ法により２０００Å成膜する。

【００４７】この後に、第１実施例と同様な工程を経て
ゲート金属膜２３を所定の形状にエッチングしてこれを
ゲート電極２３となし、その後、ゲート絶縁膜３０、ｉ
型半導体層２８、コンタクト層２９及びｐ型半導体層２
１をＣＦ４　系のガスを用いてドライエッチングし、図
３（Ｅ）　に示すようなＴＦＴ素子を完成させる。

【００４８】なお、この実施例と後述する実施例におい
て、コンタクト層を形成するための不純物元素は燐に限
るものでなく、その他のＶ族元素を使用してもよい。ま
た、このＶ族元素と補償し合う半導体層中の元素は硼素
に限定されるものでなく、その他の　ＩＩＩ族元素を用
いることもできる。

【００４９】（ｃ）本発明の第３実施例の説明第２の実
施例では、　ＩＩＩ族系元素を混入した半導体層２１を
透明絶縁性基板１全面に残した状態でソース／ドレイン
電極２５，２６を形成したが、これに先立ち、その半導
体層２１をソース／ドレイン電極２５，２６の間のチャ
ネル領域にのみ残存させることもできる。

【００５０】その工程を図４に基づいて簡単に説明する
。

【００５１】まず、第２実施例と同様にして、透明絶縁
性基板１上に　ＩＩＩ族元素を含有するａ−Ｓｉ等のｐ
型半導体層２１を２００Åの厚さに形成した後に、これ
をフォトリソグラフィー法により選択的にエッチングし
てソース領域とドレイン領域の間に残存させる（図４（
Ａ））。

【００５２】この後に、第２実施例と同様にしてＩＴＯ
等の透明導電材よりなるソース／ドレイン電極２５、２
６を形成し（図４（Ｂ））、ついで、ソース／ドレイン
電極２５，２６の表面とｐ型半導体層２１の表面に燐等
のＶ族元素を付着させる（図４（Ｃ））。その具体的手
段は第２の実施例と同様である。

【００５３】次に、第２実施例において既に説明したよ
うに、ｉ型半導体層２８をプラズマＣＶＤ法によって積
層すると、ソース／ドレイン電極２５，２６の表面に付
着した燐がｉ型半導体層２８に拡散してその境界領域に
ｎ型コンタクト層２９を形成する。これに対してｐ型半
導体層２１においては、その表面に付着した　ＩＩＩ族
元素が内部に拡散してＶ族元素と補償し合い、その極性
が変化しｉ型半導体層２１ａとなる（図４（Ｄ））。

【００５４】この後に、ゲート絶縁膜３０、ゲート電極
２３を形成し、これらとｉ型半導体層２８を所定の大き
さにパターニングしてＴＦＴを完成させる（図４（Ｅ）
）。

【００５５】このように、予めｐ型半導体層２１をパタ
ーニングしておけば、ソース／ドレイン電極１５，１６
の下に半導体層２１が残されないために、光の透過特性
が劣化せずに明るい表示が得られる。また、ｐ型半導体
層２１の膜厚を厚くしても透過特性が低下しないため、
補償効果を充分に得られるような膜厚とすることも可能
である。

【００５６】（ｄ）本発明の第４実施例の説明上記した
第２、３の実施例では、半導体層２１の成長と　ＩＩＩ
族元素の混入とを同時に行っているが、別工程で行うこ
ともできる。

【００５７】即ち、図５（Ａ）　に示すように、２０％
　ＳｉＨＳ４／Ｈ２を流量２００ｓｃｃｍで供給し、基
板温度２５０℃、パワー３０Ｗ、圧力０．３ｔｏｒｒ　
の条件で第一の真性（ｉ型）半導体層３１を全面に形成
し、その後に、例えば１％Ｂ２Ｈ６／Ｈ２を流量１００
ｓｃｃｍ供給し、基板温度２５０℃、パワー１００Ｗ、
圧力０．３ｔｏｒｒの条件に設定して、プラズマＣＶＤ
法によりジボラン（Ｂ２Ｈ６　）等の　ＩＩＩ族系元素
を含むガスをプラズマ処理して半導体層３１の表面に硼
素等のＶ族元素を付着させる。

【００５８】次に、ＩＴＯ等の透明導電膜を形成し、こ
れを第２実施例と同様にパターニングしてソース／ドレ
イン電極２５，２６を形成し（図５（Ｂ））、ついで、
　ＩＩＩ族系元素を含むガスでプラズマ処理を行い、ソ
ース／ドレイン電極２５，２６の表面と半導体層３１の
表面にＶ族元素を付着させる（図５（Ｃ））。

【００５９】これにより、半導体層３１の露出面におい
てはＶ族元素と　ＩＩＩ族元素が補償し合い、この領域
は真正半導体層３１ａとなる一方で、ソース／ドレイン
電極２５，２６の表面には　ＩＩＩ族元素が付着する。

【００６０】したがって、第２実施例と同様に、プラズ
マＣＶＤ法により第二のｉ型半導体層２８を全体に積層
すると、ソース／ドレイン電極２５，２６表面の　ＩＩ
Ｉ族元素がその半導体層２８に拡散し、これらの電極２
５，２６の周りにはｎ＋　型のコンタクト層２９が形成
される（図５（Ｄ））。

【００６１】また、ソース電極２５とドレイン電極２６
の間の領域では真正半導体層２８は導電性を帯びず、こ
れらの電極２５，２６間に電圧を印加してもリーク電流
は殆ど流れない。

【００６２】この後に、第２、３実施例と同様に、ゲー
ト絶縁膜３０及びゲート電極２３を形成してＴＦＴを完
成させる（図５（Ｅ））。

【００６３】（ｅ）本発明の第５実施例の説明第４の実
施例では、プラズマ処理を行って真性半導体層３１の全
面に硼素（Ｂ）等の　ＩＩＩ族系元素を付着した状態で
ソース／ドレイン電極２５，２６を形成したたが、これ
に先立ち、その真正半導体膜３１を選択的にエッチング
して、ソース電極２５及びドレイン電極２６の間にのみ
を残してもよい。

【００６４】即ち、図５（Ａ）　に示すように第一のｉ
型半導体層３１の表面に　ＩＩＩ族元素を付着させた後
に、これをフォトリソグラフィー法等によりパターニン
グしてソース領域とドレイン領域の間のチャネル領域に
選択的に残存させる（図６（Ａ））。

【００６５】次に、第３実施例と同様に、透明導電膜を
形成しこれをパターニングしてソース電極２５及びドレ
イン電極２６を形成する（図６（Ｂ））。これに続いて
、ソース／ドレイン電極２５，２６と半導体層３１の表
面に燐（Ｐ）等のＶ族元素を付着させると、半導体層３
１表面ではＶ族元素と　ＩＩＩ族元素が補償し合って真
正の状態となる（図６（Ｃ））。

【００６６】この後に、第二のｉ型半導体層２８をプラ
ズマＣＶＤ法によって形成すると、第４実施例と同様に
ソース電極２５とドレイン電極２６との間には導電型半
導体層が形成されず（図６（Ｄ））、リーク電流の発生
が抑制されるばかりでなく、トランジスタ領域以外の透
明絶縁性基板１が半導体により覆われることがないため
に、光透過性の低減が防止される。

【００６７】（ｆ）本発明の第６実施例の説明第５の実
施例では、図６に示すように真性半導体層３１の表面に
硼素等の　ＩＩＩ族系元素を付着させた後に、これの膜
３１を選択的に除去してトランジスタ領域に残存させる
ようにしているが、真正半導体層３１のパターニングの
後に　ＩＩＩ族元素を付着させるようにすることもでき
る。

【００６８】即ち、図７（Ａ）　に示すように、透明絶
縁性基板１上の真性半導体層３１をパターニングして、
これをトランジスタのチャネル領域に残し、その後でボ
ロン（Ｂ）等の　ＩＩＩ族系元素を全体に付着させる（
図７（Ｂ））。

【００６９】この後にソース／ドレイン電極２５，２６
を形成し、ついでＶ族元素を付着させれば（図７（Ｃ）
）、硼素等の　ＩＩＩ族元素が透明絶縁性基板１表面に
も付着するために、この後にＶ族元素によってプラズマ
処理を行ってもトランジスタ領域以外に電流がリークす
ることが抑制され、素子分離が確実に行えることになる
。

【００７０】なお、上記した１〜６の実施例では、ソー
ス電極及びドレイン電極の表面にＶ族元素を付着するよ
うにしたが、　ＩＩＩ族元素であってもよく、この場合
の半導体層８，２８にはＶ族元素をプラズマ処理するこ
とになる。

【００７１】

【発明の効果】第１の発明によれば、透明絶縁性基板の
上にネガ型フォトレジストを塗布した後に、ソース電極
及びドレイン電極をマスクにし、透明絶縁性基板の下か
ら光を照射してフォトレジストを露光し、ついで、現像
により露出した電極とフォトレジストの表面に不純物を
付着させ、これに続いて、フォトレジストを除去するよ
うにしている。

【００７２】このため、ソース／ドレイン電極の表面に
だけ不純物が残存し、ソース領域とドレイン領域の間に
は不純物が残存せず、この領域に形成される半導体層が
導電型化することを防止してソース・ドレイン間のリー
ク電流の発生を阻止することが可能になる。しかも、ソ
ース電極及びドレイン電極をマスクにしているので、精
度良く不純物を付着させることができ、コンタクト層を
所望の領域に形成して歩留まりを向上することが可能に
なる。

【００７３】また、第２の発明によれば、不純物が付着
した前記フォトレジストを除去する工程とその後に半導
体層を形成する前までの工程を１２０℃の温度で処理す
るようにしているので、ソース／ドレイン電極の表面に
付着した不純物の飛散を防止し、しかも不純物の酸化を
防止することができる。

【００７４】また、第３の発明によれば、少なくともソ
ース領域とドレイン領域の間に一導電型不純物含有層を
形成し、この後にソース電極及びドレイン電極を形成し
、ついで、全体に反対導電型不純物を付着させるように
しているので、ソース領域とドレイン領域の間の一導電
型不純物含有層の不純物が補償されてこの層は非導電型
化し、この領域を通るリーク電流の発生を防止すること
ができる。

【００７５】また、第４の発明によれば、少なくともソ
ース領域とドレイン領域の間に半導体層を形成し、続い
てその半導体層表面に一導電型不純物を付着させた後に
、ソース電極及びドレイン電極を形成し、ついで、全体
に反対導電型不純物を付着させるようにしている。

【００７６】このため、反対導電型不純物によりソース
電極とドレイン電極の間の領域においては、半導体層の
表面に付着した一導電型不純物は反対導電型不純物によ
り補償され、この上に形成される半導体層が導電型化す
ることを防止でき、ソース・ドレイン間のリーク電流の
発生を阻止することができる。

【００７７】また、第５の発明によれば、ソース領域と
ドレイン領域に半導体層を形成した後に少なくともその
表面に一導電型不純物を付着させ、この後に、ソース電
極及びドレイン電極を形成し、ついで、反対導電型不純
物を付着させるようにしているので、ソース・ドレイン
間の領域の半導体層の導電型化が防止されるばかりでな
く、透明絶縁性基板に付着する反対導電型不純物を補償
し、この領域の導電型化を阻止してリーク電流の発生を
防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程を示す断面図
である（その１）。

【図２】本発明の第１の実施例の製造工程を示す断面図
である（その２）。

【図３】本発明の第２の実施例の製造工程を示す断面図
である。

【図４】本発明の第３の実施例の製造工程を示す断面図
である。

【図５】本発明の第４の実施例の製造工程を示す断面図
である。

【図６】本発明の第５の実施例の製造工程を示す断面図
である。

【図７】本発明の第６の実施例の製造工程を示す断面図
である。

【図８】従来装置の製造工程を示す断面図である。

【符号の説明】

１　　　　透明絶縁性基板２　　　　透明導電膜３　　　　金属膜４　　　　マスク５　　　　ソース電極６　　　　ドレイン電極７　　　　フォトレジスト８　　　　半導体層９　　　　コンタクト層１０　　　　ゲート絶縁膜１２　　　　ゲート電極２１　　　　半導体層（不純物含有層）２１ａ　　　ｉ
型半導体層（非導電層）２２　　　　透明導電膜２３　　　　ゲート電極２５　　　　ソース電極２６　　　　ドレイン電極２８　　　　半導体層２９　　　　コンタクト層３０　　　　ゲート絶縁膜３１　　　　半導体層

Claims

【特許請求の範囲】

【請求項１】透明導電膜（２）、金属膜（３）の二重構
造よりなる薄膜トランジスタのソース電極（５）とドレ
イン電極（６）を透明絶縁性基板（１）の上に形成する
工程と、前記ソース電極（５）及びドレイン電極（６）
及び前記透明絶縁性基板（１）の上にネガ型のフォトレ
ジスト（７）を塗布する工程と、前記透明絶縁性基板（
１）の下から光を照射し、前記ソース電極（５）及びド
レイン電極（６）をマスクにして前記フォトレジスト（
７）を露光する工程と、前記ソース電極（５）及びドレ
イン電極（６）の上の領域にある前記フォトレジスト（
７）を現像によって除去する工程と、前記透明絶縁性基
板（１）の上に残存した前記フォトレジスト（７）と前
記ソース電極（５）及びドレイン電極（６）の表面に不
純物を付着させる工程と、前記透明絶縁性基板（１）の
上のフォトレジスト（７）を除去する工程と、前記透明
絶縁性基板（１）及び前記ソース電極（５）及びドレイ
ン電極（６）の上に半導体層（８）を積層するとともに
、前記ソース電極（５）及びドレイン電極（６）表面の
不純物を拡散させて該半導体層（８）と前記ソース電極
（５）及びドレイン電極（６）との間にコンタクト層（
９）を形成する工程と、前記半導体層（８）の上に、薄
膜トランジスタのゲート絶縁膜（１０）及びゲート電極
（１２）を形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項２】前記透明絶縁性基板（１）上のフォトレジ
スト（７）を除去する工程から前記半導体層（８）を形
成する前の処理までを１２０℃以下の温度で行うことを
特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】透明絶縁性基板（１）上面のトランジスタ
領域のうち少なくともソース領域とドレイン領域の間に
一導電型不純物含有層（２１）を形成する工程と、前記
ソース領域と前記ドレイン領域のそれぞれに透明導電材
よりなるソース電極（２５）とドレイン電極（２６）を
形成する工程と、反対導電型不純物の処理を行って、該
反対導電型不純物を前記ソース電極（２５）及びドレイ
ン電極（２６）の表面に付着させるとともに、該反対導
電型不純物によって前記一導電型不純物含有層（２１）
を非導電層（２１ａ　）に変える工程と、前記非導電層
（２１ａ　）、前記ソース電極（２５）及びドレイン電
極（２６）の上に真正半導体層（２８）を積層するとと
もに、前記ソース電極（２５）及びドレイン電極（２６
）の表面の前記反対導電型不純物を該真正半導体層（２
８）に拡散させて該真正半導体層（２８）と前記ソース
電極（２５）及びドレイン電極（２６）との間に反対導
電型コンタクト層（２９）を形成する工程と、前記真正
半導体層（２８）の上に薄膜トランジスタのゲート絶縁
膜（３０）、ゲート電極（２３）を形成する工程とを有
することを特徴とする半導体装置の製造方法。
【請求項４】透明絶縁性基板（１）上面に第一の真正半
導体層（３１）を形成し、該第一の真正半導体層（３１
）の表面に一導電型不純物を付着させた後に、少なくと
もソース領域とドレイン領域の間に該第一の真正半導体
層（３１）を残存させる工程と、前記ソース領域と前記
ドレイン領域に透明導電材よりなるソース電極（２５）
とドレイン電極（２６）を形成する工程と、反対導電型
不純物の処理を行うことにより、該反対導電型不純物を
前記ソース電極（２５）及びドレイン電極（２６）の表
面に付着させるとともに、該反対導電型不純物によって
前記第一の真正半導体層（３１）の表層の一導電型不純
物を補償して非導電性にする工程と、前記第一の真正半
導体層（３１）、前記ソース電極（２５）及びドレイン
電極（２６）の上に第二の真正半導体層（２８）を積層
するとともに、前記ソース電極（２５）及びドレイン電
極（２６）表面の前記反対導電型不純物を該第二の真正
半導体層（２８）に拡散させて、該第二の真正半導体層
（２８）と前記ソース電極（２５）及びドレイン電極（
２６）との間に反対導電型コンタクト層（２９）を形成
する工程と、前記第二の真正半導体層（２８）の上に薄
膜トランジスタのゲート絶縁膜（３０）、ゲート電極（
２３）を形成する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項５】透明絶縁性基板（１）上面のうち少なくと
もソース領域とドレイン領域の間に該第一の真正半導体
層（３１）を残存させた後に、少なくとも該第一の真正
半導体層（３１）の表面に一導電型不純物を付着させる
工程と、前記ソース領域と前記ドレイン領域に透明導電
材よりなるソース電極（２５）とドレイン電極（２６）
を形成する工程と、反対導電型不純物の処理を行うこと
により、該反対導電型不純物を前記ソース電極（２５）
及びドレイン電極（２６）の表面に付着させるとともに
、該反対導電型不純物によって前記第一の真正半導体層
（３１）の表層の一導電型不純物を補償して非導電性に
する工程と、前記第一の真正半導体層（３１）、前記ソ
ース電極（２５）及びドレイン電極（２６）の上に第二
の真正半導体層（２８）を積層するとともに、前記ソー
ス電極（２５）及びドレイン電極（２６）の表面の前記
反対導電型不純物を該第二の真正半導体層（２８）に拡
散させて該第二の真正半導体層（２８）と前記ソース電
極（２５）及びドレイン電極（２６）との間に反対導電
型コンタクト層（２９）を形成する工程と、前記第二の
真正半導体層（３１）の上に薄膜トランジスタのゲート
絶縁膜（３０）、ゲート電極（２３）を形成する工程と
を有することを特徴とする半導体装置の製造方法。