KR20080048726A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
액정표시장치용 어레이 기판 및 그 제조방법 Download PDFInfo
- Publication number
- KR20080048726A KR20080048726A KR1020060119070A KR20060119070A KR20080048726A KR 20080048726 A KR20080048726 A KR 20080048726A KR 1020060119070 A KR1020060119070 A KR 1020060119070A KR 20060119070 A KR20060119070 A KR 20060119070A KR 20080048726 A KR20080048726 A KR 20080048726A
- Authority
- KR
- South Korea
- Prior art keywords
- amorphous silicon
- layer
- thickness
- active layer
- forming
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 72
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 141
- 239000012535 impurity Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 276
- 238000000151 deposition Methods 0.000 claims description 49
- 230000008021 deposition Effects 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 31
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 8
- 229910000077 silane Inorganic materials 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 230000003287 optical effect Effects 0.000 claims description 5
- 230000035945 sensitivity Effects 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010409 thin film Substances 0.000 description 29
- 206010034960 Photophobia Diseases 0.000 description 15
- 208000013469 light sensitivity Diseases 0.000 description 15
- 239000010408 film Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- -1 for example Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
본 발명은 기판 상에 형성된 게이트 전극과; 상기 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어지며 각 층간 밴드갭을 달리하는 다중층 구조의 액티브층과; 상기 다중층 구조의 액티브층 상부에 서로 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 오믹콘택층 위로 서로 이격하며 형성된 소스 및 드레인 전극을 포함하는 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다.
어레이 기판, 4마스크, 액티브층, 증착속도, 광누설전류, 광민감도
Description
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 일반적인 4마스크 공정에 의해 제조된 액정표시장치의 어레이 기판 내의 하나의 화소영역을 박막트랜지스터를 포함하는 부분을 절단한 단면도.
도 3은 종래의 4마스크 공정에 의해 제조되는 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역을 포함하는 하나의 화소영역 일부를 도시한 평면도.
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역과 화소영역 일부에 대한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역과 화소영역 일부에 대한 단면도.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역 일부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 기판 210 : 게이트 전극
215 : 게이트 절연막 220 : 제 1 비정질 실리콘 패턴
223 : 제 2 비정질 실리콘 패턴 226 : 제 3 비정질 실리콘 패턴
230 : 3중층 구조 액티브층 240 : 오믹콘택층
250 : 소스 전극 252 : 드레인 전극
260 : 보호층 265 : 드레인 콘택홀
270 : 화소전극
P : 화소영역 Tr : 박막트랜지스터
TrA :스위칭 영역
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액 정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
도 2는 전술한 액정표시장치의 어레이 기판 내의 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
투명한 절연기판(59) 상에 다수의 게이트 배선(미도시)과 데이터 배선(미도시)이 교차하여 정의되는 다수의 화소영역(P) 내에는 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있다.
또한 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어진 액티브층(70a)과, 그 위로 서로 이격하는 형태로써 불순물 비정질 실리콘으로 이루어진 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다.
또한, 상기 서로 이격하는 오믹콘택층(70b) 위로는 소스 전극(76)과, 상기 게이트 전극(60)을 중심으로 상기 소스 전극(76)으로부터 소정간격 이격하여 마주 대하고 있는 드레인 전극(78)이 형성됨으로서 그 하부로부터 순차 적층된 상기 게이트 전극과 게이트 절연막과 반도체층과 소스 및 드레인 전극은 박막트랜지스터를 형성하고 있다.
한편, 상기 소스 및 드레인 전극(76, 78)과, 이들 두 전극 사이로 노출된 액티브층(70a) 위로 전면에 상기 드레인 전극(78) 일부를 노출시키는 드레인 콘택홀(80)을 갖는 보호층(86)이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P) 별로 독립되며, 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되어 있다.
한편, 이러한 구조를 갖는 어레이 기판을 제조하기 위해서는 무기절연물질 또는 반도체물질 또는 금속물질 등을 증착하여 각각의 물질층을 형성하고 이를 원하는 모양대로 패터닝하기 위해 감광성 물질인 포토레지스트를 도포하고 빛의 투과영역과 차단영역을 갖는 노광 마스크를 이용한 노광 및 현상을 통한 포토레지스트 패턴의 형성, 상기 포토레지스트 패턴을 이용한 상기 물질층의 식각, 상기 포토레지스트 패턴의 스트립 등 일련의 단위 공정을 포함하는 마스크 공정을 진행해야 한다.
이때, 상기 무기절연물질과 반도체물질의 증착은 화학기상증착(CVD) 장치를 통해 이루어지고 있다.
화학기상증착은 챔버 내부의 압력과 온도 그리고 주입되는 가스들의 혼합비에 따라 기판상에 증착되는 속도가 좌우되며 빠른 증착을 위해서는 고온, 고압의 분위기에서 진행시켜야 한다.
하지만, 순수 비정질 실리콘으로 이루어지는 액티브층의 경우 박막트랜지스터의 특성을 결정하는 가장 중요한 구성요소가 되고 있으며, 막질 특성 및 이동도 등을 고려해야 하는 바, 증착속도를 무조건 빠르게 진행시킬 수 없다.
순수 비정질 실리콘은 주로 실란(SiH4) 가스와 수소(H2)의 결합에 의해 기판상에 증착되는데, 비정질 실리콘으로부터 미세결정 실리콘에 이르기까지 성막 조건특히 증착속도에 따라 막 구조가 변화되게 된다.
증착 시 치밀한 구조를 갖도록 증착속도를 늦추면 비교적 댕글링 본드 수를 줄이게 되어 이동도 등이 우수한 상태의 순수 비정질실 실리콘층이 형성되지만, 증착속도를 빠르게 진행하면 댕글링 본드가 증가하게 되어 이동도 등의 특성이 저하되게 된다.
따라서, 일반적인 액정표시장치용 어레이 기판의 제조에 있어서는, 상기 액티브층이 적정한 특성치가 나오도록 즉, 밴드갭 특성이 1.75eV이상이 되도록 하여 이동도가 0.3㎠/V·s 내지 0.5㎠/V·s 정도의 범위에서 유지되도록 하는 특성을 갖도록 일관된 증착속도를 가지며 증착하여 형성하고 있다.
통상적으로 액티브층은 그 두께가 2000Å 내지 2200Å이 되고 있는데, 이를 밴드갭 1.75eV 이상의 특성을 가져 그 이동도(I-V 특성 그래프 상의 선형영역 구간에서의 캐리어의 이동도를 뜻하며 이하 선형 이동도라 칭함)를 0.3㎠/V·s 내지 0.5㎠/V·s (포화영역에서의 이동도는 상기 선형구간의 이동도의 1.5배 정도가 됨)정도가 되도록 하기 위해서는 증착속도를 아무리 빠른 속도로 진행시킨다 하여도 10Å/sec보다는 작은 속도를 유지해야 하는데, 이 경우 적게는 200초에서 220초 정도의 시간이 걸리게 됨을 알 수 있다.
따라서, 이러한 단일층 구조의 액티브층을 갖는 종래의 액정표시장치용 어레이 기판의 제조는 상기 액티브층의 형성에 많은 시간이 걸리게 되는 바, 생산성이 저하되고 있다.
또한 종래의 4마스크 공정에 의해 제조되는 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역을 포함하는 하나의 화소영역 일부를 도시한 평면도인 도 3을 참조하면, 상기 액티브층(미도시) 특히 4마스크 제조 공정 특성상 드레인 전극(78) 하부에 위치하는 액티브층(미도시) 일부(A영역)는 게이트 전극(60)에 의해 가려지지 않음으로 백라이트(미도시)로부터 조사된 빛에 노출됨으로써 여기(excite)되어 광 누설전류를 발생시키게 되는데, 상기 액티브층(미도시)의 광 민감도가 증가할수록 이에 비례하여 발생하게 되며, 이렇게 발생한 광 누설 전류에 의해 박막트랜지스터(Tr)의 특성을 저하시키며 스위칭 오동작을 초래하는 문제가 발생하고 있다.
이러한 액티브층(미도시) 내의 광 누설 전류 발생을 저감시키기 위해서는 광 민감도가 낮은 값을 갖도록 상기 액티브층(미도시)을 형성하면 되지만, 상기 액티브층(미도시)의 광 민감도 값을 낮추기 위해서는 밴드갭 특성이 높은 값을 갖도록 해야하나, 높은 값의 밴드갭 특성을 갖도록 순수 비정질 실리콘의 증착속도를 빠르게 진행하여 상기 액티브층(미도시)을 형성하면 이동도 특성이 저하되어 최종적으로는 박막트랜지스터(Tr) 특성을 저하시키는 문제가 발생한다.
상기 문제점을 해결하기 위해서, 본 발명에서는 순수 비정질 실리콘으로 이루어진 액티브층을 이동도 특성의 저하없이 빠른 시간내에 형성하여 생산성을 향상시키는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은, 기판과, 상기 기판 상에 형성된 게이트 전극과; 상기 게이트 전극 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어지며 각 층간 밴드갭을 달리하는 다중층 구조의 액티브층과; 상기 다중층 구조의 액티브층 상부에 서로 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 오믹콘택층 위로 서로 이격하며 형성된 소스 및 드레인 전극을 포함한다.
이때, 상기 다중층 구조의 액티브층은 3중층 구조이며, 상기 게이트 절연막에서 순차적으로 적층되며 제 1 두께를 갖는 제 1 비정질 실리콘 패턴과, 제 2 두께를 갖는 제 2 비정질 실리콘 패턴과, 제 3 두께를 갖는 제 3 비정질 실리콘 패턴으로 이루어지며, 상기 제 1 두께는 상기 3중층 구조의 액티브층 전체 두께의 1/40 내지 1/4의 범위의 값을 가지며, 상기 제 2 두께는 상기 3중층 구조의 액티브층 전체 두께의 1/4 내지 1/3 범위 값을 갖는 것이 특징이다. 이때, 상기 제 3 두께는 상기 3중층 구조의 액티브층 전체 두께의 11/40 내지 7/12 범위의 값을 갖는 것이 바람직하며, 상기 제 1 비정질 실리콘 패턴은 그 밴드갭 값이 1.75eV 이상의 값을 가지며, 상기 제 1 비정질 실리콘 패턴은 그 선형이동도가 0.3㎠/V·s 이상인 것이 특징이다. 또한, 상기 제 2 비정질 실리콘 패턴은 그 밴드갭이 1.7ev 보다는 크고 1.75eV보다는 작은 범위의 값을 가짐으로써 상기 밴드갭과 반비례하는 특성을 갖는 광 민감도가 105cm-1 내지 106cm-1 범위 내의 값을 갖는 것이 특징이며, 상기 제 3 비정질 실리콘 패턴은 그 밴드갭 값이 1.7eV 미만의 값을 갖는 것이 특징이다.
또한, 상기 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선과; 상기 게이트 절연막 위로 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 데이터 배선과; 상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키며 형성된 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레이 전극과 접촉하며 형성된 화소전극을 더욱 포함한다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 일방향으로 연장하는 게이트 배선 및 상기 게이트 배선과 접촉하는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 순차 적층되며 각 층간 밴드갭을 달리하는 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 단계와; 상기 제 3 순수 비정질 실리콘층 위로 불순물 비정질 실리콘층을 형성하는 단계와; 상기 불순물 비정질 실리콘층 위로 금속층을 형성하는 단계와; 상기 금속층과, 불순물 비정질 실리콘층과, 그 하부의 제 3, 2, 1 순수 비정질 실리콘층을 패터닝함으로써 상기 게이트 절연막 위로 순차 적층된 형태의 제 1, 2 및 3 순수 비정질 실리콘 패턴으로 이루어진 3중층 구조의 액티브층과, 상기 3중층 구조의 액티브층 위로 순차적으로 서로 이격하는 오믹콘택층과, 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 드레인 콘택홀을 포함하는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 각 층간 밴드갭을 달리하는 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 단계는, 실란(SiH4)과 수소가스(H2)로 채워진 챔버를 구비한 화학기상증착 장치를 이용하여 상기 챔버 내에서 증착속도를 달리함으로써 진행되는 것이 특징이다. 이때, 상기 제 1, 2, 3 순수 비정질 실리콘층의 상기 증착속도를 각각 제 1, 2, 3 속도라 할 때, 상기 제 3 속도는 상기 제 2 속도보다 빠르고, 상기 제 2 속도는 상기 제 1 속도보다 빠르며, 상기 제 1 순수 비정질 실리콘층은 1.75eV이상의 밴드갭 값을 가지고 그 선형이동도가 0.3㎠/V·s 이상이 되도록 하는 것이 특징이다.
또한, 상기 제 2 순수 비정질 실리콘층은 1.7eV 내지 1.75eV 사이의 밴드갭 값을 갖고, 광 민감도가 105cm-1 내지 106cm-1 범위 내의 값을 갖도록 하는 것이 특징이며, 상기 제 3 순수 비정질 실리콘층은 1.7eV 미만의 밴드갭 값을 갖도록 하는 것이 특징이다. 또한, 상기 제 1, 2, 3 순수 비정질 실리콘층 각각의 두께를 각각 제 1, 2 및 3 두께라 할 때, 상기 제 1 두께는 상기 제 1, 2, 3 순수 비정질 실리콘층의 두께를 합한 전체 두께의 1/40 내지 1/4의 범위를 가지며, 상기 제 2 두께는 상기 전체 두께의 1/4 내지 1/3의 범위를 가지며, 상기 제 3 두께는 상기 전체 두께의 1/3 내지 1/2의 범위를 갖도록 상기 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 것이 특징이다.
또한, 상기 3중층 구조의 액티브층과, 상기 3중층 구조의 액티브층 위로 순차적으로 서로 이격하는 오믹콘택층과, 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계는, 상기 금속층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 금속층과 그 하부의 불순물 비정질 실리콘층과 제 3, 2, 1 순수 비정질 실리콘층을 제거함으로써 상기 게이트 절연막 위로 순차 적층된 형태의 제 1, 2 및 3 액티브층과, 상기 제 3 비정질 실리콘 패턴 위로 불순물 비정질 실리콘 패턴과 그 상부로 소스 드레인 패턴을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 드레인 패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거함으로써 서로 이격하는 소스 드레인 전극을 형성하고 동시에 상기 소스 및 드레인 전극 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 소스 및 드레인 전극과 상기 데이터 배선 상부에 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
본 발명의 각 실시예에 있어 평면 구조는 "U"형태의 채널구조를 갖는 박막트랜지스터를 구비한 종래의 액정표시장치용 어레이 기판과 동일한 구조를 갖는 바 이에 대해서는 그 설명 및 도면은 생략하며, 차별점이 있는 단면구조에 대해서만 설명한다.
이때, 본 발명의 각 실시예는 모두 액티브층과 오믹콘택층으로 구성된 반도체층과 그 상부에 위치하는 소스 및 드레인 전극을 1회의 마스크 공정을 진행하여 형성함으로써 최종적으로는 4마스크 공정에 의해 제작된 액정표시장치용 어레이 기판인 것을 특징으로 한다.
<제 1 실시예>
도 4는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역과 화소영역 일부에 대한 단면도이다.
도시한 바와 같이, 투명한 절연기판(101) 상에 일방향으로 연장하는 게이트 배선(미도시)이 형성되어 있으며, 상기 게이트 배선과 연결되며 스위칭 영역(TrA)에 게이트 전극(110)이 형성되어 있으며, 상기 게이트 배선(미도시)과 게이트 전극(110) 위로 전면에 게이트 절연막(115)이 형성되어 있다.
또한, 스위칭 영역(TrA)에 있어서는 상기 게이트 절연막(115) 위로 순수 비 정질 실리콘으로 이루어지며 이중층 구조의 액티브층(130)이 형성되어 있으며, 상기 이중층 구조의 액티브층(130) 상부로 하부에 위치한 게이트 전극(110)을 사이에 두고 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층(140)이 형성되어 있다.
상기 이중층 구조의 액티브층(130)을 조금 상세히 살펴보면, 상기 이중층 구조의 액티브층(130)은 제 1 두께(t1)를 갖는 제 1 비정질 실리콘 패턴(120)과, 상기 제 1 두께(t1)보다 두꺼운 제 2 두께(t2)를 갖는 제 2 비정질 실리콘 패턴(126)으로 구성되고 있으며, 이때 상기 제 1 두께(t1)는 상기 이중층 구조의 액티브층(130) 전체 두께(t3 = t1 + t2)의 1/40 내지 1/4 정도가 되고 있으며, 상기 제 2 두께(t2)는 상기 이중층 구조의 액티브층(130) 전체 두께(t3 = t1 + t2)의 3/4 내지 39/40 정도가 되고 있다.
이때, 상기 게이트 절연막(115)과 접촉하는 제 1 두께(t1)의 제 1 비정질 실리콘 패턴(120)은 화학기상증착(chemical vapor deposition : CVD) 장비를 이용하여 증착공정을 진행 시 밴드갭 값이 1.75eV 이상이 되도록 종래의 단일층 구조의 액티브층을 형성한 것과 동일하게 10Å/sec 미만의 증착속도로 형성함으로써 선형이동도가 최소 0.3㎠/V·s보다는 큰 값 더욱 정확히는 0.3㎠/V·s 내지 0.5㎠/V·s 사이의 값을 갖도록 한 것이 특징이며, 상기 제 1 비정질 실리콘 패턴(120) 상부에 제 2 두께(t2)를 가지며 형성된 제 2 비정질 실리콘 패턴(126)은 상기 제 1 비정질 실리콘 패턴(120)을 형성한 증착속도보다 빠른 증착속도를 가지며 형성함으로써 즉, 10Å/sec 이상 더욱 바람직하게는 30Å/sec의 증착속도로써 형성하여 밴드갭 값이 1.7eV보다 작은 값을 갖게되어 선형이동도가 0.3㎠/V·s 미만이 되도록 한 것이 특징이다. 이 경우 상기 제 1 비정질 실리콘 패턴(120)보다 더 두꺼운 두께를 갖는 제 2 비정질 실리콘 패턴(126)의 증착속도가 빨라짐으로써 증착시간을 단축하여 최종적으로는 생산성을 향상시키는 것이 본 발명의 특징적인 것이 되고 있다.
다음, 이러한 이중층 구조의 액티브층(130) 위로 서로 이격하며 불순물 비정질 실리콘으로 이루어진 오믹콘택층(140)이 형성되어 있으며, 상기 오믹콘택층(140) 위로 서로 이격하며 소스 및 드레인 전극(150, 152)이 형성되어 있다. 이때 도면에는 나타나지 않았지만 상기 게이트 절연막(115) 위로 상기 소스 전극(150)과 접촉하며 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하며 데이터 배선(미도시)이 형성되어 있다.
이때, 상기 스위칭 영역(TrA)에 있어서, 하부로부터 적층 형성된 상기 게이트 전극(110)과 게이트 절연막(115)과 제 1, 2 비정질 실리콘 패턴(120, 126)과 오믹콘택층(140)과 서로 이격하는 소스 및 드레인 전극(150, 152)은 스위칭 소자인 박막트랜지스터(Tr)를 이룬다.
다음, 상기 소스 및 드레인 전극(150, 152) 위로는 상기 드레인 전극(152) 일부를 노출시키는 드레인 콘택홀(165)을 갖는 보호층(160)이 전면에 형성되어 있으며, 상기 보호층(160) 위로 상기 드레인 콘택홀(165)을 통해 상기 드레인 전극(152)과 접촉하며 화소영역(P)별로 화소전극(170)이 형성되어 있다.
이 경우, 상기 액티브층(130)이 이중층 구조로 형성됨으로써 특히 선형이동도가 0.3㎠/V·s 미만인 값을 갖는 부분이 포함됨으로써 이를 포함하여 구성된 박 막트랜지스터(Tr)의 특성이 저하되지 않을까하는 우려가 있지만, 상기 액티브층(130) 내에 전자 및 정공 등의 캐리어의 이동로가 되는 채널은 상기 게이트 전극(110)과 더욱 인접하여 형성된 상기 제 1 비정질 실리콘 패턴(120) 내에 형성됨으로써 상기 제 1 비정질 실리콘 패턴(120)은 선형이동도 특성이 종래의 단일층 구조의 액티브층과 동일한 0.3㎠/V·s 내지 0.5㎠/V·s 범위내에서 형성되는 바, 상기 박막트랜지스터(Tr)의 특성 저하는 발생하지 않게 된다.
따라서, 박막트랜지스터(Tr)의 특성의 저하없이 그 제조 시간은 단축시킬 수 있는 구조를 갖는 액정표시장치용 어레이 기판(101)을 제공함으로써 생산성을 향상시킬 수 있는 것이 본 발명의 장점이 된다.
한편, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 경우, 증착속도를 달리하여 밴드갭 특성을 달리하는 이중층 구조의 액티브층을 형성함으로써 공정진행시간을 단축시켜 생산성을 향상시킬 수 있으나, 액티브층과 오믹콘택층과 소스 및 드레인 전극을 1회의 마스크 공정을 통해 진행하는 형성하는 4마스크 공정 특성 상 어쩔 수 없이 발생하는 게이트 전극 외부로 노출된 액티브층 부분은 백라이트 광에 노출됨으로써 광 누설 전류 증가로 인한 박막트랜지터의 특성 저하의 문제가 발생할 여지가 있다.
특히 액티브층의 밴드갭을 1.7eV보다 작은 값을 갖도록 형성하는 경우, 이에 반비례하여 광 민감도(흡광계수)는 증가되는 특성을 갖는 바, 예를들어 밴드갭 값이 1.7eV일 경우, 광 민감도는 106cm-1정도의 값을 가지며, 밴드갭 값이 1.75eV일 경우 105cm-1정도의 값을 가지므로 전술한 제 2 실시예의 경우 액티브층의 광 민감도가 급격히 증가하는 구조가 됨을 알 수 있다.
따라서, 제 2 실시예를 통해 공정시간을 단축하면서도 액티브층의 광 민감도를 낮추어 광 누설전류의 저감시킬 수 있는 액정표시장치용 어레이 기판을 제안한다.
<제 2 실시예>
본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판은 반도체층과 소스 및 드레인 전극이 하나의 마스크 공정을 통해 동시에 형성되는 것을 특징으로 하는 4마스크 제조 공정에 의해 제조되며, 반도체층 중 특히 순수 비정질 실리콘으로 이루어지는 액티브층을 3중층 구조로 구성함으로 특징으로 한다.
도 5는 본 발명에 따른 액정표시장치용 어레이 기판의 박막트랜지스터가 형성되는 스위칭 영역과 화소영역 일부에 대한 단면도이다. 이때 액티브층을 제외한 모든 구성요소는 전술한 제 1 실시예와 동일하므로 동일한 구성요소에 대해서는 제 1 실시예에 부여된 도면부호에 100을 더하여 부여하였으며, 상기 액티브층의 구조 및 그 제조방법을 제외한 다른 구성요소의 구조는 제 1 실시예와 동일하므로 제 1 실시예와 차별성이 있는 액티브층의 구조 및 제조 방법을 위주로 설명한다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판(201)은 스위칭 영역(TrA)에 있어 게이트 절연막(215) 위로 3중층 구조의 액티브 층(230)을 형성하고 있는 것이 특징이다.
이때 상기 3중층 구조의 액티브층(230)에 대해 조금 더 상세하게 설명한다. 우선, 게이트 절연막(210)과 접촉하며 형성된 제 1 비정질 실리콘 패턴(220)은 최대로 이를 포함하는 상기 3중층 구조의 액티브층(230) 전체 두께(t4)의 1/40 내지 1/4 정도인 제 5 두께(t5)를 가지며, 증착속도를 비교적 느리게 제 1 증착속도(대략 10Å/sec 미만의 속도)로써 가지며 형성함으로써 그 선형이동도가 0.3㎠/V·s 내지 0.5㎠/V·s 정도가 되도록 한 것이 특징이다. 이때, 비교적 매우 느린 증착속도로 증착 형성된 상기 제 1 비정질 실리콘 패턴(220)은 그 밴드갭 값이 1.75eV 이상이 되며, 상기 밴드갭 값에 반비례하는 특성을 갖는 광 민감도는 105cm-1미만이 되는 것이 특징이다.
다음, 상기 제 1 비정질 실리콘 패턴(220) 상부에 위치하는 제 2 비정질 실리콘 패턴(223)은 상기 3중층 구조의 액티브층(230) 전체 두께(t4)의 1/4 내지 1/3 정도인 제 6 두께(t6)를 가지며, 상기 제 1 증착속도보다 빠른 제 2 증착속도 예를들어 10Å/sec 내지 20Å/sec정도의 증착속도로써 형성함으로써 그 밴드갭은 1.7eV 내지 1.75eV 정도의 값을 가지며, 이에 반비례하는 광 민감도는 105 cm-1 내지 106 cm-1의 값을 갖는 것이 특징이다.
다음, 상기 제 2 비정질 실리콘 패턴(223) 상부에는 상기 3중층 구조의 액티브층(230) 전체 두께(t4)의 11/40 내지 7/12 정도인 제 7 두께(t7)를 가지며 상기 제 2 증착속도보다 빠른 제 3 증착속도 예를들어 20Å/sec 보다 큰 증착속도로 증착되어 형성됨으로써 그 밴드갭이 1.7eV미만의 값을 가지며, 광 민감도는 106cm-1 보다는 크고 107cm-1 보다는 작은 값을 갖도록 형성한 것이 특징이다.
이렇게 각각이 서로 다른 특성을 갖는 제 1, 2, 3 비정질 실리콘 패턴(220, 223, 226)으로 구성된 상기 3중층 구조의 액티브층(230)은, 특히 상기 제 2, 3비정질 실리콘 패턴(220, 223)에 있어서는 0.3㎠/V·s 내지 0.5㎠/V·s정도의 이동도 특성을 갖는 상기 제 1 비정질 실리콘 패턴(220)을 형성한 상기 제 1 증착속도(10Å/sec미만의 증착속도)보다 빠른 제 2 증착속도(10Å/sec 내지 20Å/sec정도의 증착속도) 및 제 3 증착속도(20Å/sec보다 빠른 증착속도)로서 각각 형성함으로써 증착시간을 단축하는 효과를 갖도록 한 것이며, 더욱이 상기 제 2 비정질 실리콘 패턴(223)은 상기 제 1 증착속도보다 빠르게 하여 형성함으로써 발생하는 액티브층의 광 민감도 증가에 따른 광 누설전류 증가에 의한 박막트랜지스터 특성 저하의 문제를 해결하기 위해, 비록 그 증착속도에 있어서는 상기 제 3 비정질 실리콘 패턴(226)을 형성한 상기 제 3 증착속도(20Å/sec보다 큰 증착속도) 대비 저감시켰으나, 광 민감도 특성을 상기 제 3 비정질 실리콘 패턴 대비 저감시켜 광 누설 전류의 증가를 억제시키는 효과를 갖는 것이 특징이다.
이때, 본 발명의 제 2 실시예에 있어서도 상기 3중층 구조의 액티브층(230)에 형성되는 채널은 게이트 전극(210)에 가까운 부분 즉 상기 게이트 절연막(215)에 근접한 액티브층 부분 즉 그 이동도가 0.3㎠/V·s 내지 0.5㎠/V·s 인 제 1 비 정질 실리콘 패턴(220)에 형성되므로 이동도 저하에 따른 박막트랜지스터(Tr)의 특성 저하는 발생하지 않으며, 상기 제 2 비정질 실리콘 패턴(223)에 의해 광 민감도를 어느 정도 약화시키게 되는 바, 제 1 실시예 대비 광 누설전류 증가에 의한 박막트랜지스터의 특성 저하의 문제도 해결한 것이 가장 특징적인 것이 된다.
<제조 방법>
이후에는 전술한 본 발명의 제 2 실시예에 따른 3중층 구조의 액티브층을 갖는 액정표시장치용 어레이 기판의 제조 방법에 대해 간단히 설명한다. 이 경우 제 1 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법은 상기 액티브층을 2중층 구조로 형성한다는 것 이외에는 제 2 실시예와 동일하므로 동일한 구성요소의 제조 방법에 대해서는 그 설명을 생략하고 상기 2중층 구조의 액티브층 형성에 대해서만 상기 제 2 실시예에 따른 어레이 기판의 액티브층 형성 공정 설명 시 간단히 설명한다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역 일부에 대한 제조 단계별 공정 단면도이다. 우선, 도 6a에 도시한 바와 같이, 투명한 절연 기판(201) 위에 제 1 금속물질 예를들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 중 하나 또 두 가지의 물질을 증착하고, 이를 노광 마스크(미도시)를 이용한 마스크 공정(포토레지스트의 도포, 노광, 현상 및 상기 제 1 금속물질의 식각)하여 패터닝함으로써, 단일층 또는 이중층 구조의 일방향으로 연장하는 게이트 배선(미도시)과 각 화소영역(P)별로 상기 게이트 배선(미도시)과 연결된 게이트 전극(210)을 형성한다. 이때, 도면에 있어서는 단일층 구조로 형성된 것을 보이고 있다.
다음, 도 6b에 도시한 바와 같이, 상기 게이트 배선(미도시) 및 게이트 전극(210) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(215)을 형성한다.
이후, 상기 게이트 절연막(215)이 형성된 기판(201)을 비정질 실리콘을 증착하기 위한 화학기상증착 장치 챔버 내의 스테이지 위에 위치시킨 후, 상기 챔버내 분위기를 적정 혼합비를 갖는 실란(SiH4)과 수소 가스(H2) 분위기를 형성한 후, 상기 챔버내 내부의 압력을 적절히 조절한 상태에서 상기 게이트 절연막(215) 위에 초당 10Å 미만의 두께가 적층되는 제 1 증착속도(10Å/sec 미만)로 화학기상증착을 실시함으로써 제 5 두께(t5)의 제 1 순수 비정질 실리콘층(219)을 형성한다. 이 경우, 상기 제 1 순수 비정질 실리콘층(219)은 추후 제 1 비정질 실리콘 패턴을 이루게 되며, 이때 상기 제 5 두께(t5)는 최종 완성된 3중층 구조의 액티브층의 1/40 내지 1/4 정도의 두께가 되도록 하는 것이 바람직하다. 이때 통상적으로 상기 3중층 구조의 액티브층 전체의 두께는 2000Å 내지 2200Å 정도가 되는 바, 상기 제 5 두께(t5)는 대략 50Å 내지 550Å이하의 값을 갖게 된다. 이러한 제 1 증착속도를 가지며 형성된 상기 제 1 순수 비정질 실리콘층(219)은 1.75eV이상의 밴드갭 값을 가짐으로 0.3㎠/V·s 내지 0.5㎠/V·s 범위의 선형이동도 값을 갖는 특성을 갖게 된다.
한편, 제 1 실시예에 따른 액정표시장치용 어레이 기판에 있어서도, 게이트 절연막 위로 이와 접촉하며 순수 비정질 실리콘층을 형성함에 있어서, 전술한 바와 동일하게 진행함으로써 상기 제 2 실시예의 제 1 순수 비정질 실리콘층과 동일한 특성 즉, 1.75eV 이상의 밴드갭 값 및 0.3㎠/V·s 내지 0.5㎠/V·s 범위의 선형이동도를 갖는 특성 및 동일한 두께 즉, 추후 형성될 이중층 구조의 액티브층의 전체 두께(상기 제 1 실시예의 이중층 구조의 액티브층은 상기 제 2 실시예의 3중층 구조의 액티브층의 두께와 동일한 값을 갖는다 가정함)의 1/40 내지 1/4 정도의 두께를 갖는 제 4 순수 비정질 실리콘층을 형성한다.
다음, 상기 제 5 두께(t5)의 제 1 순수 비정질 실리콘층(219) 위로 상기 화학기상증착 장치의 챔버 내 분위기 즉, 실란(SiH4)과 수소가스(H2)의 혼합비와 챔버 내 압력 등을 적절히 재조정하여 상기 기판(201)상의 순수 비정질 실리콘의 증착속도를 상기 제 1 증착속도보다 빠르게 더욱 정확히는 10Å/sec 내지 30Å/sec 정도의 값을 갖는 제 2 증착속도로 증착이 진행되도록 함으로써 제 6 두께(t6)를 갖는 제 2 순수 비정질 실리콘층(222)을 형성한다.
이 경우, 상기 제 2 순수 비정질 실리콘층(222)은 그 밴드 갭 값이 1.7eV 내지 1.75eV 정도가 되며, 이 경우 선형이동도는 0.3㎠/V·s 미만의 값을 갖게 되지만, 상기 밴드갭 값이 작아짐으로써 광 민감도는 105cm-1 내지 106cm-1의 값을 갖게 되는 것이 특징이다. 이때, 상기 제 6 두께(t6)는 상기 3중층 구조의 액티브층(미 도시) 전체 두께의 1/4 내지 1/3 정도가 되며, 구체적으로는 대략 500Å 내지 730Å정도의 값을 갖게 된다.
다음, 이러한 특성(1.7eV 내지 1.75eV의 밴드갭 값과, 105cm-1 내지 106cm-1의 광 민감도 특성)을 갖는 상기 제 2 순수 비정질 실리콘층(222) 위로 상기 화학기상증착 장치의 챔버 내 분위기 즉, 실란(SiH4)과 수소가스(H2)의 혼합비와 챔버 내 압력 등을 다시 적절히 재조정하여 상기 기판(201)상의 순수 비정질 실리콘의 증착속도를 상기 제 2 증착속도보다 빠르게 즉 20Å/sec 보다는 큰 제 3 증착속도를 갖도록하여 화학기상증착을 진행함으로써 그 밴드 갭 값이 1.7eV 미만의 값을 가지며, 상기 3중층 구조의 액티브층의 11/40 내지 7/12 정도의 제 7 두께(t7)를 갖는 제 3 순수 비정질 실리콘층(225)을 형성한다. 따라서, 현 단계에서의 완성된 순수 비정질 실리콘층은 그 특성을 달리하는 제 1, 2 및 3 순수 비정질 실리콘층의 3중층 구조로써 구성되게 된다.
한편, 제 1 실시예의 경우는, 상기 제 4 순수 비정질 실리콘층 위로 상기 제 3 증착속도(20Å/sec 초과의 증착속도)로서 이중층 구조의 액티브층 전체의 두께의 3/4 내지 39/40 정도의 두께를 갖도록 제 5 순수 비정질 실리콘층을 형성한다. 이 경우, 제 1 실시예에 따른 순수 비정질 실리콘층은 제 4 순수 비정질 실리콘층과 제 5 순수 비정질 실리콘층의 이중층 구조를 이루게 된다.
다음, 도 6c에 도시한 바와 같이, 상기 제 3 순수 비정질 실리콘층(225)(제 1 실시예의 경우 상기 제 5 순수 비정질 실리콘층) 위로 상기 화학기상증착 장치의 챔버 내 분위기를 실란(SiH4)과 수소가스(H2)가 혼합된 가스 분위기에서 실란(SiH4)과 수소가스(H2) 및 인화수소(PH3)가 적정비율로 섞인 분위기로 바꾼 후, 화학기상증착을 실시함으로써 불순물 비정질 실리콘층(238)을 형성한다.
이후, 제 2 금속물질 예를들어 몰리브덴(Mo), 구리(Cu), 구리합금 중 하나를 스퍼터링을 실시함으로써 상기 불순물 비정질 실리콘층(238) 위로 제 2 금속층(246)을 형성한다.
다음, 연속하여 상기 제 2 금속층(246) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층(미도시)을 반투과영역과, 투과영역 및 차단영역을 갖는 노광 마스크(미도시)를 이용하여 노광하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 데이터 배선(미도시)이 형성될 부분, 소스 및 드레인 전극(미도시)이 형성될 부분에는 제 8 두께(t8)를 갖는 제 1 포토레지스트 패턴(281a)을, 상기 소스 및 드레인 전극(미도시)이 형성 부분 사이의 채널이 형성될 부분에 대해서는 상기 제 8 두께(t8)보다 얇은 제 9 두께(t9)를 갖는 제 2 포토레지스트 패턴(281b)을 형성한다. 이때, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(미도시) 및 채널이 형성될 부분 이외의 나머지 영역에서 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 제 2 금속층(246)을 노출시킨다.
다음, 도 6d에 도시한 바와 같이, 상기 제 1, 2 포토레지스트패턴 패턴(281a, 281b) 외부로 노출된 제 2 금속층(도 6c의 246)과 그 하부의 불순물 비정 질 실리콘층(도 6c의 238)과 그 하부의 제 1, 2, 3 순수 비정질 실리콘층(219, 222, 225)(제 1 실시예의 경우 제 4, 5 순수 비정질 실리콘층)을 식각하여 데이터 배선(미도시)과, 서로 연결된 상태의 소스 드레인 패턴(247)과, 상기 소스 드레인 패턴(247) 하부로 불순물 비정질 실리콘 패턴(239)과, 그리고 상기 불순물 비정질 실리콘 패턴(239) 하부로 순수 비정질 실리콘의 제 1, 2 및 제 3 비정질 실리콘 패턴(220, 223, 226)(제 1 실시예의 경우 제 4 및 제 5 비정질 실리콘 패턴)을 형성한다. 이때, 4마스크 공정 특성상 상기 데이터 배선(미도시) 하부에는 불순물 및 3중층 구조의 순수 비정질 실리콘의 반도체 패턴(미도시)이 형성되게 된다.
이후, 상기 연결된 상태의 소스 드레인 패턴(247) 상부의 제 8 두께의 제 2 포토레지스트패턴 패턴(도 6c의 281b)을 애싱(ashing)을 실시함으로써 제거하여 상기 소스 드레인 패턴(343) 중앙부 일부를 노출시킨다.
이때, 상기 애싱(ashing)에 의해 상기 제 1 포토레지스트 패턴(281a) 또한 그 두께가 줄어들게 되지만, 여전히 그 두께가 얇아진 상태로 상기 데이터 배선(미도시)과 소스 드레인 패턴(247) 상부에 남아 있게 된다.
다음, 도 6e에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(도 6c의 281b)이 제거됨으로써 노출된 소스 드레인 패턴(도 6d의 247)과 그 하부의 불순물 비정질 실리콘 패턴(도 6d의 239)을 드라이 에칭(dry etching)을 실시하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(250, 252)과 이들 두 전극(250, 252) 하부로 상기 순수 비정질 실리콘의 3중층 구조(제 1 실시예의 경우 이중층 구조)의 액티브층(230)을 노출시키며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택 층(240)을 형성한다.
이후, 남아 있는 제 1 포토레지스트패턴 패턴(도 6d의 281a)을 스트립(strip)을 진행함으로써 제거한다.
다음, 도 6f에 도시한 바와 같이, 상기 소스 및 드레인 전극(250, 252)과 데이터 배선(미도시) 위로 전면에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 보호층(260)을 형성한 후, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 드레인 전극(252) 일부를 노출시키는 드레인 콘택홀(265)을 형성한다.
다음, 도 6g에 도시한 바와 같이, 상기 드레인 콘택홀(265)을 갖는 보호층(260) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 스퍼터링을 통해 증착하고, 이를 패터닝하여 상기 드레인 콘택홀(265)을 통해 상기 드레인 전극(252)과 접촉하는 화소전극(270)을 형성함으로써 본 발명에 따른 3중층 구조(제 1 실시예의 경우 2중층 구조)의 액티브층(230)을 포함하는 어레이 기판(201)을 완성한다.
본 발명의 4 마스크 공정에 의해 제조된 액정표시장치용 어레이 기판은 특성을 달리하는 3중층 또는 2중층 구조의 액티브층을 포함함으로써 증착 시간을 단축 하여 생산성을 향상시키는 효과가 있으며, 나아가 제 2 실시예의 경우 광 민감도를 낮춘 제 2 비정질 실리콘 패턴을 더욱 형성함으로써 광 누설 전류의 발생을 억제하는 효과가 있다.
Claims (18)
- 기판과;상기 기판 상에 형성된 게이트 전극과;상기 게이트 전극 위로 형성된 게이트 절연막과;상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어지며 각 층간 밴드갭을 달리하는 다중층 구조의 액티브층과;상기 다중층 구조의 액티브층 상부에 서로 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과;상기 오믹콘택층 위로 서로 이격하며 형성된 소스 및 드레인 전극을 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 다중층 구조의 액티브층은 3중층 구조인 액정표시장치용 어레이 기판.
- 제 2 항에 있어서,상기 다중층 구조의 액티브층은 상기 게이트 절연막에서 순차적으로 적층되며 제 1 두께를 갖는 제 1 비정질 실리콘 패턴과, 제 2 두께를 갖는 제 2 비정질 실리콘 패턴과, 제 3 두께를 갖는 제 3 비정질 실리콘 패턴으로 이루어진 액정표시장치용 어레이 기판.
- 제 3 항에 있어서,상기 제 1 두께는 상기 3중층 구조의 액티브층 전체 두께의 1/40 내지 1/4의 범위의 값을 가지며, 상기 제 2 두께는 상기 3중층 구조의 액티브층 전체 두께의 1/4 내지 1/3 범위 값을 갖는 것이 특징인 액정표시장치용 어레이 기판.
- 제 4 항에 있어서,상기 제 3 두께는 상기 3중층 구조의 액티브층 전체 두께의 11/40 내지 7/12 범위의 값을 갖는 액정표시장치용 어레이 기판.
- 제 3 항에 있어서,상기 제 1 비정질 실리콘 패턴은 그 밴드갭 값이 1.75eV 이상의 값을 갖는 것이 특징인 액정표시장치용 어레이 기판.
- 제 6 항에 있어서,상기 제 1 비정질 실리콘 패턴은 그 선형이동도가 0.3㎠/V·s 이상인 것이 특징인 액정표시장치용 어레이 기판.
- 제 6 항에 있어서,상기 제 2 비정질 실리콘 패턴은 그 밴드갭이 1.7ev 보다는 크고 1.75eV보다는 작은 범위의 값을 가짐으로써 상기 밴드갭과 반비례하는 특성을 갖는 광 민감도가 105cm-1 내지 106cm-1 범위 내의 값을 갖는 것이 특징인 액정표시장치용 어레이 기판.
- 제 6 항에 있어서,상기 제 3 비정질 실리콘 패턴은 그 밴드갭 값이 1.7eV 미만의 값을 갖는 것이 특징인 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선과;상기 게이트 절연막 위로 상기 소스 전극과 연결되며, 상기 게이트 배선과 교차하는 데이터 배선과;상기 데이터 배선과 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키며 형성된 보호층과;상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레이 전극과 접촉하며 형성된 화소전극을 더욱 포함하는 액정표시장치용 어레이 기판.
- 기판 상에 일방향으로 연장하는 게이트 배선 및 상기 게이트 배선과 접촉하는 게이트 전극을 형성하는 단계와;상기 게이트 배선 및 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 순차 적층되며 각 층간 밴드갭을 달리하는 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 단계와;상기 제 3 순수 비정질 실리콘층 위로 불순물 비정질 실리콘층을 형성하는 단계와;상기 불순물 비정질 실리콘층 위로 금속층을 형성하는 단계와;상기 금속층과, 불순물 비정질 실리콘층과, 그 하부의 제 3, 2, 1 순수 비정질 실리콘층을 패터닝함으로써 상기 게이트 절연막 위로 순차 적층된 형태의 제 1, 2 및 3 순수 비정질 실리콘 패턴으로 이루어진 3중층 구조의 액티브층과, 상기 3중층 구조의 액티브층 위로 순차적으로 서로 이격하는 오믹콘택층과, 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 드레인 콘택홀을 포함하는 보호층을 형성하는 단계와;상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 11 항에 있어서,상기 각 층간 밴드갭을 달리하는 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 단계는,실란(SiH4)과 수소가스(H2)로 채워진 챔버를 구비한 화학기상증착 장치를 이용하여 상기 챔버 내에서 증착속도를 달리함으로써 진행되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 12 항에 있어서,상기 제 1, 2, 3 순수 비정질 실리콘층의 상기 증착속도를 각각 제 1, 2, 3 속도라 할 때, 상기 제 3 속도는 상기 제 2 속도보다 빠르고, 상기 제 2 속도는 상기 제 1 속도보다 빠른 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 제 1 순수 비정질 실리콘층은 1.75eV이상의 밴드갭 값을 가지고 그 선형이동도가 0.3㎠/V·s 이상이 되도록 하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 제 2 순수 비정질 실리콘층은 1.7eV 내지 1.75eV 사이의 밴드갭 값을 갖고, 광 민감도가 105cm-1 내지 106cm-1 범위 내의 값을 갖도록 하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 제 3 순수 비정질 실리콘층은 1.7eV 미만의 밴드갭 값을 갖도록 하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 제 1, 2, 3 순수 비정질 실리콘층 각각의 두께를 각각 제 1, 2 및 3 두께라 할 때, 상기 제 1 두께는 상기 제 1, 2, 3 순수 비정질 실리콘층의 두께를 합한 전체 두께의 1/40 내지 1/4의 범위를 가지며, 상기 제 2 두께는 상기 전체 두께의 1/4 내지 1/3의 범위를 가지며, 상기 제 3 두께는 상기 전체 두께의 1/3 내지 1/2의 범위를 갖도록 상기 제 1, 2, 3 순수 비정질 실리콘층을 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 11 항에 있어서,상기 3중층 구조의 액티브층과, 상기 3중층 구조의 액티브층 위로 순차적으로 서로 이격하는 오믹콘택층과, 소스 및 드레인 전극을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계는,상기 금속층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 금속층과 그 하부의 불 순물 비정질 실리콘층과 제 3, 2, 1 순수 비정질 실리콘층을 제거함으로써 상기 게이트 절연막 위로 순차 적층된 형태의 제 1, 2 및 3 액티브층과, 상기 제 3 비정질 실리콘 패턴 위로 불순물 비정질 실리콘 패턴과 그 상부로 소스 드레인 패턴을 형성하고, 동시에 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계와;상기 제 2 포토레지스트 패턴을 제거하는 단계와;상기 제 2 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 드레인 패턴과 그 하부의 불순물 비정질 실리콘 패턴을 제거함으로써 서로 이격하는 소스 드레인 전극을 형성하고 동시에 상기 소스 및 드레인 전극 하부로 서로 이격하는 오믹콘택층을 형성하는 단계와;상기 소스 및 드레인 전극과 상기 데이터 배선 상부에 남아있는 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060119070A KR101324239B1 (ko) | 2006-11-29 | 2006-11-29 | 액정표시장치용 어레이 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060119070A KR101324239B1 (ko) | 2006-11-29 | 2006-11-29 | 액정표시장치용 어레이 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080048726A true KR20080048726A (ko) | 2008-06-03 |
| KR101324239B1 KR101324239B1 (ko) | 2013-11-01 |
Family
ID=39804783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060119070A KR101324239B1 (ko) | 2006-11-29 | 2006-11-29 | 액정표시장치용 어레이 기판 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101324239B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117727B2 (en) | 2010-10-12 | 2015-08-25 | Samsung Electronics Co., Ltd. | Transistors, methods of manufacturing the same, and electronic devices including transistors |
| US9898045B2 (en) | 2015-05-08 | 2018-02-20 | Samsung Display Co., Ltd. | Curved display apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105428370B (zh) * | 2015-11-10 | 2018-09-04 | 深圳市华星光电技术有限公司 | 液晶显示面板及液晶显示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030073006A (ko) * | 2002-03-08 | 2003-09-19 | 삼성전자주식회사 | 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법 |
| KR101067526B1 (ko) * | 2004-09-02 | 2011-09-27 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
-
2006
- 2006-11-29 KR KR1020060119070A patent/KR101324239B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9117727B2 (en) | 2010-10-12 | 2015-08-25 | Samsung Electronics Co., Ltd. | Transistors, methods of manufacturing the same, and electronic devices including transistors |
| US9898045B2 (en) | 2015-05-08 | 2018-02-20 | Samsung Display Co., Ltd. | Curved display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101324239B1 (ko) | 2013-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101287478B1 (ko) | 산화물 박막트랜지스터를 구비한 표시소자 및 그 제조방법 | |
| KR101621635B1 (ko) | 어레이 기판과 그 제조 방법 및 디스플레이 디바이스 | |
| US8842231B2 (en) | Array substrate and manufacturing method thereof | |
| WO2017166341A1 (zh) | Tft基板的制作方法及制得的tft基板 | |
| US9087749B2 (en) | Active matrix substrate, and display panel | |
| KR101322885B1 (ko) | 어레이 기판과 액정 디스플레이 | |
| KR101243824B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP5172178B2 (ja) | 薄膜トランジスタ、それを用いた表示装置、及びそれらの製造方法 | |
| CN106597770B (zh) | 一种阵列基板及其制作方法、显示装置 | |
| KR20040053636A (ko) | 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시장치 | |
| KR20040006179A (ko) | 박막 트랜지스터 기판 | |
| KR20110061773A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR20190131582A (ko) | Tft 기판의 제조 방법 및 tft 기판 | |
| CN113568230B (zh) | 阵列基板及制作方法、显示面板 | |
| KR101324239B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| CN113467145B (zh) | 阵列基板及制作方法、显示面板 | |
| US11894386B2 (en) | Array substrate, manufacturing method thereof, and display panel | |
| JP3706033B2 (ja) | 液晶用マトリクス基板の製造方法 | |
| KR20120072817A (ko) | 액정 표시 장치 및 이의 제조 방법 | |
| KR100811643B1 (ko) | 다중층 구조 절연막의 일괄식각 방법 | |
| CN117631389A (zh) | 显示面板及其制作方法 | |
| KR101884796B1 (ko) | 박막 트랜지스터 및 이를 포함한 액정표시장치와 이들의 제조방법 | |
| KR101765100B1 (ko) | 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 액정표시장치 | |
| KR20080069808A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR20150002280A (ko) | 산화물 반도체를 이용한 표시장치용 어레이기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180917 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190917 Year of fee payment: 7 |