JP2010251549A - 半導体装置及び製造方法 - Google Patents

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Abstract

【課題】 オフリーク電流が低減され、電流の立ち上がり特性も良好な結晶性シリコン薄膜半導体装置を提供する。
【解決手段】 非晶質シリコン層及び結晶性シリコン層を半導体層とする薄膜トランジスタにおいて、ドレイン電極が、半導体層の結晶性シリコン層と直接接することにより、電流の立ち上がり特性を向上させることを特徴とする薄膜トランジスタ。
【選択図】 図１

Description

本発明は、結晶性シリコン層を活性層とする半導体装置及びその製造方法に関する。
従来、薄膜半導体を画素の駆動に用いるアクティブマトリクス型の表示装置が知られている。これらの装置に用いられる薄膜半導体には、薄膜状のシリコン半導体を用いるのが一般的であり、アモルファスシリコン膜からなるものと、結晶性シリコン膜からなるものに大別される。
結晶性シリコン層を活性層とする薄膜トランジスタ（結晶性シリコンＴＦＴ）は、アモルファスシリコン膜を活性層とする薄膜トランジスタ（アモルファスシリコンＴＦＴ）に比べて移動度が大きいため、駆動能力が高いという優位な特性を有している。また、結晶性シリコンＴＦＴは、アモルファスシリコンＴＦＴに比べ、対電流ストレス耐性が高いため、長時間駆動した後の閾値電圧Ｖｔｈのシフトが小さいという利点を持っている。また、結晶性シリコンＴＦＴの中でも、結晶化させるためのレーザーアニールプロセスやイオンドーピングを必要としないような活性層をもつ結晶性シリコンＴＦＴは、低温ポリシリコンを活性層とするものに比べて、生産コストを抑えることができる。また、レーザーアニール処理で見られる結晶性のばらつきが無いため、大面積化が容易であるといった利点もある。
しかし、結晶性シリコンＴＦＴはオフリーク電流の高さが問題になっており、様々な対策が講じられている。
特許文献１には、トップゲートスタガー型において、ソース及びドレイン電極上の半導体層として、アモルファスシリコン層と該アモルファスシリコン層上に配された多結晶シリコン層とからなる積層構造とする提案されている。アモルファスシリコン層は、ソース電極及びドレイン電極のｎ＋Ｓｉ層上に形成されており、チャネルの反対側の界面にあたる。このように、ｎ＋Ｓｉ層上に、バンドギャップの広いアモルファスシリコン層を、ある規定膜厚以上堆積させることにより、活性層のバックチャネルを流れるオフリーク電流を低減する。
特開２００１‐０７７３７２号公報
しかしながら特許文献１の構造によると、バンドギャップの狭い活性層と、バンドギャップの広いアモルファスシリコン層との間にはヘテロ接合が形成される。このヘテロ接合部分で形成される電位障壁により、ドレイン電極へ電子が流れる際、活性層からアモルファスシリコン層への逆方向には電子が流れにくくなる。この障壁によって、ソースおよびドレイン間の電界が小さい場合に、電流が流れにくくなるため、電流の立ち上がり特性が悪くなるという課題がある。
結晶性シリコン半導体装置としての特性を十分に発揮させ、その実用化に供するためには、ソース電極及びドレイン電極間の電流の立ち上がり特性を悪化させること無く、オフリーク電流を抑える必要がある。
本発明は、上記の課題に鑑みてなされたものであり、結晶性シリコン半導体装置の優位な特性を十分に発揮し得るために、電流の立ち上がり特性やオフリーク電流特性に優れた結晶性シリコン半導体装置およびその製造方法を提供することを目的とする。
本発明の上記目的は、基板上に積層された非晶質シリコン層及び結晶性シリコン層から成る半導体層と、前記半導体層と接するように互いに離隔して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間を流れる電流を制御するために、ゲート絶縁層を挟んで前記結晶性シリコン層と接するように設けられたゲート電極とから成る薄膜トランジスタにおいて、前記ソース電極は、前記非晶質シリコン層と直接接し、前記ドレイン電極は前記結晶性シリコン層と直接接することを特徴とする薄膜トランジスタによって達成される。
本発明に記載のトランジスタによれば、キャリアである電子がソース電極からドレイン電極へ流れる際、結晶性シリコン層及び非晶質シリコン層のヘテロ接合部分において、バンドギャップの広い非晶質シリコン層からバンドギャップの狭い結晶性シリコン層へと、常に順方向に電子が流れる。これにより、電流の立ち上がり特性を阻害することはなく、またオフリーク電流の経路である活性層のバックチャネル側に、バンドギャップの広い非晶質シリコン層があることにより、オフリーク電流を抑えられる。
本発明の第１の実施形態に係る半導体装置を概略的に示す図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。 本発明の第１の実施形態に係る半導体装置の変形例を概略的に示す図である。 本発明の第２の実施形態に係る半導体装置を概略的に示す図である。
＜第１実施形態＞
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。図１（ａ）と（ｂ）に、本発明の第１の実施形態に係る半導体装置の代表的な例の概略図を示す。（ａ）は断面図であり（ｂ）は平面図である。
図１（ａ）において、１００は高融点ガラス、石英、セラミック等の基板であり、ソース電極１１は、基板１００上に形成されたソース電極層１０１とオーミックコンタクト層１０２からなる。半導体層は、非晶質シリコン層１０３及び活性層となる結晶性シリコン層１０４からなる。
本発明に係る半導体装置の中で、シリコンの持ちうる構造の中から、ラマン分光法によるラマンスペクトルにおいて、ラマンシフト５２０ｃｍ−１付近にピークが観察され、特に結晶の体積分率が２０％以上であるようなシリコン層を結晶性シリコンと定義する。
ここで、５２０ｃｍ−１とは、ラマンスペクトルにおいて、典型的な結晶成分をもつシリコンの場合に、シリコン固有のフォノンエネルギーに対応するピークが見られるラマンシフトを指す。
また、体積分率とは、ラマン分光法のスペクトルを、結晶性シリコンによるピークと、非晶質シリコンによるピークに波形分離し、それぞれの波形を積分した値を用いて求めた、薄膜中における結晶性シリコンの相対的な体積比を指す。
非晶質シリコン層中にも、短距離的には結晶性シリコン層と同じ構造の領域は存在する。そこで本発明では、ラマンシフト５２０ｃｍ−１付近にピークが観察されても、結晶の体積分率が２０％以下であれば、非晶質シリコンとしており、５２０ｃｍ−１付近にピークが観察されない場合にも非晶質シリコンとする。
１０５はゲート絶縁層であり、１０７はゲート電極層、１０８はドレイン電極層である。ドレイン電極１２は、ドレイン電極層１０８とオーミックコンタクト層１０６からなり、図１（ａ）のように、ドレイン電極１２と結晶性シリコン層１０４は直接接触している。この構成により、結晶性シリコン層からドレイン電極へと、非晶質シリコン層を経ずに電子の移動が起こるため、ヘテロ接合部分での電位障壁が電子移動の障害とはならない。そのため電流の立ち上がり特性の向上を図ることができる。
図１（ａ）では、ゲート電極層１０７とゲート絶縁層１０５との間にオーミックコンタクト層１０６が形成されており、本実施例では、ゲート電極１３は、ゲート電極層１０７とオーミックコンタクト層１０６からなるものとする。ゲート電極層下のオーミックコンタクト層１０６はなくてもよい。
図１（ａ）のように、ソース電極上にオーバーラップしてゲート電極の形成を行うと、ソース・ゲート電極間のオフセット領域がなくなるため、ゲート電極に電圧を印加した際の立ち上がり時の抵抗を低減することができる。
ドレイン電極１２は、結晶性シリコン層１０４上の、ゲート絶縁層１０５が形成されていない領域に設ける。このとき図１（ａ）のように、ドレイン電極１２が、ゲート絶縁層１０５の上面又は端部の一部に接し、覆うように重ねて電極被覆領域１１０を形成してもよい。このような構成によれば、ドレイン電極にかかる電界が、ドレイン電極に覆われた電極被覆領域１１０下の活性層を弱く反転させることにより、ドレイン電極端の電界集中によるオフリーク電流を低減し、オフリーク電流の一因であるトンネル効果を抑制することができる。
次に、上記構造を持つＴＦＴの製造方法を、図２を用いて説明する。
まず、基板１００上に、スパッタ法や真空蒸着法等によって、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ｃｒ、Ａｌ、あるいはそれらの合金、それらの積層構造体からなるソース電極層１０１を１０〜３００ｎｍ堆積する。
さらにこのソース電極層１０１上に、オーミックコンタクト層１０２をプラズマＣＶＤ法で形成する。ここでオーミックコンタクト層１０２は、次に成膜する非晶質シリコン層１０３との接触を考慮すると、非晶質シリコン層１０３と同様の条件で成膜した、非晶質のｎ＋Ｓｉ層であることが望ましい。
オーミックコンタクト層１０２の厚みは、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。そして、これにレジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングを行うと、図２の（ａ）のようにソース電極１１が形成される。
次に図２の（ｂ）に示すように、プラズマＣＶＤ法で非晶質シリコン層１０３を形成する。なお、この非晶質シリコン層１０３の厚みは、一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。
ここで、非晶質シリコン層１０３の成膜条件は、結晶性シリコン層を成膜する場合に比べ、相対的に低パワー密度、高反応圧力、低水素希釈である。ＲＦパワー密度としては一般的には０．０１〜１Ｗ／ｃｍ２、望ましくは０．０１〜０．３Ｗ／ｃｍ２、反応圧力としては、一般的には０．５〜５ｔｏｒｒ、望ましくは０．７〜２ｔｏｒｒである。また、原料ガスとしてはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２ Ｃｌ２、ＳｉＦ４、ＳｉＨ２ Ｆ２、希釈ガスとしてＨ２や不活性ガスを用いる。なお、シリコン系原料ガスのＨ２希釈率は、一般には０〜２０倍、望ましくは０〜１５倍である。
また、非晶質シリコン層１０３にはドーパントとしてホウ素を混合しても良く、ドーピングガスとしてはＢＦ３、Ｂ２ Ｈ６が適用可能である。なお、ドーピング量は一般的には１×１０−１９ ａｔｍ／ｃｍ３以下、望ましくは１×１０−１７〜２×１０−１８ ａｔｍ／ｃｍ３ である。ホウ素のドーピングは、非晶質シリコン層１０３の電気特性を制御するために用いるものである。ここで次に成膜する結晶性シリコン層１０４の成長核生成促進のために、非晶質シリコン層１０３成膜後にハロゲン元素を含むガスでプラズマ処理を行ってもよい。
次に、図２（ｃ）に示すように、プラズマＣＶＤ法で結晶性シリコン層１０４を形成する。なお、この結晶性シリコン層１０４の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
活性層となる結晶性シリコン層１０４は、非晶質シリコン層１０３上に形成され、非晶質シリコン層１０３の上面に存在する結晶粒を核として連続的に成長させることが望ましい。活性層の結晶性を向上させることで、電流のオンオフ比を改善することができる。
ここで、この結晶性シリコン層１０４の成膜条件は、非晶質シリコン層を成膜する場合に比べ、相対的に高圧力、高水素希釈であり、ＲＦパワー密度としては一般的には０．０５〜１Ｗ／ｃｍ２、望ましくは０．１〜０．８Ｗ／ｃｍ２、反応圧力としては、一般的には１．０〜１０ｔｏｒｒ、望ましくは１．５〜８ｔｏｒｒである。また、原料ガスはＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２ Ｃｌ２、ＳｉＦ４、ＳｉＨ２ Ｆ２、希釈ガスとしてＨ２や不活性ガスを用いる。なお、シリコン系原料ガスのＨ２希釈率は、一般には１００〜２０００倍である。希釈率のより好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と、含まない場合で異なる。
また、結晶性シリコン層１０４の結晶性をより高くするためには、結晶性シリコン層を堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法を用いてもよい。これは成膜ガスのマスフローコントローラーを任意に調整することで可能であり、堆積する工程と、水素プラズマ照射工程との時間配分は、堆積速度と結晶化率を確認した上で、適宜調整される。
次に結晶性シリコン層１０４が形成された半導体層上に、レジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、非晶質シリコン層１０３と結晶性シリコン層１０４からなる半導体層を島状にアイソレーションする。
次に、図２（ｄ）に示すように、プラズマＣＶＤ法でゲート絶縁層１０５を形成する。なお、ゲート絶縁層１０５の厚みは、５０〜３００ｎｍである。このゲート絶縁層１０５としては、ＳｉＯ２やＳｉＮが用いられる。なお、このＳｉＯ２やＳｉＮはＴＥＯＳ（テトラエトキシシラン）とＯ２の混合ガス、ＳｉＨ４、ＮＨ３とＮ２の混合ガスからプラズマＣＶＤ法で積層される。
このゲート絶縁層１０５は、第１のゲート絶縁層と第２のゲート絶縁層による２層の積層構造にしても良い。この場合、図２（ｃ）に示す結晶性シリコン層１０４を形成した後、続けて第１のゲート絶縁層（不図示）を形成する。第１ゲート絶縁層の厚みは、３０〜２００ｎｍである。第１のゲート絶縁層（不図示）形成後、レジストでパターン形成をし、アイソレーションを行う。次に、パターン形成された第１ゲート絶縁層上に第２ゲート絶縁層（不図示）を形成する。第２ゲート絶縁層の厚みは１００〜３００ｎｍである。第２ゲート絶縁層までが形成された半導体は図２（ｄ）と同じ構成となる。
次にゲート絶縁膜１０５にレジストでパターンを形成し、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ドレイン電極が結晶性シリコン層１０４に接する箇所を設ける。
そして、オーミックコンタクト層１０６を成膜する。ドレイン電極と結晶性シリコン層の接触性を考慮すると、オーミックコンタクト層１０６は結晶性シリコン層１０４と同様の条件で成膜された結晶性シリコンであることが望ましい。
このオーミックコンタクト層１０６は、オーミックコンタクト層１０２と同様にプラズマＣＶＤ法で成膜され、厚みは一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。
ゲート電極１２と、ドレイン電極１３とは同時に成膜可能であり、ゲート電極層１０７及びドレイン電極層１０８は、厚みが１００〜６００ｎｍの、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ｃｒ、Ａｌやそれらの積層膜により形成される。レジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ゲート電極及びドレイン電極を形成する。
ゲート電極及びドレイン電極間のオフセット領域１０９は、露光の解像度のみで決定することができる。これは一般的なゲート電極とドレイン電極とが別層の場合におけるオフセットより小さく、精度よく作製可能であり、最適な値に調整することで電流のオンオフ比の向上を図ることができる。また電極被覆領域１１０は、適宜決定して調整することができる。
以上のプロセスで完成したものが図２（ｅ）である。なお、本発明の好適な実施形態は図１及び図２に示す薄膜トランジスタに限定されるわけではない。
次に、本実施形態における薄膜トランジスタの作製例について説明する。
スパッタ法により、ソース電極層１０１として５０ｎｍのＭｏ層を堆積させ、続いてプラズマＣＶＤ法でオーミックコンタクト層１０２を５０ｎｍ堆積した後、フォトリソグラフィーおよびドライエッチングにより、ソース電極を形成した。
次にプラズマＣＶＤ法により２００ｎｍの非晶質シリコン層１０３を堆積した。このときの非晶質シリコンの成膜条件は以下のようであった。
（成膜条件）
基板サイズ ３００×４００ｍｍ
基板温度 ３００℃
ＲＦパワー ０．０５Ｗ／ｃｍ２
圧力 １．５ｔｏｒｒ
ＳｉＨ４ ２５０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
さらに非晶質シリコン層１０３上に、連続成膜でプラズマＣＶＤ法により結晶性シリコン層１０４を堆積した。ここでは、結晶性シリコン層堆積工程と水素プラズマ照射工程を交互に繰返し行い、それぞれの工程の条件は以下の通りであった。
（成膜条件）
基板温度 ２００℃
ＲＦパワー ０．１８Ｗ／ｃｍ２
圧力 ２．０ｔｏｒｒ
膜厚 ５０ｎｍ
（堆積工程）
ＳｉＨ４ ２０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
（水素プラズマ照射工程）
ＳｉＨ４ ０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
（工程サイクル）
堆積／水素プラズマ照射 １０サイクル
さらに前記非晶質シリコン層１０３と結晶性シリコン層１０４をフォトリソグラフィーとドライエッチングで島状に形成した。
次に、結晶性シリコン層１０４上に、プラズマＣＶＤ法によりゲート絶縁層１０５として、ＳｉＮｘ膜を２００ｎｍ堆積し、ドライエッチングでパターニングした後、プラズマＣＶＤ法でオーミックコンタクト層１０６を５０ｎｍ堆積した。
最後にＭｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積した後、ウェットエッチングとドライエッチングにより、ゲート電極１３及びドレイン電極１２を形成した。オフセット領域１０９、電極被覆領域１１０の長さは、共に図１（ａ）の紙面方向に１μｍであった。
以上作製した薄膜トランジスタの電気特性を測定したところ、電流のオンオフ比が５桁以上の良好なトランジスタ特性を得られた。
上記はトップゲート型のトランジスタについて説明したが、図３に示すように、ボトムゲート型のトランジスタとしてもよい。
３００は基板であり、ゲート電極３３及びドレイン電極３２は、基板３００上に形成されたゲート電極層３０７又はドレイン電極層３０８及びオーミックコンタクト層３０６からなる。３０５はゲート絶縁層であり、半導体層は、活性層となる結晶性シリコン層３０４及び非晶質シリコン層３０３からなる。ドレイン電極３２と結晶性シリコン層３０４は直接接触している。
ソース電極３１は、ソース電極層３０１とオーミックコンタクト層３０２からなり、非晶質シリコン層３０３と直接接している。前述した図１のトップゲート型のように、ゲート電極上にオーバーラップしてソース電極の形成を行ってもよい。
また、ゲート絶縁層３０５が、ドレイン電極３２の上面又は端部の一部に接し、覆うように重ねて電極被覆領域を形成してもよい。
製造方法としては、基本的に前述したトップゲート型を応用できる。まず基板３００上に堆積させた、ゲート電極層３０７及びドレイン電極層３０８上に、オーミックコンタクト層３０６を積層し、エッチングによって、ゲート電極３３及びドレイン電極３２を形成する。
次に、ゲート絶縁層３０５を全面に成膜し、レジストでパターンを形成した後、エッチングによりドレイン電極３２上部の一部を除く。その後全面に、半導体層である、結晶性シリコン層３０４及び非晶質シリコン層３０３を積層し、島状にアイソレーションする。
最後に、非晶質シリコン層３０３上の、オーミックコンタクト層３０２及びソース電極層３０１からなるソース電極３１をエッチングによって形成する。
＜第２実施形態＞
図４に、本発明の第２の実施形態に係る半導体装置の代表的な例の概略図を示す。第１実施形態と異なるところは、ドレイン電極層４０８が、ソース電極層４０１と同様に基板上に設けられているところである。
本実施形態では、基板４００上に、ソース電極層４０１及びドレイン電極層４０８が設けられており、各電極層の上にオーミックコンタクト層４０２がある。半導体層は、第１実施形態と同様に、非晶質シリコン層４０３及び活性層となる結晶性シリコン層４０４からなる。
第１の実施形態と同様、ソース電極層４０１及びオーミックコンタクト層４０２からなるソース電極４１は、非晶質シリコン層４０３に直接接し、かつ、ドレイン電極層４０８及びオーミックコンタクト層４０２からなるドレイン電極４２が、結晶性シリコン層４０４に直接接する構造となっている。
４０５はゲート絶縁層であり、結晶性シリコン層４０４上に設けられ、４０７はゲート電極である。第１実施形態の図１と同様に、ソース電極上にオーバーラップしてゲート電極の形成を行ってもよい。
次に、上記構造を持つＴＦＴの製造方法を説明する。
まず、高融点ガラス、石英、セラミック等の基板４００上に、第１実施形態と同様に、ソース電極層４０１及びドレイン電極層４０８を１０〜３００ｎｍ堆積する。
さらにこのソース電極層４０１及びドレイン電極層４０８上に、オーミックコンタクト層４０２として、ｎ型非晶質シリコン層（ｎ＋Ｓｉ）をプラズマＣＶＤ法で形成する。オーミックコンタクト層４０２の厚みは、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。そして、これにレジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングを行い、ソース電極及びドレイン電極が形成される。
次に、第１実施形態と同様に、プラズマＣＶＤ法で非晶質シリコン層４０３を形成する。なお、この非晶質シリコン層４０３の厚みは、一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。
非晶質シリコン層４０３は、フォトリソグラフィーおよびドライエッチングにより、ドレイン電極４２上部の一部または全部に非晶質シリコン層が残らないように、パターニングを行う。
次に、プラズマＣＶＤ法で結晶性シリコン層４０４を形成する。なお、この結晶性シリコン層４０４の厚みは、一般には２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
活性層となる結晶性シリコン層４０４は、非晶質シリコン層４０３の上面に存在する結晶粒を核として成長させることが望ましい。
続いて、結晶性シリコン層４０４が形成された半導体層上に、レジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、非晶質シリコン層４０３と結晶性シリコン層４０４からなる半導体層を島状にアイソレーションする。
最後に、ゲート絶縁層４０５をプラズマＣＶＤ法で形成後、厚みが１００〜６００ｎｍのゲート電極層４０７を形成する。具体的には、ゲート絶縁層４０５上に電極材料層を成膜し、レジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ゲート電極４０７を形成する。
本実施形態における薄膜トランジスタの作製例について説明する。
まずスパッタ法により、ソース電極層４０１及びドレイン電極層４０８として５０ｎｍのＭｏ層を基板上に堆積させた。続いてプラズマＣＶＤ法でオーミックコンタクト層４０２を５０ｎｍ堆積した後、フォトリソグラフィーおよびドライエッチングにより、ソース電極及びドレイン電極をパターニングして形成した。
次にプラズマＣＶＤ法により２００ｎｍの非晶質シリコン層４０３を堆積した。このときの非晶質シリコンの成膜条件は以下のようであった。
（成膜条件）
基板サイズ ３００×４００ｍｍ
基板温度 ３００℃
ＲＦパワー ０．０５Ｗ／ｃｍ２
圧力 １．５ｔｏｒｒ
ＳｉＨ４ ２５０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
次に前記非晶質シリコン層４０３をフォトリソグラフィーおよびドライエッチングにより、パターニングを行った。
さらにこの非晶質シリコン層の上に、プラズマＣＶＤ法により結晶性シリコン層４０４を堆積した。ここでは、結晶性シリコン層堆積工程と水素プラズマ照射工程を交互に繰返し行っており、それぞれの工程の条件は以下の通りである。
（成膜条件）
基板温度 ２００℃
ＲＦパワー ０．１８Ｗ／ｃｍ２
圧力 ２．０ｔｏｒｒ
膜厚 ５０ｎｍ
（堆積工程）
ＳｉＨ４ ２０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
（水素プラズマ照射工程）
ＳｉＨ４ ０ｓｃｃｍ
Ｈ２ ２０００ｓｃｃｍ
（工程サイクル）
堆積／水素プラズマ照射 １０サイクル
さらに前記非晶質シリコン層４０３と結晶性シリコン層４０４をフォトリソグラフィーとドライエッチングで島状に形成した。
次に、この島状の結晶性シリコン層４０４上にプラズマＣＶＤ法によりゲート絶縁層１０５としてＳｉＮｘ膜を２００ｎｍ堆積し、ドライエッチングでパターニングした後、Ｍｏ／Ａｌ、５０ｎｍ／５００ｎｍのメタル層を堆積し、ウェットエッチングもしくはドライエッチングにより、ゲート電極４０７を形成した。
この薄膜トランジスタの電気特性を測定したところ、電流のオンオフ比が５桁以上の良好なトランジスタ特性を得られた。
１００、３００、４００ 基板
１０１、３０１、４０１ ソース電極層
１０２、３０２、４０２ オーミックコンタクト層
１０３、３０３、４０３ 非晶質シリコン層
１０４、３０４、４０４ 結晶性シリコン層
１０５、３０５、４０５ ゲート絶縁層
１０６、３０６ オーミックコンタクト層
１０７、３０７、４０７ ゲート電極層
１０８、３０８、４０８ ドレイン電極層
１０９ ゲート・ドレイン間オフセット領域
１１０ 電極被覆領域

Claims (9)

  1. 基板上に積層された非晶質シリコン層及び結晶性シリコン層から成る半導体層と、前記半導体層と接するように互いに離隔して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極間を流れる電流を制御するために、ゲート絶縁層を挟んで前記結晶性シリコン層と接するように設けられたゲート電極とから成る薄膜トランジスタにおいて、
    前記ソース電極は、前記非晶質シリコン層と直接接し、前記ドレイン電極は前記結晶性シリコン層と直接接することを特徴とする薄膜トランジスタ。
  2. 前記半導体層は前記基板側に非晶質シリコン層が位置するように積層され、前記ソース電極は前記基板と前記非晶質シリコン層との間に設けられ、前記ドレイン電極は前記結晶性シリコン層上に設けられることを特徴とする請求項１に記載の薄膜トランジスタ。
  3. 前記半導体層は前記基板側に結晶性シリコン層が位置するように積層され、前記ドレイン電極及びゲート電極は前記基板と前記結晶性シリコン層との間に設けられ、前記ソース電極は前記非晶質シリコン層上に設けられることを特徴とする請求項１に記載の薄膜トランジスタ。
  4. 前記ゲート絶縁層は、前記結晶性シリコン層に接する領域の一部に形成され、前記ドレイン電極は、前記ゲート絶縁層が形成されていない、前記結晶性シリコン層に接する領域に設けられることを特徴とする請求項１乃至３の何れか一項に記載の薄膜トランジスタ。
  5. 前記ドレイン電極は、その一部が前記ゲート絶縁層を挟んで前記結晶性シリコン層と接し、前記ゲート電極と離隔して設けられたことを特徴とする請求項１乃至４の何れか一項に記載の薄膜トランジスタ。
  6. 前記ソース電極及びドレイン電極は、前記基板と半導体層との間に設けられ、前記非晶質シリコン層は、少なくとも一部を除く前記ドレイン電極上及び前記ソース電極上及び基板上に設けられ、前記結晶性シリコン層は前記非晶質シリコン層上及び非晶質シリコン層が形成されていない前記ドレイン電極上に設けられた請求項１に記載の薄膜トランジスタ。
  7. 基板上の一部の領域にソース電極を形成する工程と、
    前記基板及びソース電極上に非晶質シリコン層及び結晶性シリコン層を順に積層する工程と、
    前記結晶性シリコン層上に、前記ソース電極に対して前記基板の表面に沿った方向に離隔した一部の領域を除いてゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上にゲート電極を形成する工程と、
    前記ゲート絶縁層が形成されていない領域の結晶性シリコン層上にドレイン電極を形成する工程と、
    から成る薄膜トランジスタの製造方法。
  8. 前記ゲート電極を形成する工程及びドレイン電極を形成する工程が、前記ゲート絶縁層上及びゲート絶縁層が形成されていない領域の結晶性シリコン層上に電極材料層を形成する工程と、前記電極材料層をパターニングすることによって、前記ゲート電極及びドレイン電極を同時に形成する工程とから成る請求項７に記載の薄膜トランジスタの製造方法。
  9. 基板上の一部の領域にゲート電極及びドレイン電極を形成する工程と、
    前記基板及び前記ゲート電極上と、一部領域を除いた前記ドレイン電極上とに、ゲート絶縁層を形成する工程と、
    前記ゲート絶縁層及び前記ゲート絶縁層が形成されていないドレイン電極上に、結晶性シリコン層及び非晶質シリコン層を順に積層する工程と、
    前記非晶質シリコン層上にソース電極を形成する工程と、
    から成る薄膜トランジスタの製造方法。
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