KR100257064B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 소정 부분을 노출시키는 마스크층을 형성하는 공정과, 상기 반도체기판 상의 노출된 부분에 제 1 도전형의 불순물이 고농도로 도핑된 제 1 에피층을 선택적으로 형성하고 상기 반도체기판이 노출되도록 상기 마스크층을 제거하는 공정과, 상기 반도체기판의 노출된 부분과 상기 제 2 에피층 상에 제 1 도전형의 불순물이 저농도로 도핑된 제 2 에피층을 형성하는 공정과, 상기 제 2 에피층 상의 상기 제 1 에피층과 대응하는 부분과 소정 부분에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 공정과, 상기 제 1 및 제 2 게이트를 마스크로 사용하여 상기 제 2 에피층에 제 2 도전형의 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 불순물영역을 형성하는 공정을 구비한다. 따라서, 제 1 및 제 2 N모스트랜지스터는 '온' 동작시 문턱전압을 동일하게 낮게하여 높은 전류구동능력을 가져 고속으로 동작하면서 '오프'시 제 1 에피층에 의해 접지(Vss) 또는 전원전압단(Vdd)과 인접하는 제 1 N모스트랜지스터에 의해 누설전류가 흐르는 것을 억제하여 소비 전류를 감소시킬 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 기판 전압의 변화에 따라 직렬로 연결된 소자들이 서로 다른 문턱 전압의 변화량을 갖는 반도체장치의 제조방법에 관한 것이다.
일반적으로 CMOS 구조를 갖는 낸드게이트(NAND gate)는 출력단(Vout)과 접지(Vss) 사이에 입력(Vin) 수 만큼의 N모스트랜지스터가 직렬로 연결되고, 전원전압단(Vdd)과 출력단(Vout) 사이에 입력 수 만큼의 P모스트랜지스터가 병렬로 연결된다. 또한, CMOS 구조를 갖는 노아게이트(NOR gate)는 전원전압단(Vdd)과 출력단(Vout) 사이에 입력(Vin) 수 만큼의 P모스트랜지스터가 직렬로 연결되고, 출력단(Vout)과 접지(Vss) 사이에 입력 수 만큼의 N모스트랜지스터가 병렬로 연결된다.
상기와 같이 CMOS 구조를 갖는 낸드게이트 및 노아게이트는 전원전압단(Vdd) 및 접지(Vss)에 연결되는 트랜지스터가 소비 전력이 작으면서 고속으로 동작하여야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형 반도체기판(11)의 소자의 활성영역 상에 표면을 열산화하여 게이트절연막(13)을 형성한다. 그리고, 게이트절연막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피(photolithography) 방법으로 패터닝하여 제 1 및 제 2 게이트(15)(17)를 형성한다. 상기에서 제 1 및 제 2 게이트(15)(17)는 2입력 낸드게이트의 출력단(Vout)과 접지(Vss) 사이에 직렬로 연결되는 N모스트랜지스터를 형성하기 위한 것이다.
상기에서 반도체기판(11)이 N형일 경우에는 제 1 및 제 2 게이트(15)(17)는 2입력 노아게이트의 전원전압단(Vdd)과 출력단(Vout) 사이에 직렬로 연결된 P모스트랜지스터를 형성하기 위한 것이다.
도 1b를 참조하면, 제 1 및 제 2 게이트(15)(17)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다. 상기에서 제 1 및 제 2 게이트(15)(17) 사이의 저농도영역(19)은 제 1 및 제 2 게이트(15)(17)의 공통으로 사용된다. 반도체기판(11)의 저농도영역(19) 사이는 채널이 된다.
도 1c를 참조하면, 제 1 및 제 2 게이트(15)(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 반도체기판(11) 상에 제 1 및 제 2 게이트(15)(17)를 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착한 후 제 1 및 제 2 게이트(15)(17)의 표면과 반도체기판(11)이 노출되도록 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 방법으로 에치백(etchback)하므로써 형성된다.
그리고, 제 1 및 제 2 게이트(15)(17)와 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이 때, 고농도영역(23)은 저농도영역(19)과 중첩되게 형성된다.
상술한 종래 기술에 따른 반도체장치는 접지(Vss) 또는 전원전압단(Vdd)과 출력단(Vout) 사이에 직렬로 연결된 반도체장치는 동일한 기판 농도를 가지므로 '온(on)' 및 '오프(off)'시 동일한 문턱전압을 갖는다.
그러나, 종래 기술에 따른 반도체장치는 문턱전압이 낮을 때에는 높은 전류구동능력을 가져 고속으로 동작하나 접지(Vss) 또는 전원전압단(Vdd)과 인접하는 소자의 오프 상태에서 누설전류가 흘러 소비 전류가 증가되며, 또한, 문턱전압이 낮을 때에는 접지(Vss) 또는 전원전압단(Vdd)과 인접하는 소자의 오프 상태에서 누설전류가 흐르는 것을 억제하여 소비 전류를 감소시키나 전류구동능력이 저하되어 동작 속도가 감소되는 문제점이 있었다.
따라서, 본 발명의 목적은 높은 전류구동능력을 가져 고속으로 동작하면서 소비 전류를 감소시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소정 부분을 노출시키는 마스크층을 형성하는 공정과, 상기 반도체기판 상의 노출된 부분에 제 1 도전형의 불순물이 고농도로 도핑된 제 1 에피층을 선택적으로 형성하고 상기 반도체기판이 노출되도록 상기 마스크층을 제거하는 공정과, 상기 반도체기판의 노출된 부분과 상기 제 2 에피층 상에 제 1 도전형의 불순물이 저농도로 도핑된 제 2 에피층을 형성하는 공정과, 상기 제 2 에피층 상의 상기 제 1 에피층과 대응하는 부분과 소정 부분에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 공정과, 상기 제 1 및 제 2 게이트를 마스크로 사용하여 상기 제 2 에피층에 제 2 도전형의 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 2a를 참조하면, P형 반도체기판(31)의 소자의 활성영역 상에 표면을 열산화하여 버퍼산화막(33)을 형성하고, 이 버퍼산화막(33) 상에 질화실리콘을 CVD 방법으로 증착하여 마스크층(35)을 형성한다.
마스크층(35) 및 버퍼산화막(33)을 패터닝하여 반도체기판(31)의 소정 부분을 노출시킨다. 그리고, 반도체기판(31)의 노출된 부분 상에 선택적 에피택셜성장(selective epitaxial growing) 방법으로 보론(B), 또는, BF2등의 P형 불순물이 5×1017∼5×1018／㎠ 정도의 고농도로 도핑된 제 1 에피층(37)을 형성한다. 상기에서 제 1 에피층(37)은 이후에 형성될 제 1 N모스트랜지스터의 기판 농도를 증가시켜 '오프'시 기판 효과(body effect)에 따라 인가되는 기판전압의 변화에 따른 감마(gamma) 값을 증가시킨다. 그러므로, 제 1 N모스트랜지스터는 이 제 1 N모스트랜지스터와 동시에 형성될 제 2 N모스트랜지스터 보다 '오프'시 문턱전압의 변화량이 크게되어 누설전류를 감소시킨다.
상기에서, 제 1 에피층(37)을 에피택셜성장 중에 불순물을 도핑하거나, 또는, 에피택셜성장 후에 불순물을 이온 주입하여 형성할 수 있다.
도 2b를 참조하면, 마스크층(35) 및 버퍼산화막(33)을 선택적으로 제거하여 반도체기판(31)을 노출시킨다. 그리고, 반도체기판(31)의 노출된 부분과 제 1 에피층(37) 상에 선택적 에피택셜성장 방법으로 보론(B), 또는, BF2등의 P형 불순물이 저농도로 도핑된 제 2 에피층(39)을 형성한다. 이 때, 제 2 에피층(39)의 제 1 에피층(37)과 대응하는 부분은 제 1 에피층(37)에 도핑된 불순물이 확산되어 도핑 농도가 증가되어 문턱전압이 증가하게 된다. 그러므로, 제 2 에피층(39) 상에 제 1 에피층(37)과 대응하는 부분을 노출시키는 감광막(40)을 형성한 후 제 2 에피층(39)의 다른 부분과 도핑농도가 같아지도록 인(P), 아세닉(As) 또는 안티몬(Sn) 등의 N형 불순물을 선택적으로 저농도로 카운터 도핑하여 문턱전압을 일치시킨다.
도 2c를 참조하면, 감광막(40)을 제거한다. 그리고, 제 2 에피층(39) 상에 열산화 방법에 의해 게이트절연막(41)을 형성한다. 그리고, 게이트절연막(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 제 2 에피층(39)이 노출되도록 패터닝하여 제 1 및 제 2 게이트(43)(45)를 형성한다. 상기에서 제 1 및 제 2 게이트(43)(45)는 2입력 낸드게이트의 출력단(Vout)과 접지(Vss) 사이에 직렬로 연결되는 제 1 및 제 2 N모스트랜지스터를 형성하기 위한 것이다.
상기에서 반도체기판(31)이 N형일 경우에는 제 1 및 제 2 게이트(43)(45)는 2입력 노아게이트의 전원전압단(Vdd)과 출력단(Vout) 사이에 직렬로 연결된 제 1 및 제 2 P모스트랜지스터를 형성하기 위한 것이다.
제 1 및 제 2 게이트(43)(45)를 마스크로 사용하여 제 2 에피층(39)의 노출된 부분에 인(P), 아세닉(As) 또는 안티몬(Sn) 등의 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(47)을 형성한다. 상기에서 제 1 및 제 2 게이트(43)(45) 사이의 저농도영역(47)은 제 1 및 제 2 N모스트랜지스터의 공통 노드로 사용된다. 반도체기판(31)의 저농도영역(47) 사이는 채널이 된다.
도 2d를 참조하면, 제 1 및 제 2 게이트(43)(45)의 측면에 측벽(49)을 형성한다. 상기에서 측벽(49)을 산화실리콘 또는 산화실리콘 등의 절연물질을 CVD 방법으로 증착한 후 RIE 등의 방법으로 에치백하여 형성한다.
제 1 및 제 2 게이트(43)(45)와 측벽(49)을 마스크로 사용하여 제 2 에피층(39)에 인(P), 아세닉(As) 또는 안티몬(Sb) 등의 N형 불순물을 고농도로 이온 주입하여 고농도영역(51)을 형성한다.
상술한 바와 같이 형성된 반도체장치는 제 1 및 제 2 N모스트랜지스터가 '온' 동작시 동일한 문턱전압을 가지나 제 1 에피층에 의해 '오프'시 문턱전압은 기판 효과(body effect)에 의해 감마(gamma) 값이 증가되므로 제 1 N모스트랜지스터가 제 2 N모스트랜지스터 보다 크게된다.
따라서, 본 발명에 따라 형성된 제 1 및 제 2 N모스트랜지스터는 '온' 동작시 문턱전압을 동일하게 낮게하여 높은 전류구동능력을 가져 고속으로 동작하면서 '오프'시 제 1 에피층에 의해 접지(Vss) 또는 전원전압단(Vdd)과 인접하는 제 1 N모스트랜지스터에 의해 누설전류가 흐르는 것을 억제하여 소비 전류를 감소시킬 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 상에 소정 부분을 노출시키는 마스크층을 형성하는 공정과,상기 반도체기판 상의 노출된 부분에 제 1 도전형의 불순물이 고농도로 도핑된 제 1 에피층을 선택적으로 형성하고 상기 반도체기판이 노출되도록 상기 마스크층을 제거하는 공정과,상기 반도체기판의 노출된 부분과 상기 제 2 에피층 상에 제 1 도전형의 불순물이 저농도로 도핑된 제 2 에피층을 형성하는 공정과,상기 제 2 에피층 상의 상기 제 1 에피층과 대응하는 부분과 소정 부분에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 공정과,상기 제 1 및 제 2 게이트를 마스크로 사용하여 상기 제 2 에피층에 제 2 도전형의 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 에피층을 불순물이 5×1017∼5×1018／㎠로 도핑하여 형성하는 반도체장치의 제조방법.
- 청구항 2에 있어서 상기 제 1 도전형의 제 1 에피층을 에피택셜성장 중에 불순물을 도핑하거나, 또는, 에피택셜성장 후에 불순물을 이온 주입하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 2 에피층의 상기 제 1 에피층과 대응하는 부분은 제 1 도전형의 불순물을 카운터 도핑하는 공정을 더 구비하는 반도체장치의 제조방법.
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