KR930006138B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치의 제조방법
제1a~e도는 종래의 씨모스 트랜지스터의 제조공정도.
제2a~f도는 이 발명에 따른 씨모스 트랜지스터의 제조 공정도이다.
이 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 단결정 실리콘 기판상에 N 및 P모스 트랜시스터로 구성되는 반도체 장치의 제조방법에 관한 것이다.
반도체 기판상에 P 및 N모스 트랜지스터를 함께가지는 것을 씨모스 트랜지스터(Complementary MOS Transistor)라 한다. 이 씨모스 트랜지스터는 N모스 트랜지스터와 P모스 트랜지스터가 드레인을 통해 직렬로 연결되어 출력단을 이루며, 게이트들은 입력단에 공통적으로 연결되어 있다. 상기 P 및 N모스 트랜지스터는 각각 '-' 및 '+'의 드레쉬홀드 전압(Threshold Voltage)을 가지므로 입력에 따라 소정의 트랜지스터가 '온(ON)' 또는 '오프(OFF)' 될때 다른 트랜지스터는 '오프' 또는 '온'으로 상반되게 동작된다. 즉, 입력이 하이(Vcc)이면 P모스 트랜지스터는 '오프'되고 N모스 트랜지스터는 '온'되어 로우(=GND)를 출력하며, 입력이 로우이면 N모스 트랜지스터는 '오프'되고 P모스 트랜지스터는 '온'되어 하이를 출력한다. 따라서, 씨모스 트랜지스터는 입력상태에 따라 P 또는 N모스 트랜지스터중 어느 하나만 동작하므로 매우 적은 소비전력을 필요로하며 동작속도가 매우 빠르다.
제1a~e도는 종래의 씨모스 트랜지스터의 제조공정도이다.
제1a도에 있어서, P형 반도체 기판(1)상에 산화막(3) 및 감광막(5)을 형성한 후 통상의 사진식각방법에 의해 N형의 웰을 형성하기 위한 영역의 감광막(5)를 제거한다. 그 다음 상기 산화막(3)의 표면에 남아 있는 감광막(5)을 마스크로하여 N형 이온주입영역(7)을 형성한다. 제1b도에 있어서, 상기 감광막(5)을 제거한후 상기 N형 이온주입영역(7)을 활성화시켜 N형 웰(9)을 형성한 후 상기 산화막(3)을 제거한다. 그 다음 상기 기판(1)의 전표면에 얇은 산화막(11)과 질화막(12)을 형성한 후 통상의 포토리소그래피(Phtolithography) 방법에 의해서 채널스토퍼(Channel Stopper)를 형성할 영역위에 있는 질화막(12)을 제거하고 통상의 이온주입 공정으로 N형 및 P형 이온주입영역들(13),(14)을 형성한다. 상기 N형 및 P형이 이온주입영역들(13),(14)은 두번의 마스크공정과 이온주입공정이 필요하며, 이 N형 이온주입영역(13)은 웰(9)에, P형 이온주입영역(14)은 기판(1)에 각각 형성한다. 제1c도에 있어서, 상기 노출된 산화막(11)을 이용하여 필드산화막(17)을 형성한다. 이때, 상기 이온주입영역(13), (14)들이 활성화되어 상기 필드산화막(17)의 하부에 채널스토퍼(18), (19)들이 형성된다. 제1d도에 있어서, 상기 산화막(11)과 절화막(12)을 제거한다. 그다음 전표면에 게이트 산화막(21)을 형성하고, 그 게이트 산화막(21)의 표면에 게이트 전극들(23),(24)을 형성한다. 그후 N 및 P모스 트랜지스터의 소오스 및 드레인 영역들을 형성하기 위한 P형 및 N형의 이온주입 영역들(25), (27)을 형성한다. 이때, 상기 기판(1) 및 웰(9)에도 P형 및 N형의 이온주입영역들(26), (28)이 형성된다. 상기 P형 및 N형의 이온주입영역들(25), (26), (27), (28)을 형성하기 위하여 두번의 마스크 공정 및 이온주입 공정이 필요하다. 그 다음 상기 산화막(21)의 표면에 이온주입 마스크로 사용되고 남아있는 감광막을 제거한다. 제1e도에 있어서, 상기 이온주입영역들(25), (26), (27), (28)을 활성화하고 확산시켜 확산영역들 (29), (30), (31), (32)을 형성한다. 상기 기판(1) 및 웰(9)에 형성되는 P형 및 N형의 이온주입 영역들 (30), (32)은 이 기판(1)및 웰(9)에 전압을 인가하기 위한 영역들이다.
상술한 바와같이 제조된 씨모스트랜지스터 구조에서 웰(9)의 P형의 확산영역(29), 웰(9) 및 기판(1)을 단자로 하는 PNP형 수직 바이폴라트랜지스터와, 기판(1) 내의 N형 확산영역(31), 기판(1) 및 웰(9)을 단자로하는 NPN형 수평바이폴라 트랜지스터가 필연적으로 만들어진다.
여기에서, 상기 소자에 인가되는 전압이 높으면 기생바이폴라들이 동작하여 웰과 기판내부로 비정상적인 큰 전류가 흘러 소자를 파괴시키는 래치업(Latch up)형상이 발생되는 문제점이 있었다. 또한, 종래의 씨모스트랜지스터의 제조방법이 있어 P 및 N모스트랜지스터의 드레쉬홀드전압의 조절과 펀치드루우(Punch Through) 현상을 방지하기 위한 이온주입공정을 추가하게되면 선택적으로 이온주입되도록 2개의 마스크공정이 필요하게 되는 문제점이 있었다.
일반적으로 래치업현상을 억제하는데는 여러방법이 있다.
첫째로, 수직바이폴라 트랜지스터의 베이스단자가 되는 웰을 깊게 형성한다. 둘째로, 기판에 형성되는 모스트랜지스터와 웰사이의 간격을 크게하여 수평바이폴라트랜지스터의 동작을 어렵게 한다. 세째로, 기판이나 웰의 농도를 높여 저항값을 낮추면 기판과 웰내부의 전압변화가 적어져서 바이폴라트랜지스터들의 특성을 억제시킨다.
이 발명의 목적은 래치업현상을 억제할 수 있는 반도체장치의 제조방법을 제공함에 있다.
이 방법의 다른 목적은 마스크의 사용을 최소화하여 공정이 간단한 반도체장치의 제조방법을 제공함에 있다.
상기와 목적을 달성하기 위하여 이 발명은, 반도체장치의 제조방법에 있어서, 제1도전형의 반도체 기판의 일측에 제2도정형의 불순물로 각각 깊이가 깊고 얕은 제1 및 제2웰을 형성하는 공정과, 상기 반도체기판의 타측에 제1도전형의 불순물로 제3웰을 형성하는 공정과, 상기 제2 및 제3웰의 소정부분에 제1 및 제2트랜지스터 영역을 한정하기 위한 필드산화막을 형성하는 공정과, 상기 제1및 제2트랜지스터 영역의 상부에 게이트 산화막을 형성한 후 상기 게이트 산화막상에 다결정 실리콘으로 제1 및 제2게이트전극들을 형성하는 공정과, 상기 제2게이트전극 양측의 제2트랜지스터 영역과 상기 제1트랜지스터영역을 제외한 제2웰 상에 제2도전형의 불순물로 소오스 및 드레인 영역과 상기 제2웰에 전압을 인가하는 제1확산 영역을 형성하는 공정과, 상기 제1게이트전극 양측의 제1트랜지스터 영역과 상기 제2트랜지스터 영역을 제외한 제3웰상에 제1도전형의 불순물로 소오스 및 드레인 영역과 상기 제3웰에 전압을 인가하는 제2확산영역을 형성하는 공정을 구비하는 반도체 장치의 제조방법을 특징으로 한다.
이하, 이 발명에 따른 반도체 장치의 제조방법의 바람직한 하나의 실시예에 대하여 첨부 도면에 따라 상세히 설명한다.
제2a~f도는 이 발명에 따른 반도체장치의 제조방법을 나타내는 공정도이다.
출발물질은 P형 불순물 농도가 1015/㎠이고, 비저항이 1-20Ω㎝이며, 결정면의 방향이 (100)인 P형 단결정 실리콘 반도체기판이다. 제2a도에 있어서, P형의 반도체기판(41)의 표면에 산화막(43), 질화막(45) 및 감광막(47)을 순차적으로 형성하고 통상의 방법으로 상기 반도체기판(41)일측 상부의 감광막(47)과 질화막(45)를 제거한다. 그 다음 상기 남아있는 감광막(47)과 질화막(45)을 마스크로하여 제1 및 제2이온주입영역(49), (51)을 형성한다. 이때 상기 제1이온주입영역(49)은 N형 분순물증 인(Phosphor)등의 확산계수가 큰 불순물이온을 0.5~1.2MeV의 높은 에너지로 도우즈(Dose)량 5×1012이온/㎠로 주입하여 반도체기판(41)표면으로 부터 5~6㎛ 정도의 깊이에 형성된다.
또한, 상기 제2이온주입영역(51)은 N형 불순물중 인등의 확산계수가 큰 불순물이온과 아세닉(As)등의 확산계수가 작은 불순물이온을 각각 주입하여 형성된다. 즉, 상기 제2이온주입영역(51)은 인등을 100KeV정도의 에너지로 도우즈 10+3이온/㎠로 이온주입한 후, 계속하여 상기 인등과 동일한 조건으로 As등을 주입하여 형성한다.
제2b도에 있어서, 상기 남아있는 감광막(47)을 제거한후 상기 질화막(45)을 마스크로 하여 상기 반도체기판(41)의 타측에 습식방법으로 5000Å 정도의 두꺼운 산화막(53)을 형성한다. 그다음 상기 두꺼운 산화막(53)을 이온주입 마스크로 이용하여 제3이온주입영역(55)을 형성한다. 상기 제3이온주입영역(55)는 P형 불순물중 보론(B)등의 확산계수가 큰 불순물이온과 이불화붕소(BF2)등의 확산계수가 작은 불순물이온은 각각 주입하여 형성된다. 즉, 상기 제3이온주입영역(55)은 상기 제2이온주입영역(51)과 동일한 방법으로 형성한다.
제2c도에 있어서, 상기 이온주입된 불순물들이 확산되도록 약 1100℃ 정도로 드라이브인 (Drive in)을 하여 제1, 제2 및 제3웰(57), (59), (61)을 형성한다. 상기 제1웰(57)은 상기 반도체기판(41)의 일부분에서 깊게 형성되며, 상기 제2 및 제3웰(59), (61)은 이 제1웰(57)과 반도체기판(41)의 표면에 각각 고농도로 형성된다. 그 다음 상기 산화막들(43), (53)을 제거한다. 계속해서 전표면에 산화막(63)과 질화막(65)을 형성한 후 통상의 포토리소그래피 방법에 의해 필드산화막이 형성될 영역의 질화막(65)을 제거하고 열산화법에 의해 상기 제2웰 및 제3웰(59), (61)의 표면에 필드산화막(67)을 형성한다.
이때 상기 필드산화막(67)은 도시되어 있는바와 같이, 상기 제2 및 제3웰(59), (61)의 경계부분과 상기 제2 및 제3웰(59), (61)의 소정부분에 형성된다.
제2d도에 있어서, 상기 질화막(65)과 산화막(63)을 제거한다. 그다음 전표면에 게이트산화막(69)을 형성하고, 이 게이트산화막(69)의 표면에 다결정실리콘으로 통상적인 방법에 의해 게이트전극들(71), (72)을 형성한다. 그다음 상기 제2게이트(72)양측의 제3웰(61)과 상기 제1게이트(71) 양측을 제외한 제2웰(59)이 노출되도록 감광막(73)을 형성한 후, N모스트랜지스터의 소오스 및 드레인 영역을 형성하기 위하여 상기 감광막(73)을 마스크로하여 상기 제3웰(61)에 As 또는 인등의 N형 불순물이온율 50KeV정도의 에너지로 도우즈 5×1015이온/㎠정도로 주입하여 제6이온주입영역(79)을 형성한다. 이때, P모스트랜지스터영역을 제외한 제2웰(59)의 표면에는 전압인가영역을 형성하기 위한 제7이온주입영역(80)이 형성된다.
제2e도에 있어서, 상기 감광막(73)을 제거한다. 그 다음 전표면에 감광막(77)을 형성하여 통상의 사진공정에 의해 제2웰(59)의 P모스트랜지스터 영역을 노출시킨다.
이때, N모스트랜지스터 영역을 제외한 제3웰(61)의 표면도 노출시킨다. 그 다음인, 보론(B) 또는 BF2등의 P형 불순물이온을 50KeV 정도의 에너지로 도오즈 5×1015이온/㎠ 정도로 주입하여 제4 및 제5이온주입영역(75), (76)을 형성한다.
제2f도에 있어서, 상기 감광막(77)을 제거한 후, 약 900℃에서 드라이브인시켜 상기 제4, 제5, 제6 및 제7이온주입영역(75), (76), (79), (80)을 확산시켜 제1, 제2, 제3 및 제4확산영역(81), (82), (83), (84)을 형성한다. 상기 제1 및 제3확산영역(81), (83)은 P모스 및 N모스 트랜지스터의 소오스 및 드레인영역이 상기 제2 및 제4확산영역(82), (84)은 제3 및 제2웰(61), (59)에 전압을 인가하는 영역이 된다.
상술한 바와같이, 고에너지의 이온주입에 의해 깊은 웰을 형성하고, 반도체기판과 웰의 표면에 각각 고농도의 웰을 형성하여 저항값을 작게하므로 래치업을 방지할 수 있다. 또한, 반도체기판과 웰의 표면에 형성된 고농도의 웰은 모스트랜지스터의 펀치 드루우 현상을 방지하고, 소자들을 분리할 수 있다.
따라서 이 발명은 래치업현상을 억제하여 소자의 특성을 개선하며, 또한 소자분리와 펀치드루우현상의 억제를 하기위하여 웰형상 이온주입시 동시에 이온주입을 하므로 제조공정이 간단해지는 이점이 있다.

Claims (5)

  1. 반도체장치의 제조방법에 있어서, 제1도전형의 반도체기판의 일측에 제2도전형의 불순물로 각각 깊이가 깊고 얕은 제1 및 제2웰을 형성하는 공정과, 상기 반도체기판의 타측에 제1도전형의 불순무로 제3웰을 형성하는 공정과, 상기 제2 및 제3웰의 소정부분에 제1 및 제2트랜지스터 영역을 한정하기 위한 필드산화막을 형성하는 공정과, 상기 제1 및 제2트랜지스 영역의 상부에 게이트 산화막을 형성한 후 상기 게이트 산화막상에 다결정 실리콘으로 제1 및 제2게이트 전극들을 형성하는 공정과, 상기 제2게이트전극 양측의 제2트랜지스터 영역과 상기 제1트랜지스터 영역을 제외한 제2웰 상에 제2도전형의 불순물로 소오스 및 드레인 영역과 상기 제2웰에 전압을 인가하는 제1확산영역을 형성하는 공정과, 상기 제1게이트 전극 양측의 제1트랜지스터 영역과 상기 제2트랜지스터 영역을 제외한 제3웰상에 제1도전형의 불순물로 소오스 및 드레인 영역과 상기 제3웰에 전압을 인가하는 제2확산영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1웰은 0.7~1MeV의 에너지로 이온주입하여 5~6㎛정도의 깊이에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 제2웰 및 제3웰은 각각 동일한 도전형이며 확산 계수가 다른 적어도 2개의 불순물들로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 불순물들을 N형일때 As 및 인이고, P형일때 B 및 BF2임을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 제3웰은 두꺼운 산화막을 마스크로 하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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