KR0137823B1 - 반도체 소자의 트윈 웰 형성방법 - Google Patents

반도체 소자의 트윈 웰 형성방법

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Abstract

본 발명은 반도체 소자의, 래치 업(latch-up) 방지 및 웰의 자기 정렬을 위한 트윈 웰 형성 방법에 관한 것이다. 본 발명은 마스크 패턴에 의한 실리콘 기판 웰 내부에 직접적인 이온 주입 공정 없이, n웰 및 p웰을 형성할 영역의 웨이퍼 기판 실리콘을 선택적 에피택셜 성장법으로 각각 개별적으로 성장시키면서 동시에 성장되는 각각의 n웰 및 p웰 영역에 각각 대응하는 n형 도펀트 함유 가스 및 p형 도펀트 함유 가스를 주입하여, 기판의 상부로 돌출되는 트윈 웰을 형성함으로써, 래치 업을 방지하고, 자기 정렬이 가능하며, 종래보다 고집적 회로 설계에 유리하고, 제조공정시간을 단축하는 등의 효과가 있다.

Description

반도체 소자의 트윈 웰 형성방법
제1도 내지 제4도는 종래의 반도체소자의 트윈 웰 형성 방법을 보인 공정도.
제5도 내지 제9도는 본 발명에 따른 반도체의 트윈 웰 형성 방법을 보인 공정도.
*도면의 주요부분에 대한 부호의 설명*
1 : 웨이퍼 기판2 : 실리콘 산화막
3 : n형 도펀트4 : p형 도펀트
5 : n형 도펀트를 함유한 선택적 에피택셜 성장 실리콘 웰
6 : n형 도펀트를 함유한 선택적 에피택셜 성장 실리콘 웰 상부의 실리콘 산화막
7 : p형 도펀트를 함유한 선택적 에피택셜 성장 실리콘 웰
10 : 포토레지스트11 : n웰 마스크 패턴
12 : p웰 마스크 패턴
본 발명은 반도체 소자의 트윈 웰 방법에 관한 것이다. 보다 구체적으로는 래치 업(latch-up)을 방지하고, 웰의 자기정렬이 가능하여 고집적 반도체 소자의 제조에 적합한 트윈 웰 형성방법에 관한 것이다.
일반적으로 CMOS 기술은, 같은 설계 규칙을 갖는 PMOS 또는 NMOS 기술에 비하여 낮은 전력-지연 시간의 곱(power delay product)을 얻을 수 있고, 신뢰도 또한 우수하므로, 현재의 고집적 시스템에 적합한 기술로 인식되어 있다. 저전력 정적회로를 구사할 수 있는 CMOS 소자는, 웨이퍼 기판상에 반대극성인 PMOS와 NMOS를 함께 제작해야 하므로 트윈 웰의 형성은 필수적으로 요구되고 있다.
초기의 웰 구조는 n 또는 p기판상에 p웰 또는 n웰을 형성하여 CMOS를 구성하는 웰구조로 되어 있었으나, 이러한 단일 웰은 p웰인 경우, 웰 플로팅(floating)되면 정공이 n기판상에 쌓이게 되어 본체 전압이 높아짐으로써 기생 트랜지스터가 생기는 단점이 있으며, n웰인 경우는 필드 반전이 민감하고, 순수한 정적상태를 구축하기 어렵다는 단점이 부각되었다.
따라서, CMOS 소자의 제조에 있어서, p형과 n형 트랜지스터들을 개별적으로 최적화 시킬 수 있고, 공정자가 웰농도를 용이하게 조절할 수 있으며, n형과 p형 디바이스들의 임계전압, 본체효과 및 이득을 독립적으로 최적화시킬 수 있는 트윈 웰 형성방법이 제안되었다.
종래의 트윈 웰 형성방법을 도면에 의거하여 구체적으로 살펴보면, 제1도에서 나타낸 바와 같이, 우선 낮게 도핑된 웨이퍼 기판(1)상부에 실리콘 산화막(2)을 500Å정도로 성장시키고, 포토레지스트(10)를 이용하여 키 마스크(도시하지 아니함) 패턴을 제작한 후, 에칭한다. 여기서 키 마스크 패턴은 실리콘 산화막(2)의 에칭후, 실리콘 산화막(2)에 의한 정렬 마크 키(alignment mark key)를 형성하는데 사용된다. 그후 제2도에 도시된 바와 같이, 상기의 키 마스크 패턴을 이용하여 n웰이 될 영역의 상부 포토레지스트층을 제거하고, n형 도펀트(3)인 인(phosphorus)을 n웰 영역에 주입하여 n웰을 형성한다. 이후 제3도에 도시한 바와 같이, 제2도와 반대로 n웰을 형성하기 위한 n웰 마스크(11)인 포토레지스트층을 제거한 후, p웰을 형성하기 위한 포토레지스트를 도포하여 p웰 마스크 패턴(12)을 형성한 다음, p형 도펀트(4)인 붕소(boron)를 p웰 영역에 주입하여 p웰을 형성한다. 이후, 제4도에서 나타낸 바와 같이, p웰 마스크 패턴(12)인 포토레지스트층을 제거한 후, 웰의 이온 주입물들을 드라이브 인(drive-in)하여 확산시키고, 실리콘 산화막(2)을 제거하는 공정으로 트윈 웰을 형성하는 것이다.
그러나, 상기한 방법으로 형성된 트윈 웰은 n웰과 p웰과의 부정렬로 인해 p웰과 n웰이 접합을 이루게되어 기생소자가 발생될 소자가 높다는 단점이 있고, 또 웰을 형성하기 위한 포토레지스트 패턴 공정을 3번씩이나 수행해야 하는 공정상의 문제가 있으며, n웰 마스크와 p웰 마스크를 키 마스크에 형성된 얼라이먼트키를 이용하여 인위적으로 정렬시켜야 하는 공정상의 문제가 있었다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로, 마스크 패턴에 의한 웰 이온 주입 공정을 배제하고, 래치 업을 방지하며, 자기 정렬이 가능하여 보다 고집적 회로 설계에 유리하고, 제조 공정 시간을 단축시킬 수 있는 반도체 소자의 트윈 웰 형성방법을 제공하는데 그 목적이 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 소자의 트윈 웰 형성방법에 있어서, 웰 형성 영역의 반도체 기판 실리콘을 선택적 에피택셜 성장법으로 부분 성장시켜 n웰 및 p웰 영역을 형성하면서 도펀트를 함유한 가스를 주입하여 트윈 웰을 형성하는 것을 특징으로 한다.
바람직하게는 본 발명은, 초기 웨이퍼 기판에 저농도 도핑을 실행하는 단계와, 웨이퍼 기판 상부에 실리콘 산화막을 성장시킨후, n웰 마스크를 이용하여 n웰 영역을 형성할 부분의 상부 실리콘 산화막을 식각하는 단계와, n웰 영역을 형성할 부분에 n형 도펀트를 함유한 가스를 통과시키면서 n웰 영역을 형성할 부분의 실리콘을 선택적 에피택셜 성장시켜 n웰을 형성하는 단계와, 그후 실리콘 산화막을 전면에 성장시킨 후, p웰 마스크 패턴을 이용하여 p웰을 형성할 부분의 상부에 있는 실리콘 산화막을 식각하는 단계와, p형의 도펀트를 함유한 가스를 통과시키면서 p웰 영역을 형성할 부분의 실리콘을 선택적으로 에피택셜 성장시켜 p웰을 형성하는 단계와, 불필요한 여분의 실리콘 산화막을 제거하는 단계로 이루어진다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제5도 내지 제9도는 본 발명에 따른 반도체 소자의 자기 정렬된 트윈 웰 형성 과정을 보인 공정도로서, 도면에 의거하여 각 단계를 설명하면 다음과 같다.
우선 제5도에 도시된 바와 같이, 웨이퍼 기판(1)에 접합 캐패시턴스를 줄이고, 항복 전압과 이동도를 증가시킴과 아울러 본체 효과를 감소시키기 위하여 5×1014내지 1×1015ions/㎠ 정도의 저농도 도펀트를 도피하는 초기 스타팅 메터리일(starting material) 작업을 수행한다. 그런 다음, 웨이퍼 기판(1)상부에 실리콘 산화막(2)을 CVD법에 의해 500Å정도 증착시킨 후, 포토레지스트층을 도포하여 n웰을 형성할 부분을 자외선에 노출하여 n웰 마스크 패턴(11)을 형성한다.
이후, 제6도에서와 같이, 제5도의 마스크 패턴(11)을 이용하여 성장시켜야 할 n웰 영역 상부에 있는 실리콘 산화막(2)을 식각하여 제거한다. 이때 식각 방법은 건식 식각에 의한다. 이후, 마스크를 제거하고, 실리콘 산화막(2)이 제거된 부분의 실리콘을 선택적 에피택셜 성장시키면서, 동시에 n형의 PH3가스를 흘려 주어 상기 가스에 내재된 n형 도펀트가 선택적 에피택셜 성장 실리콘 웰을 n형화하게 하고, 웰 내부 영역에 주입되어 있는 상기의 가스량을 조절하여 디바이스 특성에 알맞은 농도를 얻는다. 여기서 n형 도펀트를 함유한 선택적으로 에피택셜 성장 실리콘 웰(5)의 두께는 래치 업 방지를 위해 약 3㎛ 정도의 두께로 성장시키는 것이 비람직하다.
상기와 같이 n웰을 형성한 후에는 제7도에 도시한 바와 같이, 웨이퍼 기판 전면에 실리콘 산화막(6)을 CVD법으로 성장시킨 후, n형 도펀트를 함유한 선택적 에피택셜 성장 실리콘 웰(5)의 상부에 포토레지스트층을 도포하여, p웰을 형성하기 위한 마스크 패턴(12)을 형성한다. 그런 다음, 제8도에 나타낸 바와 같이, p웰이 형성될 부분의 상부에 있는 실리콘 산화막(2)을 제거하고, 실리콘 산화막(2)이 제거된 부분의 실리콘을 선택적 에피택셜 성장시키면서, 동시에 p형의 B2H6가스를 흘려 주어 상기 가스에 내재된 p형 도펀트가 선택적 에피택셜 성장 실리콘 웰을 p형화하게 하고, 웰 내부 영역에 주입되어 있는 상기의 가스량을 조절하여 디바이스 특성에 알맞은 농도를 얻는다. 이때 성장되는 실리콘의 두께는 n형 도핑된 선택적 에피택셜 성장 실리콘 웰(5)와 마찬가지로 약 3㎛ 정도의 두께로 하여 래치 업을 방지하도록 한다.
이후 제9도에 도시된 바와 같이, 웨이퍼 기판(1)의 실리콘을 선택적 에피택셜 성장법으로 성장시켜 n웰과 p웰을 형성하고, 그리고 n웰 상부에 남아있는 실리콘 산화막(6)을 제거한다. 따라서, n웰과 p웰 사이에는 실리콘 산화막(6)이 공정의 부산물로서 존재하게 되므로 반도체 소자의 자기 정렬이 가능한 트윈 웰이 형성된다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트윈 웰 형성 방법에 의하면, 마스크 패턴에 의한 실리콘 기판 웰 내부에 직접적인 이온 주입 공정이 배제되고, 실리콘 산화막이 증착되지 않은 영역에서만 성장되는 성질을 이용하여 선택적 에피택셜 성장법으로 기판의 실리콘을 성장시켜 웨이퍼 상부에 n웰과 p웰을 형성하므로 래치 업을 방지하고, 자기 정렬이 가능하며, 보다 고집적 회로 설계에 유리하고, 제조 공정 시간을 단축할 수 있다.

Claims (7)

  1. 반도체 소자의 트윈 웰 형성방법에 있어서, n웰 및 p웰을 형성할 영역의 웨이퍼 기판 실리콘을 선택적 에피택셜 성장법으로 각각 개별적으로 성장시키면서 동시에 성장되는 각각의 n웰 및 p웰 영역에 각각 대응하는 n형 도펀트 함유 가스 및 p형 도펀트 함유 가스를 주입하여 트윈 웰을 형성하는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  2. 제1항에 있어서, 웰을 형성할 영역을 실리콘 산화막을 형성하는 단계, n웰 및 p웰중 어느 하나의 웰을 우선적으로 형성하기 위하여 상기 하나의 웰을 형성할 영역 상부의 실리콘 산화막을 식각하는 단계, 상기 실리콘 산화막이 식각된 부분의 실리콘을 선택적으로 에피택셜 성장시키면서, 동시에 상기 하나의 웰을 형성하는데 필요한 도펀트 함유 가스를 주입하는 단계와 또 다시 실리콘 산화막을 전면에 성장시키는 단계와 상기 다른 하나의 웰을 형성할 영역 상부의 실리콘 산화막을 식각하는 단계, 상기 실리콘 산화막이 식각된 부분의 실리콘을 선택적으로 에피택셜 성장시키면서, 동시에 상기 다른 하나의 웰을 형성하는데 필요한 도펀트 함유 가스를 주입하고, 불필요한 여분의 실리콘 산화막을 제거하는 단계로 이루어지는 반도체 소자의 트윈 웰 형성방법.
  3. 제2항에 있어서, n웰을 형성하는데 필요한 도펀트 함유 가스는 PH3가스이고, p웰을 형성하는데 필요한 도펀트 함유 가스는 B2H6가스인 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  4. 제2항에 있어서, n웰과 p웰의 중간부에 웰의 자기 정렬을 위한 실리콘 산화막이 공정의 부산물로서 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  5. 제2항에 있어서, 성장되는 n웰 및 p웰의 실리콘 두께는 래치 업이 일어나지 않는 정도의 두께인 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  6. 제5항에 있어서, 상기 성장 실리콘의 두께는 3㎛ 정도인 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  7. 제1항에 있어서, n웰 및 p웰은 웨이퍼 기판위에 돌출되도록 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
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