KR100336277B1 - 동일칩상에고전압및저전압트랜지스터를배치할수있도록하기위해폴리실리콘게이트의도핑에있어서변화를이용하는반도체프로세싱 - Google Patents
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Abstract
본 발명은 동일 칩 상에 고전압 및 저전압 트랜지스터를 갖는 반도체 소자에 관한 것이다. 고전압 NMOS 트랜지스터(76)은 제1 도펀트 레벨로 도핑된 폴리실리곤 게이트(40)을 포함한다. 저전압 NMOS 트랜지스터는 제2 도펀트 레벨로 도핑된 폴리실리콘 게이트(44)를 포함한다. 제2 도펀트 레벨은 제1 도펀트 레벨보다 높다. 고전압 PMOS 트랜지스터(84)는 제3 도펀트 레벨로 도핑된 폴리실리콘 게이트(48) 을 포함한다. 저전압 PMOS 트랜지스터는 제4 도펀트 레벨로 도핑된 폴리실리콘 게이트(52)를 포함한다. 제4 도펀트 레벨은 제3 도펀트 레벨보다 높다.
Description
본 발명은 반도체 프로세싱에 관한 것으로, 더 상세하게는 동일 칩 상에 고전압 및 저전압 트랜지스터를 배치할 수 있도록 하기 위해 폴리실리콘 게이트의 도핑시 변화를 이용하는 반도체 프로세싱에 관한 것이다.
집적된 회로의 밀도가 증가함에 따라, NMOS 및 PMOS 트랜지스터의 크기를 축소시키는 것이 필요하게 된다. PMOS 및 NMOS 트랜지스터의 적절한 스케일링은 전형적으로 게이트 산화물 두께가 축소됨에 따라 동작 전압이 감소될 것을 요구한다. 그렇지 않으면, 게이트 산화물 내에서 전계가 너무 커져서, 결과적으로 게이트 산화물은 결국 고장나게 된다.
한편, 동작 전압이 감소되면, 소자는 더 이상 표준 전압에서 동작하는 현재 팩키지되어 있는 대부분의 집적 회로와 양립될 수 없게 된다. 예를 들면, 0.8㎛ 이상의 게이트 길이를 갖는 CMOS 트랜지스터를 사용하는 대부분의 회로는 5.0V에서 동작한다. 게이트 길이가 0.5㎛로 감소되고 게이트 산화물 두께가 90 - 20Å으로 감소되며, 게이트 산화물의 신뢰성을 유지시키기 위해 전압은 3.3V로 낮아진다. 그래서, 소자의 다른 부분이 3.3V로 동작하는 것을 가능하게 하는 동시에 5.0V에서 동작하는 다른 칩을 사용하여 소자가 시스템 내에서 사용될 수 있도록 하기 위해서는 소자는 5.0V에서 동작하는 입/출력 주변부를 갖는 것이 필요하다. 동일한 문제가 게이트 길이가 0.5 내지 0.35 또는 0.25㎛로 감소될 때도 발생한다. 0.35㎛에서, 전압은 게이트 산화물의 집적도를 유지하기 위해 2.5V 이하로 감소된다.
이러한 문제를 극복하기 위해 사용되었던 한 방법은, 핫 캐리어 스트레스 문제를 최소화하기 위해 입/출력 CMOS 트랜지스터에 더 긴 길이의 게이트를 사용하는 것이다. 그러나, 게이트 절연체의 신뢰성은 게이트 절연체 내의 큰 전계 때문에 여전히 문제로 남아 있다.
다른 방법은 입/출력부를 위한 두꺼운 게이트 산화물을 사용하는 것이다. 이것은 고전압 CMOS 트랜지스터 내의 전계를 낮춘다, 그러나, 이 방법은 칩의 일부분으로부터 산화물을 제거한 다음 레지스트를 벗겨내고 다른 두께의 제2 게이트 산화물을 성장시키기 위해 게이트 산화물 상에 패터닝된 레지스트를 요구한다. 결과적으로, 게이트 산화물 내에 결함 및 오염이 발생한다.
또 다른 방법은 2개의 폴리실리콘 층을 사용하는 것이다· 한 폴리실리콘 층이 소정 두께의 제1 게이트 상에 배치된다. 그 다음, 제2 게이트 산화물이 성장되고 다른 폴리실리콘 층이 제2 게이트 산화물 상에 패착된다. 그러나, 이 공정은 다수의 부수적인 공정 단계를 부가한다,
따라서, 본 발명의 한 형태로서, 반도체 바디를 갖는 반도체 소자를 형성하기 위한 방법이 제안된다. 게이트 산화물이 반도체 바디의 표면 상에 형성되고 폴리실리콘 층이 게이트 산화물 상에 피착된다. 폴리실리콘 층은 저전압 NMOS 트랜지스터가 형성될 영역을 노출하도록 패터닝된다. 저전압 NMOS 영역은 n형 도펀트를 이용하여 제1 도펀트 레벨로 주입된다. 그 다음, 폴리실리콘 층은 저전압 PMOS 트랜지스터가 형성될 영역을 노출하도록 패터닝된다. 그 다음, 저전압 PMOS 영역은 p형 도펀트를 이용하여 제2 도펀트 레벨로 주입된다. 다음으로, 폴리실리콘 층 및 게이트 산화물은 최소한 1개의 고전압 NMOS 게이트, 최소한 1개의 저전압 NMOS 게이트 그리고 추가선택 사항으로 최소한 1개의 저전압 PMOS 게이트, 및 최소한 1 개의 고전압 PMOS 게이트를 형성하기 위해 에칭된다. 저전압 NMOS 및 PMOS 트랜지스터 게이트는 이미 도핑된 폴리실리콘을 포함하고 있음에 유의하여야 한다. n+ 소스/드레인 영역, 고전압 NMOS 게이트 및 저전압 NMOS 게이트는 n형 도펀트를 이용하여 제3 도펀트 레벨로 주입된다. 그 다음, p+ 소스/드레인 영역, 고전압 PMOS 게이트 및 저전압 PMOS 게이트는 p형 도펀트를 이용하여 제4 도펀트 레벨로 주입된다.
본 발명의 이점은 고전압 및 저전압 트랜지스터를 모두 포함하는 반도체 소자를 제공한다는 것이다.
본 발명의 다른 이점은 게이트 절연체의 신뢰성 문제를 일으키지 않는 고전압 및 저전압 트랜지스터를 모두 포함하는 반도체 소자를 제공한다는 것이다.
본 발명의 또 다른 이점은 고전압 트랜지스터에 있어서 더 긴 길이의 게이트를 요구하지 않는 고전압 및 저전압 트랜지스터를 모두 포함하는 반도체 소자를 제공한다는 것이다.
본 발명의 또 다른 이점은 소정 도펀트 레벨의 고전압 트랜지스터 및 더 높은 도펀트 레벨의 저전압 트랜지스터를 갖는 반도체 소자를 제공한다는 것이다.
본 발명의 상기 및 다른 특징, 및 이점은 동일 소자에 동일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 분야의 숙련된기술자들에게 분명하게 인지될 수 있다.
본 발명의 양호한 실시예는 NMOS 게이트용의 n+ 폴리실리콘 및 PMOS 게이트용의 p+ 폴리실리콘을 사용하는 CMOS 트랜지스터와 관련하여 기술된다. 본 분야에 숙련된 기술자들은 다른 프로세스 및 CMOS, BiCMOS, BiNMOS 소자와 갖은 소자도 본 발명의 이점을 실현할 수 있음을 명백히 알 수 있다.
고전압 성능 및 팩키징 밀도를 위해, CMOS 트랜지스터의 레이아웃 및 두께의 크기는 감소될 필요가 있다. 일반적으로 이러한 사실의 결과로서 게이트 절연체내의 전계를 감소시킴으로써 발생되는 신뢰성 문제를 피하기 위해 감소된 동작 전압이 요구된다. 그러나, 현재로서는 대부분의 집적 회로가 여전히 표준 고전압을 사용하는 다른 회로와 상호작용할 필요가 있다. 그래서, 동일 칩 상에서 고전압 입/출력부 및 저전압부를 필요로 한다. 또한, 고밀도 저전압 CMOS와 함께 동일 칩상에 고전압 불휘발성 메모리를 배치하는 것이 필요하다.
본 발명의 양호한 실시예는 회로의 고전압부 내에 폴리실리콘 게이트의 낮은 레벨의 도핑을 이용함으로써 동일 칩 상에 고전압 및 저전압 CMOS를 제공한다. 저농도 도핑 영역에서, 게이트 절연체로부터의 전계는 게이트의 저레벨 도핑 부분으로 침투되고 게이트 절연체의 피크 전계를 감소시킨다. 다시 말하면, 고전압 CMOS 트랜지스터는 마치 두꺼운 게이트 산화물을 갖고 있는 것처럼 행동하게 된다. 따라서, 동작 전압은 게이트 절연체의 신뢰성 문제를 일으킬 정도의 전계를 발생시키지 않으면서 고전압 (예를 들면, 다시 5.0V로)으로 증가될 수 있다.
본 발명의 양호한 실시예가 제1도에 도시되어 있다. 소자(10)의 기판(14)은p++ 기판으로서 도시되어 있다. 그러나, 다른 기판이 선택적으로 사용될 수 있음은 본 분야의 기술자들에게는 자명한 것이다. 추가 선택적인 에피택셜 층(18)은 p형이며, 이 에피택셜 층 내로 패터닝된 p 웰(23)이 주입되며 고전압 NMOS 트랜지스터 (76) 및 저전압 NMOS 트랜지스터(80)를 포함하게 된다. n 웰(22)도 에피택셜 층(18) 내에 배치된다. 전계 절연 영역(26)은 산화물을 포함하고 트랜지스터들(76, 80, 84 및 88)을 서로 분리시키는 작용을 한다. 게이트 산화물 영역(32) 및 측벽 산화물(64)은 폴리실리콘 게이트(40, 44, 48 및 52)를 절연한다.
고전압 NMOS 트랜지스터(76)는 p 웰(23) 내에 배치되고 게이트(40) 및 소스/드레인 영역(68)을 포함한다. 트랜지스터(76)는 또한 저농도로 도핑된 드레인(LDD; 56)을 포함한다. 저전압 NMOS 트랜지스터(80)가 또한 p 웰(23) 내에 배치되고 게이트(44), 소스/드레인 영역(70) 및 게이트 절연체(32)를 포함한다. 트랜지스터(80)는 또한 LDD(58)를 포함한다. 저전압 PMOS 트랜지스터(84) 및 고전압 PMOS 트랜지스터(88)는 n 웰(22) 내에 배치된다. 저전압 PMOS 트랜지스터(84)는 게이트(48), 게이트 절연체(32), 소스/드레인 영역(72) 및 추가선택적으로 LDD(60)를 포함한다. 고전압 PMOS 트랜지스터(88)는 게이트(52), 소스/드레인 영역(74), 및 추가선택적으로 LDD(62)를 포함한다.
제2도는 p형 에피택셜 층(18), n 웰(22), p 웰(23), 필드 절연 영역(26) 및 게이트 산화물(32)의 형성 후의 반도체 바디(12)를 도시한다. 제2도의 구조에서 소자(10)를 형성하기 위한 양호한 방법에 대해 이제 제3a도 내지 제3d도를 참조하여 기술한다.
제3a도를 참조하면, 폴리실리콘 층(36)이 반도체 바디(12)의 표면을 덮는 게이트 산화물(32) 상에 피착된다. 폴리실리콘 층(36)은 0.2 내지 0.4㎛ 범위의, 양호하게는 0.25㎛의 두께를 갖는다. 저전압 트랜지스터의 경우에, 폴리실리콘 층(36)의 두께는 소스/드레인 접합의 깊이에 의해 결정된다. 소스/드레인 접합이 주입될 때 도펀트가 폴리실리콘 게이트의 하부로 확장되지 않도록 하기 위해 폴리실리콘 층(36)은 소스/드레인 접합보다 두꺼워야 한다. 마스킹 층(38), 예를 들어, 포토레지스트는 제3a도에 도시된 바와 같이 폴리실리콘 층(36)의 표면 상에 피착된다. 마스킹 층(38)은 폴리실리콘 층(36) 중 고전압 NMOS 트랜지스터(76)와 고전압 및 저전압 PMOS 트랜지스터(84 및 88)가 형성될 부분을 마스크한다. 폴리실리콘 층(36)의 노출된 부분은 인 (예를 들면, 5E15P/㎠)으로 주입되고 어닐링된다. 전형적으로, 주입은 1E15 내지 1E16 P 또는 As/㎠ 범위의 고에너지 주입이다.
그 다음, 마스킹 층(38)이 제거되고 제2 마스킹 층(39)이 제3b도에 도시된 바와 같이 피착된다. 마스킹 층(39)은 폴리실리콘 층(36) 중 고전압 및 저전압 NMOS 트랜지스터(76 및 80) 및 고전압 PMOS 트랜지스터(88)이 형성될 부분을 마스크한다. 그 다음, 폴리실리콘 층(36)의 노출된 부분은 붕소 (예를 들면, 7E15B/㎠)로 주입되고 어닐링된다. 전형적으로, 주입은 1E15 내지 1E16 B/㎠ 범위의 고에너지 주입이 될 것이다. 어닐링은 게이트 에칭 전의 주입 손상을 어닐링하고 n형 및 p형 도펀트 물질을 모두 폴리실리콘 층(36)의 하부로 이동시키는 데 사용된다. 그 다음 마스킹 층(39)이 제거된다.
제3c도를 참조하면, 다음으로, 폴리실리콘 층(36)이 마이크로리소그래피에의해 패턴화되고 게이트 산화물(32)과 함께 에칭되어 게이트(40, 44, 48 및 52)를 형성한다. 이 때, LDD(56, 58, 60 및 62)가 추가 선택적으로 형성된다. n+ LDD(56 및 58)이 패터닝되고 통상적인 기술에 의해 P형 에피택셜 층(18) 내에 주입된다. 그 다음, P+ LDD(60 및 62)가 패터닝되고 통상적인 기술에 의해 n 웰(22) 내로 주입된다.
제3d도에 도시된 바와 같이, 이제 측벽 산화물(64)이 본 분야에 널리 공지된 바 (예를 들면, 이산화실리콘의 CVD 증착 및 후속되는 비등방성 에칭)와 같이 게이트(40, 44, 48 및 52)의 수직 모서리 상에 형성된다. 측벽 산화물(64)의 형성에 후속하여, n+ 소스/드레인 영역(68 및 70)이 패터닝되고 제3d도에 도시된 바와 같이 주입된다. (예를 들면, 80KeV의 2E15As/㎠ + 60KeV의 4E14P/㎠). 다른 도펀트 농도도 가능하다는 사실은 본 분야의 숙련된 기술자들에게는 자명하다. 그러나, 전형적으로 도핑 주입물 도우즈는 1E15/㎠ 내지 5E15/㎠이다. 비소 또는 인이나 이들의 조합을 주입할 수도 있다. 마지막으로, p+ 소스/드레인 영역(72 및 74)이 패터닝되고 주입된다 (예를 들면, 1.5E15 B/㎠). 전형적으로, 도핑 주입물 도우즈는1E15/㎠ 내지 5E15/㎠이고, 도펀트 원소는 예를 들면 붕소나 BF2이다.
폴리실리콘 층(36) 즉, 게이트(40, 44, 48 및 52)가 최소한 소스/드레인 영역(56 내지 62) 만큼 두껍기 때문에, 소스/드레인 영역(56 내지 62)을 형성하는 주입물은 폴리실리콘의 하부 표면에 도달하는 작은 양의 도펀트만으로 제4a도에 도시된 바와 같이, 폴리실리콘 게이트(40 및 52)를 단지 부분적으로 도핑할 것이다. 소스/드레인 주입과 결합된 게이트 에칭 전에 실행되는 고에너지 주입 및 어닐링은 제4b도에 도시된 바와 같이, 폴리실리콘 게이트(44 및 48)를 완전하게 도핑한다. 고전압 NMOS 및 PMOS 게이트(40 및 52)의 하부에서의 저농도 도핑은 전계가 폴리실리콘 게이트의 하부로 침투하는 것을 가능하게 한다. 제5a도는 본 발명에 따른 저농도로 도핑된 게이트를 갖는, 트랜지스터(88)와 같은, 고전압 PMOS 트랜지스터에 대한 전위 대역도(potential band diagram)를 도시한다. 전계는 산화물로부터 폴리실리콘게이트로 연장하여 실제 산화물 두께보다 더 두꺼운 산화물 두께 효과를 발생시킨다. 제5b도는 고농도로 도핑된 게이트를 갖는, 트랜지스터(84)와 같은, 저전압 PMOS 트랜지스터에 대한 대역도(band diagram)를 도시한다. 저전압 게이트 하부의 고농도 도핑 때문에 전계는 저전압 영역으로 침투하지 못한다. 전계는 산화물영역 내에 유지된다.
제5a도 및 제5b도는 p형 폴리실리콘을 갖는 PMOS 트랜지스터의 경우에 관한 것이다. n형 폴리실리콘을 갖는 NMOS 트랜지스터의 경우도 유사한 대역도를 갖지만, 극성은 반대이다.
3가지의 다른 게이트 산화물 두께: 45A, 55A, 65A를 사용하여 실험을 수행하였다. 표 1은 실험을 위한 캐패시턴스-전압 검사 결과를 도시한다. 명명법 PG12는 이들 웨이퍼가 NMOS 상에서 7E15-P/㎠ 및 PMOS 상에서 7E15-B/㎠의 엑스트라 패턴 주입물(extra patterned implant)을 갖는다는 것을 나타낸다. 이들 주입물은 게이트 에칭 후에 패턴된 (그리고, 폴리실리콘 게이트 및 소스/드레인이 되는) 소스/드레인 주입물에 부가되는 것이다. NMOS 소스/드레인 주입물은 2E15-As/㎠ 80KeV +4E14-P/㎠ 60KeV 이다. PMOS 소스/드레인 주입물은 1.5E15-B/㎠ 20KeV 이다. 폴리실리콘 두께는 모든 경우에 2500A이다. tOX ACC 열은 축적시 │3.5V│에서 최대 캐패시턴스로부터 유도되는 유효 산화물 두께를 나타낸다. tOX INX 열은 반전시 │3.5V│에서 준정적(Quasi-Static) 기술에 의해 측정된 최대 반전 캐패시턴스로부터 유도된 유효 산화물 두께를 나타낸다. 엑스트라 주입이 없는 웨이퍼 09의 경우에는, 축적시의 59.7A와 비교하여, 반전시 유효 NMOS 캐패시턴스가 73A임에 주목하자. 폴리실리콘 두께를 증가시키거나 S/D 도우즈를 감소시킴으로써 "S/D"의 경우와 "S/D+PG12"의 경우 사이에 더 큰 차를 얻을 수 있다.
[표 1]
제6a도 및 제6b도는 120A 게이트 산화물에 대한 캐피서턴스-전압(C-V) 및 게이트 전류 특성을 도시한다. 그 효과는 NMOS에 관한 제6a도에 가장 분명하게 도시되어 있다. 이 NMOS 구조에서는, 폴리실리콘 게이트 및 트랜지스터 채널 모두 p형이다. 그러므로, 음의 게이트 바이어스는 게이트 및 채널 모두가 축적되도록 한다. 주 캐리어 농도는 채널 표면 전위가 공핍을 향해 이동함에 따라 감소되기 때문에,캐패시턴스는 게이트 전압이 0을 향해 감소됨에 따라 축적시 감소된다: 캐패시턴스에 있어서의 변화는 표면 주 캐리어 농도에 따른 디바이 길이(Debye length)에 있어서의 변화에 기인한다. 폴리실리콘의 하부가 완전히 공핍될 매 VG = +8V 근처에서, 캐패시턴스에 있어서의 이차 최소값이 발생한다. VG = +10V에서, 폴리실리콘 표면 및 채널 표면이 모두 반전된다. +1V 및 +8V 사이의 영역에서, 채널이 반전되고 폴리실리콘은 완전히 공핍된다. 게이트 전압 VG가 +8V로부터 +1V로 감소될 때 캐패시턴스에 있어서의 느린 상승은 폴리실리콘 하부 표면의 공핍 깊이에 있어서의 변화에 기인하고, 폴리실리콘이 채널보다 휠씬 고농도로 도핑되어 있기 때문에 이 변화는 느리다. 본 발명의 양호한 실시예는 VG = +1V 내지 VG = +8V영역에서 더 작은 캐패시턴스 인수(factor)를 갖게 되는 이점을 취한다. NMOS 게이트 산화물 두께가 흔히 -5V에서 축적시 전기적으로 측정되지만, NMOS 트랜지스터는 일반적으로 (5V를 공급하는 경우에) VG = 0V와 VG = 5V 사이에서만 동작한다. 그래서, 실제 동작에 있어서는, 트랜스콘덕턴스 및 캐패시턴스가 공핍 시 채널이 반전하는 캐패시턴스로 설정된다. 이 영역 내의 폴리실리콘 표면이 느리게 상승하는 캐패시턴스에 의해 부분적으로 축적되거나 부분적으로 공핍됨에 주목해야 한다. 따라서, 폴리실리콘 내의 디바이스 길이 또는 공핍 깊이가 게이트 산화물 두께 - 폴리실리콘 내의 주 캐리어는 포함되지 않음 - 와 양립할 수 있기 때문에 캐패시턴스는 낮다.
제7a도, 제7b도, 제8a도, 및 제8b도는 표 1 내의 웨이퍼 14 및 15에 대응하는 캐패시턴스-전압 특성을 도시한다. 각 도면은 측정된 고주파수 C-V, 이론적인 고주파수 C-V 및 측정된 준정적 C-V를 도시한다. 제7a도는 소스/드레인 주입물만을갖는 PMOS C-V를 도시한다. 제7b도는 소스/드레인 주입물만을 갖는 NMOS C-V를 도시한다. 제8a도는 엑스트라 도펀트를 갖는 PMOS C-V를 도시하고 제8b도는 엑스트라 도펀트틀 갖는 NMOS C-V를 도시한다. NMOS 및 PMOS에 대해 추가된 7E15/㎠ 주입물을 갖는 것과 추가 주입물이 없는 것의 채널 반전 시의 캐패시턴스는 다름에 유의해야 한다. 예를 들면, 제7a도에 도시된 바와 같은 소스/드레인 주입물만을 고려하는 경우의 tOX INV와 제8b도에 도시된 바와 같은 추가 주입물을 갖는 웨이퍼(16)에 대한 tOX INV 사이의 차는 10Å정도이다.
본 발명에 따른 선택적인 양호한 실시예가 제9도에 도시되어 있다. 소자 (110)는 모든 트랜지스터가 고전압이라는 사실을 제외하고는 소자(10)와 동일하다. 그래서, 소자(110)의 제조 방법은 폴리실리콘 에칭 이전에 행해진 주입 및 어닐링이 생략된다는 사실을 제외하고는 소자(10)에 대해 상술한 제조 방법과 동일하다. 소자(110)는, 예를 들어 p++인 기판(114), 및 추가 선택적인, 예를 들어 p형인 에피택셜층(118)을 갖는다. n 웰(122)은 에피택셜 층(118) 내에 배치된다. 전계 절연 영역(126)은 산화물을 포함하고 트랜지스터(140, 144, 148 및 152)를 서로 분리시키는 역할을 한다. 게이트 산화물 영역(132) 및 측벽 산화물(164)은 폴리실리콘 게이트(140, 144, 148 및 152)를 절연시킨다. NMOS 트랜지스터(176 및 180)는 모두 고전압에서 동작하고 p 웰(123)에 배치된다. NMOS 트랜지스터(176)는 게이트(140) 및 소스/드레인 영역(168)을 포함한다. 트랜지스터(176)는 또한 저농도로 도핑된 드레인(LDD; 156)을 포함한다. NMOS 트랜지스터(180)는 게이트(144) 및 소스/드레인 영역(170)을 포함한다. 트랜지스터(180)는 또한 LDD(158)을 포함한다. PMOS 트랜지스터(184 및 188)는 n 웰(122) 내에 배치된다. PMOS 트랜지스터(184)는 게이트(148), 소스/드레인 영역(172) 및 추가 선택적으로 LDD(160)을 포함한다. 고전압 PMOS 트랜지스터(188)는 게이트(152) 소스/드레인 영역(174) 및 추가 선택적으로 LDD(162)를 포함한다.
양호한 실시예의 중요한 특징은 폴리실리콘의 두께가 일반적인 설계에 있어서의 두께보다 두껍게 선택된다는 것이다. 일반적으로, 패터닝된 n+/p+ 폴리실리콘 게이트를 사용하는 CMOS의 경우에, 폴리실리콘 게이트 두께는 소스/드레인 주입물이 또한 폴리실리콘 게이트의 하부를 충분히 도핑하도록 소스/드레인 접합의 깊이에 따라 조정되지만, 폴리실리콘 두께는 소스/드레인 주입물이 게이트 산화물로 침투하여 채널을 보상할 정도로 얇아서는 안 된다. 본 발명에서, 폴리실리콘 게이트 두께는 소스/드레인 주입물만으로 도핑되는 고전압 동작을 위한 트랜지스터가 폴리실리콘 게이트의 하부 표면 상에서 고농도로 도핑되지 않도록 상대적으로 두껍게 선택된다: 이렇게 하여 전계가 폴리실리콘 내로 침투하게 된다. 저전압 트랜지스터용의 폴리실리콘을 도핑하기 위한 패터닝된 주입물이 게이트 에칭 이전에 주입되므로, 더 높은 주입 에너지 및 도우즈가 소스/드레인 도핑 프로파일에 관한 필요 조건에 관계없이 폴리실리콘의 하부를 적당히 도핑하는 데 사용될 수 있다.
BiNMOS 입/출력 구동기가 사용된다면, 단지 NMOS 트랜지스터를 위한 추가 주입만이 수행됨에 유의해야 한다. 입/출력 회로가 단지 NMOS이면, 분명히 NMOS용의 추가 패턴만이 수행된다.
또한, 저전압 트랜지스터는 패터닝되지 않은 n+ 주입으로 제작될 수 있고,따라서 p+ 폴리실리콘보다는 n+ 폴리실리콘을 사용하는 저전압 매립 채널 PMOS 트랜지스터 및 고전압 표면 트랜지스터를 생성할 수 있음을 알아야 한다.
이제까지 기술된 폴리실리콘 게이트의 하부로의 전계의 침투는 트랜지스터의 활성 채널 상의 상황을 기술하는 제5도, 제6도, 제7도 및 제8(a 및 b)도를 참조하여 설명되었다. 그러나, 또한 전계는 게이트가 LDD 또는 소스/드레인 위를 통과하는 게이트의 모서리 상의 저농도로 도핑된 폴리실리콘으로 침투될 것이다. 실제로, LDD 또는 S/D가 더 고농도로 도핑되어 있어서 전계의 흐름이 게이트 산화물의 밑에 있는 실리콘으로 침투할 수 없기 때문에, 저농도로 도핑된 폴리실리콘으로의 전계의 침투는 활성 채널 상에서보다 훨씬 많아진다.
이제까지 몇 가지의 양호한 실시예가 상세하게 기술되었다. 그러나, 본 발명의 범위는 또한 특허 청구 범위의 범위 내에 있는, 상술한 것과는 다른 실시예들도 포함한다.
본 분야에 숙련된 기술자들은 첨부된 특허 청구 범위에 의해 한정된 본 발명의 원리 및 배경을 벗어나지 않고서 본 발명을 여러 가지로 변형시킬 수 있다. 그러므로, 첨부된 특허 청구 범위는 이러한 변형 및 실시예들을 포함하는 것이다.
제1도는 본 발명의 양호한 실시예의 단면도.
제2도는 본 발명의 양호한 실시예의 제조를 위해 개시점으로서 사용되는 반도체의 단면도.
제3a도 내지 제3d도는 다양한 제조 단계를 설명하는 본 발명의 양호한 실시예의 단면도.
제4a도 및 제4b도는 각각 저농도 및 고농도로 도핑된 폴리실리콘 게이트의 단면도.
제5a도 및 제5b도는 각각 저농도 및 고농도로 도핑된 폴리실리콘 게이트의 PMOS 트랜지스터의 활성 채널 상의 대역을 나타내는 도면.
제6a도 및 제6b도는 각각 120Å의 게이트 산화물을 갖는 NMOS 및 PMOS 트랜지스터의 C-V 곡선을 도시한 도면.
제7a도 및 제7b도는 각각 소스/드레인 주입 중에 폴리실리콘 게이트가 한번 도핑된 NMOS 및 PMOS 트랜지스터의 C-V 곡선을 도시한 도면.
제8a도 및 제8b도는 각각 폴리실리콘 게이트가 엑스트라 도핑된 NMOS 및 PMOS 트랜지스터의 C-V 곡선을 도시한 도면.
제9도는 본 발명의 선택적인 양호한 실시예의 단면도.
[도면의 주요 부분에 대한 부호의 설명 ]
10 : 소자
12 : 반도체 바디
14 : 기판
18 : 에피택셜 층
22 : n 웰
23 : p 웰
26 : 필드 절연 영역
32 : 게이트 산화물
32 : 게이트 절연체
36 : 실리콘 층
38 : 마스킹 층
40, 44, 48, 52 : 폴리실리콘 게이트
56, 58, 60, 62 : LDD
56, 58, 60, 62, 68, 70, 72, 74 : 소스/드레인 영역
76 : 고전압 NMOS 트랜지스터
80 : 저전압 NMOS 트랜지스터
84 : 저전압 PMOS 트랜지스터
88 : 고전압 PMOS 트랜지스터
Claims (11)
- 반도체 바디를 갖는 반도체 소자를 형성하는 방법에 있어서,a. 상기 반도체 바디의 표면 상에 게이트 산화물을 형성하는 단계;b. 상기 게이트 산화물 상에 폴리실리콘 층을 피착하는 단계;c. 고전압 NMOS 영역의 상기 폴리실리콘 층을 마스킹하고, 저전압 NMOS영역의 상기 폴리실리콘 층의 제1 부분을 노출시키는 단계;d. 상기 폴리실리콘 층의 상기 제1 부분에 n형 도펀트를 제1 도펀트 주입물 도우즈로 주입하는 단계;e. 상기 고전압 NMOS 영역 내에 최소한 1개의 고전압 NMOS 게이트를 형성하고, 상기 저전압 NMOS 영역 내에 최소한 1개의 저전압 NMOS 게이트를 형성하도록, 상기 폴리실리콘 층과 상기 게이트 산화물을 에칭하는 단계; 및f. 상기 고전압 NMOS 게이트의 양측에 있는 제l 및 제2 소스/드레인 영역, 상기 저전압 NMOS 게이트의 양측에 있는 제3 및 제4 소스/드레인 영역, 상기 고전압 NMOS 게이트, 및 상기 저전압 NMOS 게이트에 상기 n형 도펀트를 제2 도펀트, 주입물 도우즈로 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서,a. 고전압 PMOS 영역, 상기 고전압 NMOS 영역, 및 상기 저전압 NMOS 영역의상기 폴리실리콘 층을 마스킹하고, 상기 폴리실리콘 층의 상기 제1 부분을 n형 도펀트로 주입한 후에, 저전압 PMOS 영역의 상기 폴리실리콘 층을 노출시키는 단계;b. 상기 폴리실리콘 층을 에칭하기 이전에, 상기 저전압 PMOS 영역의 상기 폴리실리콘 층에 p형 도펀트를 제3 도펀트 주입물 도우즈로 주입하는 단계 - 상기 폴리실리콘 층을 에칭하는 상기 단계도 또한 상기 저전압 PMOS 영역 내에 적어도 1개의 저전압 PMOS 게이트를 형성하고, 상기 고전압 PMOS 영역 내에 적어도 1개의 고전압 PMOS 게이트를 형성함 -; 및c. 상기 고전압 PMOS 게이트의 양측에 있는 제5 및 제6 소스/드레인 영역, 상기 저전압 PMOS 게이트의 양측에 있는 제7 및 제8 소스/드레인 영역, 상기 고전압 PMOS 게이트, 및 상기 저전압 PMOS 게이트에 상기 p형 도펀트를 제4 도펀트 주입물 도우즈로 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 반도체 바디는,a. 제1 도전형의 기판 상의 상기 제1 도전형의 에피택셜 층;b. 상기 에피택셜 층 상의 제2 도전형의 웰 영역; 및c. 상기 고전압 NMOS 게이트, 상기 저전압 NMOS 게이트, 상기 저전압 PMOS 게이트, 및 상기 고전압 PMOS 게이트를 서로 분리하는 상기 웰 영역 및 상 에피택셜 층 상의 다수의 전계 절연 영역을 포합하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제3항에 있어서,상기 제1 도전형은 p형이고,상기 제2 도전형은 n형이며,상기 제5, 제6, 제7, 및 제8 소스/드레인 영역은 상기 웰 영역 내에 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,a. 상기 폴리실리콘 층의 상기 제1 부분의 상기 주입 단계 이후에, 상기 반도체 바디를 어닐링하는 단계; 및b. 상기 저전압 PMOS 영역 상이 상기 폴리실리콘 층의 상기 주입 단계 이후에, 상기 반도체 바디를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 폴리실리콘 층 및 상기 게이트 산화물의 상기 에칭 단계 이후에, 상기고전압 NMOS, 상기 저전압 NMOS 게이트, 상기 저전압 PMOS 게이트, 및 고전압 PMOS 게이트 각각의 양측에 저농도로 도명된 드레인을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 폴리실리콘 층은 상기 제1, 제2, 제3, 제4, 제5, 제6, 제7, 및 제8 소스/드레인 영역의 깊이보다 더 큰 두께를 갖는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 폴리실리콘 층은 0.2 - 0.4 미크론(micron) 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 제1 및 제3 도펀트 주입물 도우즈는 1E15/㎠ 내지 1E16/㎠ 의 범위에 있고,상기 제2 및 제4 도펀트 주입물 도우즈는 1E15/㎠ 내지 5E15/㎠ 의 범위에 있는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 n형 도펀트는 인이고,상기 p형 도펀트는 붕소인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서,상기 n형 도펀트는 비소이고,상기 p형 도펀트는 붕소인 것을 특징으로 하는 반도체 소자 형성 방법.
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