JPS5891673A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5891673A JPS5891673A JP18907881A JP18907881A JPS5891673A JP S5891673 A JPS5891673 A JP S5891673A JP 18907881 A JP18907881 A JP 18907881A JP 18907881 A JP18907881 A JP 18907881A JP S5891673 A JPS5891673 A JP S5891673A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
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- 238000005468 ion implantation Methods 0.000 claims description 11
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- 150000002500 ions Chemical class 0.000 abstract 3
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- 229910052814 silicon oxide Inorganic materials 0.000 description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法、詳しくはノ(イボー
ラ・トランジスタの製造方法に関するものである。
ラ・トランジスタの製造方法に関するものである。
従来のバイポーラ・トランジスタの製造方法を、npn
型を例にとシ第1図を参照して説明する。
型を例にとシ第1図を参照して説明する。
第1図囚において、1は10”C11−’と高l111
LのN屋シリコン基板であ)、まず、このシリーン基版
10表面に、コレクタとなる比較的濃度の薄いN屋エピ
タキシャル層2を約15−厚く形成する。
LのN屋シリコン基板であ)、まず、このシリーン基版
10表面に、コレクタとなる比較的濃度の薄いN屋エピ
タキシャル層2を約15−厚く形成する。
そして、このエピタキシャル層2の表面にシリコン酸化
膜3を形成した後、活性領域(トランジスタを形成する
領域)4における前記シリコン酸化膜3をエツチング除
去する。
膜3を形成した後、活性領域(トランジスタを形成する
領域)4における前記シリコン酸化膜3をエツチング除
去する。
次に、前記シリコン酸化膜3が除去され九部分よυ、ボ
ロンなどのPm不純物を拡散するととによシ、第1 a
ill@に示すようKP型拡散層(ベース)5をエピタ
キシャル層2に形成する。なお、拡散を酸化雰囲気で行
うことKよ)、P厘拡散層50表面はシリコン酸化膜6
で覆われることになる。
ロンなどのPm不純物を拡散するととによシ、第1 a
ill@に示すようKP型拡散層(ベース)5をエピタ
キシャル層2に形成する。なお、拡散を酸化雰囲気で行
うことKよ)、P厘拡散層50表面はシリコン酸化膜6
で覆われることになる。
次に、そのシリコン酸化膜6の一部を除去して、第1図
ゆに示すように開口部7を形成する。そして、その開口
部7からヒ素を九はリンなどのnllll不純音物散す
ることによ)、同第1図(Qに示すようKn型拡散層(
エンツタ)8をPfi拡散層5内に形成する。
ゆに示すように開口部7を形成する。そして、その開口
部7からヒ素を九はリンなどのnllll不純音物散す
ることによ)、同第1図(Qに示すようKn型拡散層(
エンツタ)8をPfi拡散層5内に形成する。
最後に、図示しないが、ベース、エミッタ、コレクタ電
極を形成することにより、npn型トランジスタが完成
する。
極を形成することにより、npn型トランジスタが完成
する。
以上のような従来の方法では、ベースの深さやキャリア
濃度が、エピタキシャル層2の濃度、p朦およびn型拡
散層5,8の深さや濃度に敏感に依存する。しかし、p
mおよびn型拡散層5,8の深さや濃度は正確に制御す
ることが困難である。
濃度が、エピタキシャル層2の濃度、p朦およびn型拡
散層5,8の深さや濃度に敏感に依存する。しかし、p
mおよびn型拡散層5,8の深さや濃度は正確に制御す
ることが困難である。
したがって、従来の方法では安定な特性のバイポーラ・
トランジスタを得ることができなかった。
トランジスタを得ることができなかった。
この発明は上記の点に艦みなされたもので、安定な特性
のバイポーラ・トランジスタを製造することのできる半
導体装置の製造方法を提供することを目的とする。
のバイポーラ・トランジスタを製造することのできる半
導体装置の製造方法を提供することを目的とする。
以下この発明の実施例を、npn型を例にとり第2図を
参照して説明する。
参照して説明する。
第2図(4)において、11は高濃度に不純物をドープ
しfI−N型シリコン基板(半導体基板)であ〕、まず
、このシリコン基板11の表面K、気相エピタキシャル
法またはモレキュラービームエピタキシャル法門どによ
シ、基板11と同じ導tmの不純物を含んだエピタキシ
ャル層12を形成する。
しfI−N型シリコン基板(半導体基板)であ〕、まず
、このシリコン基板11の表面K、気相エピタキシャル
法またはモレキュラービームエピタキシャル法門どによ
シ、基板11と同じ導tmの不純物を含んだエピタキシ
ャル層12を形成する。
この場合、エピタキシャル層12の不純物は、エピタキ
シャル層120表面で高濃度、基板111Iilで低濃
度の第3図(2)に示すような分布をもたせる。
シャル層120表面で高濃度、基板111Iilで低濃
度の第3図(2)に示すような分布をもたせる。
これは、特に、モレキュラービームエピタキシャル法に
より容易に実現できる。
より容易に実現できる。
次に、エピタキシャル層120表面所定の領域に、第2
図(6)に示すようにシリコン酸化膜(第1の膜)13
を形成する。このシリコン酸化膜13は、後のイオン打
込み工程において、そのシリコン酸化膜13下のエピタ
キシャル層12の導電型が変わらないような充分な厚さ
でもって形成される。しかる後、同じく第2図@に示す
ように、エピタキシャル層12の露出表両に、エミッタ
形成領域14を除いてシリコン酸化膜(第2の膜)15
を形成する。このシリコン酸化膜15は、後のイオン打
込み工11において、打込まれた不純物の濃度が、その
シリコン酸化膜15とエピタキシャル層12の界面より
若干エピタキシャル層12側で最大となるよりな膜厚を
もって形成される。
図(6)に示すようにシリコン酸化膜(第1の膜)13
を形成する。このシリコン酸化膜13は、後のイオン打
込み工程において、そのシリコン酸化膜13下のエピタ
キシャル層12の導電型が変わらないような充分な厚さ
でもって形成される。しかる後、同じく第2図@に示す
ように、エピタキシャル層12の露出表両に、エミッタ
形成領域14を除いてシリコン酸化膜(第2の膜)15
を形成する。このシリコン酸化膜15は、後のイオン打
込み工11において、打込まれた不純物の濃度が、その
シリコン酸化膜15とエピタキシャル層12の界面より
若干エピタキシャル層12側で最大となるよりな膜厚を
もって形成される。
次K、エピタキシャル層12の導電型と反対導電型の不
純物、たとえばボロンのイオン打込みを、150 K@
V程度の高圧で行う。このイオン打込みを行うと、エミ
ッタ形成領域14においては1工ピタキシヤル層12の
不純物とイオン打込みによる不純物(B:ボロン)とが
第3図@に示すような濃度プロファイルをもつ。したが
って、エイツタ形成領域14においては、エピタキシャ
ル層12内の所定深さに第2図働に示すように反転層1
6が形成される。一方、シリコン酸化膜15を有する部
分においては、そのシリコン酸化膜15の存在によ)、
その直下においてボロンの濃度が最大となる。したがっ
て、シリコン酸化膜15を有する部分においては、シリ
コン酸化膜15の直下K。
純物、たとえばボロンのイオン打込みを、150 K@
V程度の高圧で行う。このイオン打込みを行うと、エミ
ッタ形成領域14においては1工ピタキシヤル層12の
不純物とイオン打込みによる不純物(B:ボロン)とが
第3図@に示すような濃度プロファイルをもつ。したが
って、エイツタ形成領域14においては、エピタキシャ
ル層12内の所定深さに第2図働に示すように反転層1
6が形成される。一方、シリコン酸化膜15を有する部
分においては、そのシリコン酸化膜15の存在によ)、
その直下においてボロンの濃度が最大となる。したがっ
て、シリコン酸化膜15を有する部分においては、シリ
コン酸化膜15の直下K。
前記所定深さの反転層16と連続して反転層16が形成
される。そして、これら反転層16がベースとなる。一
方、エミッタ形成領域14におけるエピタキシャル層1
2の表面部は導電型が変わらず、この部分がエミッタ領
域17となる。
される。そして、これら反転層16がベースとなる。一
方、エミッタ形成領域14におけるエピタキシャル層1
2の表面部は導電型が変わらず、この部分がエミッタ領
域17となる。
したがって、前記イオン打込みを終了することKよ)、
第2図(Qの直−■線において第3図(Qの不純物濃度
プロファイルを有するnpn型トランジスタが完成した
ことになる。第3図((’Iにおいて、17′はエミッ
タ領域17 、16’はベース領域、18はコレクタ領
域である。
第2図(Qの直−■線において第3図(Qの不純物濃度
プロファイルを有するnpn型トランジスタが完成した
ことになる。第3図((’Iにおいて、17′はエミッ
タ領域17 、16’はベース領域、18はコレクタ領
域である。
なお、エミッタ領域17の表面を高濃度にしたい場合は
、ボロンのイオン打込み後、シリコン酸化膜15下の反
転層16が再反転しないような条件で、ヒ素などをイオ
ン打込みすればよい。
、ボロンのイオン打込み後、シリコン酸化膜15下の反
転層16が再反転しないような条件で、ヒ素などをイオ
ン打込みすればよい。
以上の実施例から明らかなように、この発明の方法にお
いては、半導体基板上に形成されるエビタキシャル層を
所定の不純物濃度プロファイルとした上で、1度のイオ
ン打込みKよ〕バイポーラ・トランジスタ構造を得る。
いては、半導体基板上に形成されるエビタキシャル層を
所定の不純物濃度プロファイルとした上で、1度のイオ
ン打込みKよ〕バイポーラ・トランジスタ構造を得る。
この方法によれば、ペースの深さやキャリア濃度が、エ
ピタキシャル層の不純物分布およびイオン打込み条件に
よって決まるが、これらは正確に制御できる。したがっ
て、安定したバイポーラ・トランジスタを製造すること
が可能となる。また、ベースの厚みや濃度プロファイル
は、エピタキシャル層の基板側での不純物濃度を変える
ことや、表面側での高盪度部の厚みを変えることKよル
、自由に正確に制御できる。そして、このような効果を
有する、この発明の方法は、バイポーラLSIの製作に
利用できるものである。なお、実施例では、nPnlt
を例にとシ説明したが、同様にしてPnPmのバイポー
ラ・トランジスタを製造できることはいうまでもない。
ピタキシャル層の不純物分布およびイオン打込み条件に
よって決まるが、これらは正確に制御できる。したがっ
て、安定したバイポーラ・トランジスタを製造すること
が可能となる。また、ベースの厚みや濃度プロファイル
は、エピタキシャル層の基板側での不純物濃度を変える
ことや、表面側での高盪度部の厚みを変えることKよル
、自由に正確に制御できる。そして、このような効果を
有する、この発明の方法は、バイポーラLSIの製作に
利用できるものである。なお、実施例では、nPnlt
を例にとシ説明したが、同様にしてPnPmのバイポー
ラ・トランジスタを製造できることはいうまでもない。
第1図は従来のバイポーラ・トランジスタの製造方法を
示す断面図、第2図はこの発明の半導体装置の製造方法
の実施例を示す断面図、第3図は不純物の濃度プロファ
ーイルを示す図である。 11・・・シリコン基板、12・・・エピタキシャル層
、13・・・シリコン酸化膜、14・・・エミッタ形成
領域、15・・・シリコン酸化膜、16・・・反転層、
17・・・エミッタ領域。 特許出願人 沖電気工業株式会社 第 1f!1 第2図 第 3 (A) j業さ
示す断面図、第2図はこの発明の半導体装置の製造方法
の実施例を示す断面図、第3図は不純物の濃度プロファ
ーイルを示す図である。 11・・・シリコン基板、12・・・エピタキシャル層
、13・・・シリコン酸化膜、14・・・エミッタ形成
領域、15・・・シリコン酸化膜、16・・・反転層、
17・・・エミッタ領域。 特許出願人 沖電気工業株式会社 第 1f!1 第2図 第 3 (A) j業さ
Claims (1)
- 半導体基板の表面に、その基板と同じ導電型の不純物で
所定の濃度プレファイルを有するエピタキシャル層を形
成する工程と、そのエピタキシャル層の表面所定の領域
に、後のイオン打込みにおいてエピタキシャル層の導電
型が変わらないような充分な厚みを有する第10膜を形
成する工程と、後のイオン打込みにおいて、打込まれ九
不純物の濃度が、膜とエピタキシャル層界面よ)若干エ
ピタキシャル層側で最大となるような膜厚を有する第2
の膜を、前記エピタキシャル層の露出表面にエミッタ形
成領域を除いて形成する工程と、そのエミッタ形成領域
においてエピタキシャル層の表面部ではその導電層が変
わ、らず、所望の深さでエピタキシ斗ル層の導電層が変
わるような条件で、前記エピタキシャル層の導電層と反
対導電蓋の不純物を、前記エピタキシャル層の全面に対
してイオン打込みする工程とを具備してなる半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18907881A JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18907881A JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5891673A true JPS5891673A (ja) | 1983-05-31 |
JPH0132669B2 JPH0132669B2 (ja) | 1989-07-10 |
Family
ID=16234934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18907881A Granted JPS5891673A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5891673A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
-
1981
- 1981-11-27 JP JP18907881A patent/JPS5891673A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50130374A (ja) * | 1974-03-30 | 1975-10-15 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
JPH0132669B2 (ja) | 1989-07-10 |
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