JPH02281732A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に係わり、特に半導体基
板と前記基板を構成する物質の多結晶膜が接している半
導体装置を良好に製造する方法に関する。

（従来の技術） 最近の半導体装置においては、装置の微細化。

高速化のための検討がなされており、その１つの有力な
方法として浅い接合の半導体装置を形成することが行な
われている。ここで、前記浅い接合を形成するのに半導
体基板上に不純物が含まれた多結晶膜を形成し、前記不
純物を熱処理等によって前記基板表面に拡散するという
固相拡散技術が知られている。そして、前記固相拡散技
術においては前記不純物の拡散を基板の所望領域にのみ
行なうために、前記多結晶膜を反応性イオンエツチング
等を用いてパターニングする必要がある。しかしながら
、通常前記基板はシリコン基板、多結晶膜はシリコン多
結晶膜であるため、このような同様のエツチング特性を
示す材料をエツチングする場合、半導体基板と多結晶膜
の界面を認識することができず、オーバーエツチングと
なってしまう。

すなわち、第４図に示すように、シリコン基板（４１）
表面に形成した不純物を含む多結晶シリコン膜（４３）
をレジストパターン（４４）をマスクとしてエツチング
する場合、図に示すように基板（４１）の−部までエツ
チングされてしまう。そして、前記エツチングされた基
板の表面は結晶性が悪化しているために、その後、前記
多結晶シリコン膜（４３）中の不純物を拡散して形成す
るソース・ドレイン層（図示せず）からのリーク電流が
流れ易くなってしまい、素子特性の悪化を招くという問
題があった。

図中、　（４２）は素子分離用の絶縁膜である。

（発明が解決しようとする課題） 前述したように、従来半導体基板と前記基板を構成する
物質の多結晶膜が接した半導体装置を製造するにあたり
、前記多結晶膜をエツチングによりパターニングする場
合、前記多結晶膜と半導体基板の界面を認識できず、前
記基板がオーバーエツチングされ、素子特性の劣化を招
くという問題があった。

本発明は、前記多結晶膜のパターニングを行なうにあた
り、前記基板表面をオーバーエツチングすることなく、
良好に行なえ、その後、形成する素子の特性を劣化しな
いようにした半導体装置の製造方法を提供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は前記目的を達成するために、半導体基板上にこ
の基板に対してエツチング速度が大なる物質からなる第
１の膜の微細パターンを形成する工程と、次いで、前記
基板及び第１の膜上に前記基板を構成する半導体の多結
晶膜を形成した後。

エッチバックして前記第１の膜を露出せしめる工程と、
この露出された第１の膜を前記多結晶膜に対して選択的
にエツチングすることにより前記基板表面の一部を露出
せしめるとともに前記多結晶膜をパターニングする工程
を含むことを特徴とする半導体装置の製造方法を提供す
る。

（作　　用） 本発明によれば、あらかじめ基板上に基板に対してエツ
チング速度が大なる物質よりなる第１の膜をパターンを
形成し、次いで多結晶膜を基板及び第１の膜上に形成す
るので、その後エツチング除去する第１の膜と、その下
地の基板は選択性があり、オーバーエツチングされ難い
。また、前記多結晶膜に不純物を導入し、前記多結晶膜
を固相拡散源とすることにより基板表面に浅い接合の拡
散層を形成でき、これをＭＯ８型トランジスタのソース
、ドレイン領域、あるいは、バイポーラトランジスタの
ベース領域とすることが可能であるが、前記第１の膜が
除去された後の基板表面は前述したようにオーバーエツ
チングされず、基板の結晶性が悪化することがない。従
って、前記拡散層からのリーク電流が流れ雛く、これに
よる素子特性の悪化を招くことがない。

（実　施　例） 以下、図面を用いて本発明の一実施例について詳細に説
明する。第１図は、その実施例を説明するための工程断
面図である。

まず、第１図（ａ）に示すようにシリコン基板（１１）
上に素子分離用の酸化膜（１２）を周知の技術により形
成し、さらに第１の膜としてシリコン基板に対してエツ
チング速度が大なる物質のシリコン酸化膜（１３）を約
４５００人の厚さになるように例えばＣｖＤ法により形
成し、さらに、前記酸化膜（１３）上にネガ型ホトレジ
ストパターン（１４）を形成する。ここで、前記レジス
トパターンは、その後のエツチングで基板（１１）表面
に残置せしめる酸化膜（Ｉ３）上に形成するようにする
。

次いで、前記レジストパターン（１４）をマスクとして
酸化膜の一部（１３ａ）を残置せしめた後、基板（１１
）および酸化膜（１３ａ）上に多結晶シリコン膜（１５
）を形成する（第１図（ｂ））。ここで、前記多結晶シ
リコン膜（１５）は、基板と反対の導電型の不純物が含
まれたものとなっている。そのような多結晶シリコン膜
（１５）の製造方法としては、前記不純物を含む雰囲気
中で、多結晶シリコンを気相堆積させるか、あるいは、
多結晶シリコン膜を形成した後、前記不純物をイオン注
入するようにすればよい。

イオン注入の条件としては、前記基板がＰ型の場合、不
純物はＮ型導電型を示すＡｓ等を用い、これをドーズ量
５　Ｘ　１０”ｃｍ−”　、注入エネルギー、２５Ｋｅ
Ｖで行なう。

さらに、第１図（ｃ）に示すように全面にレジスト膜等
の平坦化膜（１６）を形成し、基板（１１）の表面が平
坦になるようにする。さらにまた、レジスト膜（１６）
と多結晶シリコン膜（Ｉ５）のエツチング速度が等しく
なる条件でエツチングバックを行ない、酸化膜（１３）
の表面を露出せしめる。（１５ａ）は、前記エツチング
で残した多結晶シリコン膜（１５ａ）である。

ここで、前記エツチングは、ＣＦ、と酸素の混合ガスを
用いたＣＤＥ法によるもので、前記混合ガスの圧力比Ｐ
　＝　Ｐｏｔ　／　ＰＧＦ２は第２図に示すようにレジ
スト（Ａ）と多結晶シリコン（Ｂ）のエツチング速度が
等しくなる条件（Ｐ＝２．４）で行った。

又、前記多結晶シリコン膜（１５）に不純物を導入する
工程は、この後行なうようにしてもよい。

続いて、第１図（ｅ）に示すように例えばフッ化アンモ
ニウム等の多結晶シリコンに対して酸化膜（１３）を選
択的にエツチングする処理を行ない、基板（１１）の一
部を露出する。ここで、前記酸化膜（１３）を選択的に
エツチングし、基板（１１）の一部を露出する工程はた
とえばＣ２Ｆ、、　ＣＨＦ、と酸素の混合ガスあるいは
ＣＦ、とＨ２の混合ガスを用いた反応性イオンエツチン
グで行うことができる。

次いで、熱酸化等により例えば約１００人程度の酸化膜
（１６）を前記露出した基板（１１）表面及び多結晶シ
リコン膜（１５ａ）表面に形成する。この時、前記多結
晶シリコン膜（１５ａ）中に含まれた不純物は。

前記多結晶シリコン膜（１５ａ）が基板（１１）と接し
ている部分から基板（１１）の表面に拡散し、拡散層（
１７ａ）、　（１７ｂ）となる。

さらに、第１図（ｇ）に示すように前記露出した基板上
の酸化膜（１６）の上にゲート電極となる多結晶シリコ
ン膜（１８）をパターニングし１次いで全面に絶縁膜（
１９）を形成した後その一部をエツチングして、前記多
結晶シリコン膜（１５）と接続する電極（２０ａ）、　
（２０ｂ）を形成し、ＭＯ５型トランジスタを形成する
。このようにして形成したＭＯ５型トランジスタであれ
ば前記拡散層（１７ａ）、　（１７ｂ）間の基板（１１
）表面は、オーバーエツチングされないので、結晶性が
良好に保たれる。従って、素子特性は極めて良好であっ
た。

次に１本発明の実施例の他の適用例として、バイポーラ
トランジスタに適用した例を第３図の断面図を用いて説
明する。

ここでは、半導体基板（１１）として、Ｐ型半導体層（
ｌｌａ）上にｎ型半導体層（ｌｌｂ）が形成されたもの
を用いる。ここでＰ型半導体層（ｌｌａ）と、ｎ型半導
体層の間にＰ型の低濃度半導体層が形成されていてもよ
い。不純物が導入された多結晶シリコン膜（１５ａ）を
パターニングした後１表面に酸化膜（１６）を形成する
ところまでは、前述のＭＯ３型トランジスタを形成する
工程の第１図（ａ）乃至（ｆ）までと全く同様でよい。

その後、基板（１１）表面と接して形成された酸化膜を
除去した後、前記基板（１１）部分にＰ型の不純物をイ
オン注入した後、拡散してエミッタ領域（３０）を形成
する。その後、前記エミッタ領域と接続するエミッタ電
極（１８）及び、ベース領域（１７ａ）、　（１７ｂ）
と接続するベース電極等を形成して１本発明の一実施例
であるＰＮＰ型ダブルベースのバイポーラトランジスタ
を得ることができる。

このようにしてバイポーラトランジスタであれば、リー
クの生じ雛い、浅い接合を有する良好な素子特性のもの
が得られる。

〔発明の効果〕

以上、述べたように本発明によれば、基板と。

基板の多結晶膜が接した構造の半導体装置であっても、
前記多結晶膜のパターニングを良好に行なえ、また素子
特性の劣化を生じることもない。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は、本発明の一実施例を説明する
ための工程断面図、第２図は、前記本発明の一実施例を
説明するための説明図、第３図は本発明の他の実施例を
説明するための断面図、第４図は従来例を説明するため
の断面図である。 １１・・・基板、　　　　　　１３．１３ａ・・・第１
の膜、１５、１５ａ・・・多結晶膜、　　１６・・・酸
化膜、１７ａ、　１７ｂ−拡散層、　　　１８．２０ａ
、　２０ｂ−電極。 代理人　弁理士　則　近　憲　佑 同　　松山光之 第 図 Ｐ：ＰＯ３／ＰＣＦ４ 第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）　半導体基板上にこの基板に対してエッチング速
   度が大なる物質からなる第１の膜の微細パターンを形成
   する工程と、次いで、前記基板及び第１の膜上に前記基
   板を構成する半導体の多結晶膜を形成した後、エッチバ
   ックして前記第１の膜を露出せしめる工程と、この露出
   された第１の膜を前記多結晶膜に対して選択的にエッチ
   ングすることにより前記基板表面の一部を露出せしめる
   とともに前記多結晶膜をパターニングする工程を含むこ
   とを特徴とする半導体装置の製造方法。
2. （２）　前記基板を構成する半導体膜に不純物を導入す
   る工程と、前記半導体膜の不純物を基板へ拡散し、不純
   物拡散層を形成する工程を含む請求項１記載の半導体装
   置の製造方法。
3. （３）　基板表面の一部を露出せしめた後、半導体基板
   及び多結晶膜上に絶縁膜を形成する工程を含み、前記露
   出された基板上の絶縁膜の上にゲート電極を形成してＭ
   ＯＳ型半導体装置を形成することを特徴とする請求項２
   記載の半導体装置の製造方法。
4. （４）前記半導体基板として、第１導電型の半導体層と
   、その上に第２導電層の半導体層が積層されてなるもの
   を用い、前記不純物拡散層は高濃度の第２導電型のもの
   であって、前記第２導電型の半導体層内に形成し、さら
   に前記基板表面に前記拡散層と接合する第１導電型の拡
   散層を形成してバイポーラトランジスタを形成すること
   を特徴とする請求項１記載の半導体装置の製造方法。