JP3251834B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、例えば高速バイ
ポーラトランジスタのような半導体装置およびその製造
方法に関する。
ポーラトランジスタのような半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速動作は、
様々な要因によって抑制されるものであるが、この高速
動作の抑制に最も大く寄与するのは、その構造上の制約
からくる場合が多い。
様々な要因によって抑制されるものであるが、この高速
動作の抑制に最も大く寄与するのは、その構造上の制約
からくる場合が多い。
【０００３】図８は従来から知られている一般的に用い
られてきた、トレンチ構造による素子分離、および拡散
層を用いた縦型ＮＰＮトランジスタを示しているもの
で、Ｐ型の半導体基板51に重ねてＮ- の半導体層による
コレクタ層52が形成され、半導体基板51とコレクタ層52
との間に埋め込み層53が形成されている。そして、トレ
ンチ54によって素子形成領域が区画されている。
られてきた、トレンチ構造による素子分離、および拡散
層を用いた縦型ＮＰＮトランジスタを示しているもの
で、Ｐ型の半導体基板51に重ねてＮ- の半導体層による
コレクタ層52が形成され、半導体基板51とコレクタ層52
との間に埋め込み層53が形成されている。そして、トレ
ンチ54によって素子形成領域が区画されている。
【０００４】コレクタ層52の表面部には拡散層によるベ
ース領域55が形成され、このベース領域55とされる領域
内には、さらに拡散層によるエミッタ領域56が形成され
ている。すなわち、ベース領域55はエミッタ領域の占め
るエミッタ面積と、ベース取り出し面積を共に必要とす
るようになって、実際の動作領域である真性ベース領域
と外部ベース領域とによって構成されている。ここで、
外部ベース領域はベース抵抗Ｒの増大をもたらすもので
あり、高周波動作を阻害する一要因となる。
ース領域55が形成され、このベース領域55とされる領域
内には、さらに拡散層によるエミッタ領域56が形成され
ている。すなわち、ベース領域55はエミッタ領域の占め
るエミッタ面積と、ベース取り出し面積を共に必要とす
るようになって、実際の動作領域である真性ベース領域
と外部ベース領域とによって構成されている。ここで、
外部ベース領域はベース抵抗Ｒの増大をもたらすもので
あり、高周波動作を阻害する一要因となる。
【０００５】また、エミッタとベースとの接合面積は、
実際の動作領域とそれ以外のベースの深さの方向の領域
からなり、動作領域に対して接合面積が大きくなる。ま
た、コレクタ層52が埋め込み層53を介して電流を取り出
すものであるため、コレクタとベースの接合面積は、ほ
ぼエミッタ領域56の面積に等しい動作領域と、ベース引
き出し電極面積と、コレクタ取り出し面積、およびその
合わせ余裕から構成される。このため、実際の動作領域
に対してコレクタとベースの接合面積は大幅に大きくな
り、これが接合容量Ｃ1 の増大につながって高速動作を
阻害する。
実際の動作領域とそれ以外のベースの深さの方向の領域
からなり、動作領域に対して接合面積が大きくなる。ま
た、コレクタ層52が埋め込み層53を介して電流を取り出
すものであるため、コレクタとベースの接合面積は、ほ
ぼエミッタ領域56の面積に等しい動作領域と、ベース引
き出し電極面積と、コレクタ取り出し面積、およびその
合わせ余裕から構成される。このため、実際の動作領域
に対してコレクタとベースの接合面積は大幅に大きくな
り、これが接合容量Ｃ1 の増大につながって高速動作を
阻害する。
【０００６】さらに、コレクタが埋め込み層53を介して
電流を取り出す構造となっているものであるため、動作
領域および電極面積等を含む素子全体の面積が、半導体
基板51に対して生ずる寄生容量Ｃ2 は、動作領域に対す
る基板51の寄生容量と比較すると大幅に増大して、高速
動作を阻害する要因となる。
電流を取り出す構造となっているものであるため、動作
領域および電極面積等を含む素子全体の面積が、半導体
基板51に対して生ずる寄生容量Ｃ2 は、動作領域に対す
る基板51の寄生容量と比較すると大幅に増大して、高速
動作を阻害する要因となる。
【０００７】この様な問題点に対処するため、ＮＰＮ接
合あるいはＰＮＰ接合を、１次元的に縦型に形成するこ
とによって、必要最小限の接合面積とする構造等が提案
されてきた。しかし、本来は薄膜化されるべきベース領
域におけるコンタクトが複雑化するものであり、半導体
素子の製作上で困難な問題が残された。
合あるいはＰＮＰ接合を、１次元的に縦型に形成するこ
とによって、必要最小限の接合面積とする構造等が提案
されてきた。しかし、本来は薄膜化されるべきベース領
域におけるコンタクトが複雑化するものであり、半導体
素子の製作上で困難な問題が残された。
【０００８】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、素子動作領域の構造が充分
に単純化されるようにして、接合面積を最小限に止めら
れるようにすると共に、半導体基板表面の酸化膜による
絶縁層上の単結晶層を用いて、高周波動作と共に高速動
作が実行されるようにする半導体装置およびその製造方
法を提供しようとするものである。
な点に鑑みなされたもので、素子動作領域の構造が充分
に単純化されるようにして、接合面積を最小限に止めら
れるようにすると共に、半導体基板表面の酸化膜による
絶縁層上の単結晶層を用いて、高周波動作と共に高速動
作が実行されるようにする半導体装置およびその製造方
法を提供しようとするものである。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、表面に第１の絶縁膜の形成された半導体基板の上
に半導体単結晶層が設定され、この半導体単結晶層は第
１の絶縁膜上に肉薄部分を残して開口を形成することで
分離して、半導体単結晶領域によるエミッタおよびコレ
クタ領域を構成する。このエミッタおよびコレクタ領域
のそれぞれ対向する側面部には、相互間に間隔が設定さ
れるように絶縁物により側壁スペーサを形成すると共
に、このエミッタおよびコレクタ領域にそれぞれ対応す
る側壁スペーサの相互間に第１の絶縁膜に至るように開
口を形成し、この開口部にエミッタ領域およびコレクタ
領域を結ぶベース領域を形成するもので、このベース領
域に接続してエミッタ領域およびコレクタ領域それぞれ
の側壁スペーサで挟まれた部分にベース取り出し電極を
形成する。この取り出し電極の幅は側壁スペーサの相互
間の幅によって決定され、且つ側壁スペーサによって前
記エミッタ領域およびコレクタ領域から電気的に絶縁さ
れるようにしている。
置は、表面に第１の絶縁膜の形成された半導体基板の上
に半導体単結晶層が設定され、この半導体単結晶層は第
１の絶縁膜上に肉薄部分を残して開口を形成することで
分離して、半導体単結晶領域によるエミッタおよびコレ
クタ領域を構成する。このエミッタおよびコレクタ領域
のそれぞれ対向する側面部には、相互間に間隔が設定さ
れるように絶縁物により側壁スペーサを形成すると共
に、このエミッタおよびコレクタ領域にそれぞれ対応す
る側壁スペーサの相互間に第１の絶縁膜に至るように開
口を形成し、この開口部にエミッタ領域およびコレクタ
領域を結ぶベース領域を形成するもので、このベース領
域に接続してエミッタ領域およびコレクタ領域それぞれ
の側壁スペーサで挟まれた部分にベース取り出し電極を
形成する。この取り出し電極の幅は側壁スペーサの相互
間の幅によって決定され、且つ側壁スペーサによって前
記エミッタ領域およびコレクタ領域から電気的に絶縁さ
れるようにしている。
【００１０】またこの様な半導体装置は、半導体基板の
表面に第１の絶縁膜を形成し、この第１の絶縁膜上に第
１の導電型の不純物を含む半導体単結晶層を形成して、
半導体単結晶層をそれぞれエミッタおよびコレクタに対
応する領域に分割されるように異方性エッチングによっ
て第１の絶縁膜上に薄い単結晶層を残して開口を形成す
る。この様なエッチング工程によって形成された開口
に、コレクタ方向の傾けた方向から第１の導電型のイオ
ンを注入し、前記薄い単結晶層をエミッタ領域並びにコ
レクタ領域に分割設定し、この薄い単結晶層の領域を含
む状態で前記半導体基板の第１の絶縁膜上に絶縁物層を
形成し、前記開口によって分割された前記半導体単結晶
層によるエミッタおよびコレクタ部の対向する側面部に
側壁スペーサを残してエッチングする。エミッタおよび
コレクタ部の対向する側面に形成された側壁スペーサの
相互間の間隔部に対応して、前記エミッタおよびコレク
タ部の境界部に相当する薄い単結晶層をエッチング除去
することによりベース部を形成し、このエッチング除去
された間隔部に第２の導電型の不純物を含む半導体層を
形成して、前記間隔部の両側のエミッタ領域およびコレ
クタ領域を接続してベース領域を形成する。そして、側
壁スペーサの相互間にベース領域に接続される取り出し
電極を形成して製造される。
表面に第１の絶縁膜を形成し、この第１の絶縁膜上に第
１の導電型の不純物を含む半導体単結晶層を形成して、
半導体単結晶層をそれぞれエミッタおよびコレクタに対
応する領域に分割されるように異方性エッチングによっ
て第１の絶縁膜上に薄い単結晶層を残して開口を形成す
る。この様なエッチング工程によって形成された開口
に、コレクタ方向の傾けた方向から第１の導電型のイオ
ンを注入し、前記薄い単結晶層をエミッタ領域並びにコ
レクタ領域に分割設定し、この薄い単結晶層の領域を含
む状態で前記半導体基板の第１の絶縁膜上に絶縁物層を
形成し、前記開口によって分割された前記半導体単結晶
層によるエミッタおよびコレクタ部の対向する側面部に
側壁スペーサを残してエッチングする。エミッタおよび
コレクタ部の対向する側面に形成された側壁スペーサの
相互間の間隔部に対応して、前記エミッタおよびコレク
タ部の境界部に相当する薄い単結晶層をエッチング除去
することによりベース部を形成し、このエッチング除去
された間隔部に第２の導電型の不純物を含む半導体層を
形成して、前記間隔部の両側のエミッタ領域およびコレ
クタ領域を接続してベース領域を形成する。そして、側
壁スペーサの相互間にベース領域に接続される取り出し
電極を形成して製造される。
【００１１】この様な半導体装置にあっては、半導体単
結晶層をエミッタおよびコレクタ領域に分割するように
した開口の底部分の薄い単結晶層によって動作領域が設
定され、この開口の対向する部分に形成されたエミッタ
およびコレクタ部の側壁スペーサを構成する絶縁物で挟
まれた薄い単結晶層部分でベース領域が形成される。こ
のため、素子動作領域の構造が非常に単純化され、接合
面積も最小限とすることができて、高周波動作特性の改
善と共に高速動作の目的が効果的に達成可能とされる。
結晶層をエミッタおよびコレクタ領域に分割するように
した開口の底部分の薄い単結晶層によって動作領域が設
定され、この開口の対向する部分に形成されたエミッタ
およびコレクタ部の側壁スペーサを構成する絶縁物で挟
まれた薄い単結晶層部分でベース領域が形成される。こ
のため、素子動作領域の構造が非常に単純化され、接合
面積も最小限とすることができて、高周波動作特性の改
善と共に高速動作の目的が効果的に達成可能とされる。
【００１２】
【発明の実施の形態】以下、図面に基づいてこの発明の
一実施の形態を、バイポーラトランジスタを例にして、
その製造過程にしたがって説明する。まず、図１で示す
ようにシリコン基板11の表面上に、第１の絶縁膜とされ
るシリコン酸化膜12が堆積される。この様にシリコン酸
化膜12を表面に有するシリコン基板11に対して、Ｎ- 型
のシリコン単結晶層13を５５０ｎｍの厚さで形成するも
ので、このシリコン単結晶層13の表面は２０ｎｍの厚さ
で酸化し、シリコン酸化膜14を形成する。そして、フォ
トリソグラフィによって１．３μｍ×３．６μｍの領域
が残されるように異方性エッチングをシリコン酸化膜12
の面まで行い、長方形状のシリコン単結晶の島が形成さ
れるようにする。
一実施の形態を、バイポーラトランジスタを例にして、
その製造過程にしたがって説明する。まず、図１で示す
ようにシリコン基板11の表面上に、第１の絶縁膜とされ
るシリコン酸化膜12が堆積される。この様にシリコン酸
化膜12を表面に有するシリコン基板11に対して、Ｎ- 型
のシリコン単結晶層13を５５０ｎｍの厚さで形成するも
ので、このシリコン単結晶層13の表面は２０ｎｍの厚さ
で酸化し、シリコン酸化膜14を形成する。そして、フォ
トリソグラフィによって１．３μｍ×３．６μｍの領域
が残されるように異方性エッチングをシリコン酸化膜12
の面まで行い、長方形状のシリコン単結晶の島が形成さ
れるようにする。
【００１３】次に図２で示すようにこの長方形の両端部
にそれぞれ１．３μｍ×１．３μｍの単結晶シリコン層
13を残して異方性エッチングを行い、エミッタおよびコ
レクタに分離されるように開口15を形成する。次に、シ
リコンが露出されている部分に１０ｎｍの酸化膜を形成
し、コレクタ方向から３０度傾けた斜め方向からイオン
（Ｐ）の注入を“５×１０Ｅ１５ｃｍ-2、３００ｋｅ
Ｖ”で行い、エミッタ領域161 およびコレクタ領域162
とする。
にそれぞれ１．３μｍ×１．３μｍの単結晶シリコン層
13を残して異方性エッチングを行い、エミッタおよびコ
レクタに分離されるように開口15を形成する。次に、シ
リコンが露出されている部分に１０ｎｍの酸化膜を形成
し、コレクタ方向から３０度傾けた斜め方向からイオン
（Ｐ）の注入を“５×１０Ｅ１５ｃｍ-2、３００ｋｅ
Ｖ”で行い、エミッタ領域161 およびコレクタ領域162
とする。
【００１４】図３においては、全体の表面部に酸化シリ
コン（ＳｉＯ2 ）膜を２００ｎｍの厚さで堆積し、続く
エッチバック工程によって向かい合うように設定された
エミッタおよびコレクタ側の両側壁に、それぞれ幅１５
０ｎｍの側壁スペーサ171 、172 を形成する。このと
き、これら側壁スペーサ171 、172 をマスクとしてその
開口15の底部分に存在する下層の薄膜単結晶層をシリコ
ン酸化膜12が露出されるまでエッチングし、エミッタ領
域161 とコレクタ領域162 との間に間隔部18を形成す
る。そして、この間隔部18に図４で示すようにＰ型シリ
コンのエピタキシャル成長層を形成し、エミッタ領域16
1 とコレクタ領域162 とを接続し、ベース領域19とす
る。
コン（ＳｉＯ2 ）膜を２００ｎｍの厚さで堆積し、続く
エッチバック工程によって向かい合うように設定された
エミッタおよびコレクタ側の両側壁に、それぞれ幅１５
０ｎｍの側壁スペーサ171 、172 を形成する。このと
き、これら側壁スペーサ171 、172 をマスクとしてその
開口15の底部分に存在する下層の薄膜単結晶層をシリコ
ン酸化膜12が露出されるまでエッチングし、エミッタ領
域161 とコレクタ領域162 との間に間隔部18を形成す
る。そして、この間隔部18に図４で示すようにＰ型シリ
コンのエピタキシャル成長層を形成し、エミッタ領域16
1 とコレクタ領域162 とを接続し、ベース領域19とす
る。
【００１５】図４においては、このベース領域19に接続
されるようにして側壁スペーサ171と172 との間を埋め
るようにして、ベースコンタクト用の１５０ｎｍの厚さ
でポリシリコンを堆積し、フォトリソグラフィによって
ベース取り出し電極20を形成する。その後、図６で示す
ようにこのポリシリコンによるエミッタ領域、コレクタ
領域、さらにベース取り出し電極20の表面にＴｉ／Ｔｉ
Ｎをスパッタで堆積し、これをアニールすることによっ
てＴｉＳｉ2 層211 〜213 を形成するもので、未反応の
ＴｉＮは選択エッチングにより除去する。
されるようにして側壁スペーサ171と172 との間を埋め
るようにして、ベースコンタクト用の１５０ｎｍの厚さ
でポリシリコンを堆積し、フォトリソグラフィによって
ベース取り出し電極20を形成する。その後、図６で示す
ようにこのポリシリコンによるエミッタ領域、コレクタ
領域、さらにベース取り出し電極20の表面にＴｉ／Ｔｉ
Ｎをスパッタで堆積し、これをアニールすることによっ
てＴｉＳｉ2 層211 〜213 を形成するもので、未反応の
ＴｉＮは選択エッチングにより除去する。
【００１６】そして、図７で示すようにこれらの表面に
ＳｉＯ2 膜22を堆積し、エミッタ、コレクタ、およびベ
ースの各領域に向けてコンタクト孔を開口し、これらコ
ンタクト孔それぞれに対応してポリシリコンによるエミ
ッタ電極231 、コレクタ電極232 、およびベース電極23
3 をそれぞれ取り出す。
ＳｉＯ2 膜22を堆積し、エミッタ、コレクタ、およびベ
ースの各領域に向けてコンタクト孔を開口し、これらコ
ンタクト孔それぞれに対応してポリシリコンによるエミ
ッタ電極231 、コレクタ電極232 、およびベース電極23
3 をそれぞれ取り出す。
【００１７】
【発明の効果】この様な半導体装置を構成することによ
り、外部ベース領域が不要とされるものであり、ベース
抵抗の大幅な低減が図れる。また、エミッタとベースの
接合面積が最小限に止められ、さらにコレクタとベース
の接合面積も最小限に抑えられるものであり、このこと
によりこれらの接合容量を確実に低減できて大幅な性能
改善が見込まれ、高速動作が容易とされる。また、その
他の付加価値としてベース領域に対するコンタクトが容
易とされると共に、マスクを不要とする素子分離工程、
ＮＰＮ非対象な不純物分布の斜め方向からのイオン注入
による形成によって、製作工程の大幅な簡略化が可能と
される。
り、外部ベース領域が不要とされるものであり、ベース
抵抗の大幅な低減が図れる。また、エミッタとベースの
接合面積が最小限に止められ、さらにコレクタとベース
の接合面積も最小限に抑えられるものであり、このこと
によりこれらの接合容量を確実に低減できて大幅な性能
改善が見込まれ、高速動作が容易とされる。また、その
他の付加価値としてベース領域に対するコンタクトが容
易とされると共に、マスクを不要とする素子分離工程、
ＮＰＮ非対象な不純物分布の斜め方向からのイオン注入
による形成によって、製作工程の大幅な簡略化が可能と
される。
【図１】この発明の一実施の形態に係る半導体装置の製
造工程の最初の過程を説明する図。
造工程の最初の過程を説明する図。
【図２】図１に続く製造過程を説明する図。
【図３】図２に続く製造過程を説明する図。
【図４】図３に続く製造過程を説明する図。
【図５】図４に続く製造過程を説明する図。
【図６】図５に続く製造過程を説明する図。
【図７】図６に続く製造過程を説明する図。
【図８】従来の半導体装置を説明する断面構成図。
11…シリコン基板、12、14…シリコン酸化膜、 13…Ｎ
- 型のシリコン単結晶層、15…開口、161 …エミッタ領
域、162 …コレクタ領域、171 、172 …側壁スペーサ、
18…間隔部、19…ベース領域、20…取り出し電極、
211 〜213ＴｉＳｉ2 層、22…ＳｉＯ2 膜22、231
…エミッタ電極、232 …コレクタ電極、233 …ベース電
極。
- 型のシリコン単結晶層、15…開口、161 …エミッタ領
域、162 …コレクタ領域、171 、172 …側壁スペーサ、
18…間隔部、19…ベース領域、20…取り出し電極、
211 〜213ＴｉＳｉ2 層、22…ＳｉＯ2 膜22、231
…エミッタ電極、232 …コレクタ電極、233 …ベース電
極。
フロントページの続き (56)参考文献 特開 平６−37103（ＪＰ，Ａ) 特開 平７−106338（ＪＰ，Ａ) 特開 平４−307940（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/28 301 H01L 21/768 H01L 29/73
Claims (3)
- 【請求項１】 表面に第１の絶縁膜の形成された半導体
基板と、 この半導体基板の前記第１の絶縁膜上に形成された半導
体単結晶層でなり、この半導体単結晶層を前記第１の絶
縁膜上に肉薄部分を残して開口を形成して分離構成され
た第１および第２の半導体単結晶領域よりなるエミッタ
およびコレクタ領域と、 このエミッタおよびコレクタ領域のそれぞれ対向する側
面部に、相互間に間隔が設定されるように絶縁物により
形成された側壁スペーサと、 前記エミッタおよびコレクタ領域にそれぞれ対応する前
記側壁スペーサの相互間で前記第１の絶縁膜に至るよう
に形成された開口部に、前記エミッタ領域およびコレク
タ領域を結んで形成されたベース領域と、 このベース領域に接続されるように前記エミッタ領域お
よびコレクタ領域それぞれの側壁スペーサで挟まれた領
域部分に形成されたベース取り出し電極とを具備し、 この取り出し電極の幅は前記側壁スペーサの相互間の幅
によって決定され、且つ前記側壁スペーサによって前記
エミッタ領域およびコレクタ領域から電気的に絶縁され
るようにしたことを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜上に第１の導電型の不純物を含む半導
体単結晶層を形成する単結晶層形成工程と、 前記半導体単結晶層をそれぞれエミッタおよびコレクタ
に対応する領域に分割されるように異方性エッチングに
よって前記第１の絶縁膜上に薄い単結晶層を残して開口
を形成するエッチング工程と、 このエッチング工程によって形成された開口部に、前記
コレクタ方向に傾けた方向から第１の導電型のイオンを
注入し、前記薄い単結晶層をエミッタ領域並びにコレク
タ領域に分割設定する領域設定工程と、 前記薄い単結晶層の領域を含む状態で前記半導体基板の
第１の絶縁膜上に絶縁物層を形成し、前記開口によって
分割された前記半導体単結晶層によるエミッタおよびコ
レクタ部の対向する側面部に側壁スペーサを残してエッ
チングするスペーサ形成工程と、 前記半導体単結晶層によるエミッタおよびコレクタ部の
対向する側面に形成された側壁スペーサの相互間の間隔
部に対応して、前記エミッタおよびコレクタ部の境界部
に相当する前記薄い単結晶層をエッチング除去するベー
ス部形成工程と、 前記エッチング除去された間隔部に第２の導電型の不純
物を含む半導体層を形成し、前記間隔部の両側のエミッ
タ領域およびコレクタ領域を接続するベース領域形成工
程と、 前記半導体単結晶層によるエミッタおよびコレクタ部の
対向する側面部に形成された前記側壁スペーサの相互間
に、前記ベース領域に接続されるように取り出し電極を
形成する電極形成工程と、 を具備したことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ベース領域形成工程にあっては、前
記側壁スペーサの形成された後に前記第２の半導体層の
間隔部の対向面部から、第２の導電型のエピタキシャル
層を成長させ、この両者の中央部でそれぞれのエピタキ
シャル成長層が接続されて前記ベース領域が形成される
ようにした請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33332095A JP3251834B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33332095A JP3251834B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172024A JPH09172024A (ja) | 1997-06-30 |
| JP3251834B2 true JP3251834B2 (ja) | 2002-01-28 |
Family
ID=18264798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33332095A Expired - Fee Related JP3251834B2 (ja) | 1995-12-21 | 1995-12-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251834B2 (ja) |
-
1995
- 1995-12-21 JP JP33332095A patent/JP3251834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09172024A (ja) | 1997-06-30 |
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