JPH0714844A - ラテラルバイポーラトランジスタ - Google Patents
ラテラルバイポーラトランジスタInfo
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- JPH0714844A JPH0714844A JP6135218A JP13521894A JPH0714844A JP H0714844 A JPH0714844 A JP H0714844A JP 6135218 A JP6135218 A JP 6135218A JP 13521894 A JP13521894 A JP 13521894A JP H0714844 A JPH0714844 A JP H0714844A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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Abstract
(57)【要約】
【目的】 寄生キャパシタンスの発生の少ない改良され
たラテラルバイポーラトランジスタとこのトランジスタ
をできるだけ少ない工程で形成することのできる製造方
法を提供する。 【構成】 エミッタ層９１及びコレクタ層９２が構造化
された誘電体層７上にあり、またこの層７がベース層２
と同一平面内にあり、ベース層２とこの構造化された誘
電体層７の部分との間でこのベース層２がエミッタ層９
１と接触化され、またこれと反対側でコレクタ層９２と
接触化されるようにベース層２により中断されているラ
テラルバイポーラトランジスタを形成する。
たラテラルバイポーラトランジスタとこのトランジスタ
をできるだけ少ない工程で形成することのできる製造方
法を提供する。 【構成】 エミッタ層９１及びコレクタ層９２が構造化
された誘電体層７上にあり、またこの層７がベース層２
と同一平面内にあり、ベース層２とこの構造化された誘
電体層７の部分との間でこのベース層２がエミッタ層９
１と接触化され、またこれと反対側でコレクタ層９２と
接触化されるようにベース層２により中断されているラ
テラルバイポーラトランジスタを形成する。
Description
【０００１】
【産業上の利用分野】本発明はシリコンをベースとする
ラテラルバイポーラトランジスタ及びその製造方法に関
する。
ラテラルバイポーラトランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】エミッタ層及びこれに電気的に接続され
ているエミッタ接触部、コレクタ層及びこれに電気的に
接続されているコレクタ接触部及び帯状のベース層及び
その上に配設されたエミッタ層及びコレクタ層とはそれ
ぞれ誘電体からなるスペーサにより絶縁されており、こ
のスペーサと電気的に接続されているベース接触部を有
する高濃度にドープされたベース接触層を有し、エミッ
タ層及びコレクタ層が誘電体層上に帯状のベース層に対
して横方向に配設されているラテラルバイポーラトラン
ジスタは、既に刊行物「Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ」第３０
巻、第１２Ｂ号、１９９１年１２月、Ｌ２０８０頁〜Ｌ
２０８２頁から公知である。
ているエミッタ接触部、コレクタ層及びこれに電気的に
接続されているコレクタ接触部及び帯状のベース層及び
その上に配設されたエミッタ層及びコレクタ層とはそれ
ぞれ誘電体からなるスペーサにより絶縁されており、こ
のスペーサと電気的に接続されているベース接触部を有
する高濃度にドープされたベース接触層を有し、エミッ
タ層及びコレクタ層が誘電体層上に帯状のベース層に対
して横方向に配設されているラテラルバイポーラトラン
ジスタは、既に刊行物「Ｊａｐａｎｅｓｅ Ｊｏｕｒｎ
ａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ」第３０
巻、第１２Ｂ号、１９９１年１２月、Ｌ２０８０頁〜Ｌ
２０８２頁から公知である。
【０００３】横方向に配設されたバイポーラトランジス
タでは、しばしば寄生キャパシタンスの発生を少なく
し、簡単な製造方法で高い集積密度を達成することが課
題となる。
タでは、しばしば寄生キャパシタンスの発生を少なく
し、簡単な製造方法で高い集積密度を達成することが課
題となる。
【０００４】
【発明が解決しようとする課題】従って本発明は、この
ような改良されたバイポーラトランジスタとこのトラン
ジスタをできるだけ僅かな工程で製造することのできる
方法を提供することを課題とする。
ような改良されたバイポーラトランジスタとこのトラン
ジスタをできるだけ僅かな工程で製造することのできる
方法を提供することを課題とする。
【０００５】
【課題を解決するための手段】この課題は、請求項１の
特徴部分に基づくバイポーラトランジスタ及び請求項２
の特徴部分に基づくその製造方法により解決される。
特徴部分に基づくバイポーラトランジスタ及び請求項２
の特徴部分に基づくその製造方法により解決される。
【０００６】本発明方法では絶縁層上に薄いシリコン層
が施されている基板から出発する。この基板は例えばＳ
ＩＭＯＸ又はウェハボンディングにより形成できるよう
な例えばＳＯＩ基板であってよい。その際シリコン層は
厚さが約１００ｎｍあるとよい。またこのシリコン層は
約１０17〜１０18に基本ドーピングされているものであ
る。この出発物質の使用下にこの元のシリコン層から形
成されたベース層が横方向にエミッタ層又はコレクタ層
と接し、これらのエミッタ層及びコレクタ層がベース層
を接触化する短い部分を除いて誘電体層上に配設されて
いる構造物を形成する。
が施されている基板から出発する。この基板は例えばＳ
ＩＭＯＸ又はウェハボンディングにより形成できるよう
な例えばＳＯＩ基板であってよい。その際シリコン層は
厚さが約１００ｎｍあるとよい。またこのシリコン層は
約１０17〜１０18に基本ドーピングされているものであ
る。この出発物質の使用下にこの元のシリコン層から形
成されたベース層が横方向にエミッタ層又はコレクタ層
と接し、これらのエミッタ層及びコレクタ層がベース層
を接触化する短い部分を除いて誘電体層上に配設されて
いる構造物を形成する。
【０００７】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【０００８】図１の本発明によるトランジスタの構造で
は、基板の絶縁層１の上に本来のトランジスタの領域内
に帯状にドープされたベース層２がある。このベース層
２の上には高濃度にドープされたベース接触層３があ
り、これは帯状部分の延長部内に比較的大きな端子面と
して延びている。このベース接触層３はその上側及び横
方向を誘電体層４及び内側スペーサ５によって電気的に
絶縁されている。ベース層２の両側には、ベース層２と
は反対の導電形にドープされているエミッタ層９１及び
コレクタ層９２が接している。これらの層はシリコンか
らなるが、その際ベース層２は元の全面的に施されたモ
ノシリコン層から形成され、一方それ以外の層は後から
施されたポリシリコンから形成されている。図１にはベ
ース層２の遷移領域２３（これはベース接触層３からベ
ース層２内に拡散されたアクセプタ又はドナーにより形
成される）が示されている。同様にベース層２内にはエ
ミッタ層９１及びコレクタ層９２に接している範囲内に
遷移領域２９があり、これは同様にキャリアの拡散によ
りエミッタ層９１からベース層２内に又はコレクタ層９
２からベース層２内に形成される。エミッタ層９１及び
コレクタ層９２の主要部分はそれぞれ誘電体層７の上に
あり、これはベース層２と同じ層平面内に配置されてお
り、ベース層２に対してそれぞれ僅かな間隔を置いて配
置されているためエミッタ層９１及びコレクタ層９２は
ベース層２とこの構造化された誘電体層７との間でそれ
ぞれベース層２を接触化することになる。この構造物は
その上側を誘電体からなる平坦化層１０で覆われてお
り、この平坦化層１０の接触孔内にエミッタ接触部１
１、コレクタ接触部１２及びベース接触部が施されてい
る。
は、基板の絶縁層１の上に本来のトランジスタの領域内
に帯状にドープされたベース層２がある。このベース層
２の上には高濃度にドープされたベース接触層３があ
り、これは帯状部分の延長部内に比較的大きな端子面と
して延びている。このベース接触層３はその上側及び横
方向を誘電体層４及び内側スペーサ５によって電気的に
絶縁されている。ベース層２の両側には、ベース層２と
は反対の導電形にドープされているエミッタ層９１及び
コレクタ層９２が接している。これらの層はシリコンか
らなるが、その際ベース層２は元の全面的に施されたモ
ノシリコン層から形成され、一方それ以外の層は後から
施されたポリシリコンから形成されている。図１にはベ
ース層２の遷移領域２３（これはベース接触層３からベ
ース層２内に拡散されたアクセプタ又はドナーにより形
成される）が示されている。同様にベース層２内にはエ
ミッタ層９１及びコレクタ層９２に接している範囲内に
遷移領域２９があり、これは同様にキャリアの拡散によ
りエミッタ層９１からベース層２内に又はコレクタ層９
２からベース層２内に形成される。エミッタ層９１及び
コレクタ層９２の主要部分はそれぞれ誘電体層７の上に
あり、これはベース層２と同じ層平面内に配置されてお
り、ベース層２に対してそれぞれ僅かな間隔を置いて配
置されているためエミッタ層９１及びコレクタ層９２は
ベース層２とこの構造化された誘電体層７との間でそれ
ぞれベース層２を接触化することになる。この構造物は
その上側を誘電体からなる平坦化層１０で覆われてお
り、この平坦化層１０の接触孔内にエミッタ接触部１
１、コレクタ接触部１２及びベース接触部が施されてい
る。
【０００９】図２は図１に示されたＩＩ−ＩＩ線に沿う
切断平面図を示すものであるが、その際エミッタ層９１
とエミッタ接触部１１、コレクタ層９２とコレクタ接触
部１２及びベース接触層３とベース接触部１３の接触面
はそれぞれ破線で示されている。エミッタ層９１及びコ
レクタ層９２はそれぞれベース層２又はその上にあるベ
ース接触層３の帯状部分にまで達しており、外へ向かっ
てそれぞれ端子面として延びている。ベース接触層３と
エミッタ層９１又はコレクタ層９２との間の電気的絶縁
は図示されているスペーサ５により行われる。
切断平面図を示すものであるが、その際エミッタ層９１
とエミッタ接触部１１、コレクタ層９２とコレクタ接触
部１２及びベース接触層３とベース接触部１３の接触面
はそれぞれ破線で示されている。エミッタ層９１及びコ
レクタ層９２はそれぞれベース層２又はその上にあるベ
ース接触層３の帯状部分にまで達しており、外へ向かっ
てそれぞれ端子面として延びている。ベース接触層３と
エミッタ層９１又はコレクタ層９２との間の電気的絶縁
は図示されているスペーサ５により行われる。
【００１０】このトランジスタの製造は、図３に示すよ
うに基板の絶縁層１上にある基本ドーピングを有するシ
リコン層２０の上にポリシリコン層及びその上の誘電体
層を例えばＣＶＤ法により析出するようにして行われ
る。ポリシリコン層はベース用に高濃度にドープされる
が、これは例えば析出中に又はこの後で注入により行う
ことができる。誘電体層は例えばテトラエチルオルトシ
ランの使用下に施されるＳｉＯ2であってもよい。次に
この二重層を例えばドライエッチング法により構造化す
る。ポリシリコン層からは本来のトランジスタの範囲内
に帯状に構造化されたベース接触層３がその上にある絶
縁部としての誘電体層４と共に残留する。引続き一様な
誘電体層（例えばＣＶＤによるＳｉＯ2層）を析出及び
異方性逆エッチングし、ベース接触層３及びその上にあ
る誘電体層４の帯状部分の範囲内の側方にスペーサ５を
形成する。この工程は内側スペーサ５の材料に関連して
選択的にエッチングすることのできる材料からなるもう
１つの層で繰り返し行われる。こうして図４に示すよう
に、外側スペーサ６が内側スペーサ５のベース接触層３
とは反対側に形成される。内側スペーサ５にＳｉＯ2を
使用する場合この外側スペーサ６は例えばＳｉ3Ｎ4から
形成してもよい。シリコン層２０からベース層２用に準
備された部分以外をすべて除去するために、内側スペー
サ５及び外側スペーサ６を誘電体層４と共にマスクとし
て使用する。図４に示すように、この処理工程（例えば
ドライエッチング）から形成される構造物上に全面的に
一様に外側スペーサ６を選択的にエッチングすることの
できる材料（例えばＳｉＯ2層）からなるもう１つの誘
電体層７０を施す。このもう１つの誘電体層７０は図５
に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ＝化学機械的研
磨）により平坦化され、又はフォトレジストの使用下に
逆エッチングされる。このもう１つの誘電体層７０の残
留部分７は外側スペーサ６の側方だけにあり、スペーサ
６の表面は露出している。従って外側スペーサ６は（有
利には等方性に）除去可能である。この外側スペーサ６
を選択的にエッチングできる材料からなるもう１つの誘
電体層が施されたため、このもう１つの誘電体層７０の
残留部分７はこのエッチングプロセスでは除去されな
い。外側スペーサ６の除去により生じる開口はベース層
２をこの開口の範囲内で逆エッチングするために使用さ
れる。その結果ベース層２と構造化された誘電体層７と
の間には図６に示すように開口８が生じ、その中では絶
縁層１の表面が露出されている。
うに基板の絶縁層１上にある基本ドーピングを有するシ
リコン層２０の上にポリシリコン層及びその上の誘電体
層を例えばＣＶＤ法により析出するようにして行われ
る。ポリシリコン層はベース用に高濃度にドープされる
が、これは例えば析出中に又はこの後で注入により行う
ことができる。誘電体層は例えばテトラエチルオルトシ
ランの使用下に施されるＳｉＯ2であってもよい。次に
この二重層を例えばドライエッチング法により構造化す
る。ポリシリコン層からは本来のトランジスタの範囲内
に帯状に構造化されたベース接触層３がその上にある絶
縁部としての誘電体層４と共に残留する。引続き一様な
誘電体層（例えばＣＶＤによるＳｉＯ2層）を析出及び
異方性逆エッチングし、ベース接触層３及びその上にあ
る誘電体層４の帯状部分の範囲内の側方にスペーサ５を
形成する。この工程は内側スペーサ５の材料に関連して
選択的にエッチングすることのできる材料からなるもう
１つの層で繰り返し行われる。こうして図４に示すよう
に、外側スペーサ６が内側スペーサ５のベース接触層３
とは反対側に形成される。内側スペーサ５にＳｉＯ2を
使用する場合この外側スペーサ６は例えばＳｉ3Ｎ4から
形成してもよい。シリコン層２０からベース層２用に準
備された部分以外をすべて除去するために、内側スペー
サ５及び外側スペーサ６を誘電体層４と共にマスクとし
て使用する。図４に示すように、この処理工程（例えば
ドライエッチング）から形成される構造物上に全面的に
一様に外側スペーサ６を選択的にエッチングすることの
できる材料（例えばＳｉＯ2層）からなるもう１つの誘
電体層７０を施す。このもう１つの誘電体層７０は図５
に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ＝化学機械的研
磨）により平坦化され、又はフォトレジストの使用下に
逆エッチングされる。このもう１つの誘電体層７０の残
留部分７は外側スペーサ６の側方だけにあり、スペーサ
６の表面は露出している。従って外側スペーサ６は（有
利には等方性に）除去可能である。この外側スペーサ６
を選択的にエッチングできる材料からなるもう１つの誘
電体層が施されたため、このもう１つの誘電体層７０の
残留部分７はこのエッチングプロセスでは除去されな
い。外側スペーサ６の除去により生じる開口はベース層
２をこの開口の範囲内で逆エッチングするために使用さ
れる。その結果ベース層２と構造化された誘電体層７と
の間には図６に示すように開口８が生じ、その中では絶
縁層１の表面が露出されている。
【００１１】図７に示すように、層９をポリシリコン又
は他の接触材料（例えば炭化ケイ素）からエミッタ層又
はコレクタ層を形成するため一様に析出する。この層９
をエミッタ及びコレクタ用に高濃度にドープするが、こ
れは析出の際に又はその後で注入により行うことができ
る。この層９を再び例えばＣＭＰ又はフォトレジストに
よる平坦化により平坦に逆エッチングする。このエッチ
ングプロセスの後に残るこの層９の部分をレジストマス
クにより構造化すると、図２に平面図で示した構造物が
生じる。層９は相応して延長された端子領域を有するエ
ミッタ層９１とコレクタ層９２の部分に分かれる。誘電
体層からなる平坦化層１０を施し、電気端子用の接触孔
をその中に形成し、引続きエミッタ、コレクタ及びベー
ス用の金属製接触部を施す。
は他の接触材料（例えば炭化ケイ素）からエミッタ層又
はコレクタ層を形成するため一様に析出する。この層９
をエミッタ及びコレクタ用に高濃度にドープするが、こ
れは析出の際に又はその後で注入により行うことができ
る。この層９を再び例えばＣＭＰ又はフォトレジストに
よる平坦化により平坦に逆エッチングする。このエッチ
ングプロセスの後に残るこの層９の部分をレジストマス
クにより構造化すると、図２に平面図で示した構造物が
生じる。層９は相応して延長された端子領域を有するエ
ミッタ層９１とコレクタ層９２の部分に分かれる。誘電
体層からなる平坦化層１０を施し、電気端子用の接触孔
をその中に形成し、引続きエミッタ、コレクタ及びベー
ス用の金属製接触部を施す。
【００１２】従って本発明によるトランジスタは４つの
フォト技術工程により形成することができ、また高集積
化バイポーラトランジスタを実現し、その活性領域全体
は最小限度の精細度の構造物により生じる面の約１．８
倍に過ぎない。
フォト技術工程により形成することができ、また高集積
化バイポーラトランジスタを実現し、その活性領域全体
は最小限度の精細度の構造物により生じる面の約１．８
倍に過ぎない。
【図１】本発明によるラテラルバイポーラトランジスタ
の横断面図。
の横断面図。
【図２】図１のＩＩ−ＩＩ線に沿う切断平面図。
【図３】本発明によるトランジスタの第１及び第２の製
造工程の断面図。
造工程の断面図。
【図４】本発明によるトランジスタの第３ないし第５の
製造工程の断面図。
製造工程の断面図。
【図５】本発明によるトランジスタの第６の製造工程の
断面図。
断面図。
【図６】本発明によるトランジスタの第７及び第８の製
造工程の断面図。
造工程の断面図。
【図７】本発明によるトランジスタの第９の製造工程の
断面図。
断面図。
１ 基板の絶縁層 ２ ベース層 ３ ベース接触層 ４ 誘電体層 ５ 内側スペーサ ６ 外側スペーサ ７、７０ 誘電体層 ８ 開口 ９ 高濃度ドープ化層 １０ 平坦化層 １１ エミッタ接触部 １２ コレクタ接触部 １３ ベース接触部 ２０ シリコン層 ２３ ベース層とベース接触層との遷移領域 ２９ エミッタ層又はコレクタ層とベース層との遷移領
域 ９１ エミッタ層 ９２ コレクタ層
域 ９１ エミッタ層 ９２ コレクタ層
Claims (4)
- 【請求項１】 エミッタ層（９１）及びこれに電気的に
接続されているエミッタ接触部（１１）、コレクタ層
（９２）及びこれに電気的に接続されているコレクタ接
触部（１２）及び帯状のベース層（２）及びその上に配
設されたエミッタ層（９１）及びコレクタ層（９２）と
はそれぞれ誘電体からなるスペーサ（５）により絶縁さ
れており、このスペーサ（５）と電気的に接続されてい
るベース接触部（１３）を有する高濃度にドープされた
ベース接触層（３）を有し、エミッタ層（９１）及びコ
レクタ層（９２）が誘電体層（７）上に帯状のベース層
（２）に対して横方向に配設されているラテラルバイポ
ーラトランジスタにおいて、誘電体層（７）が帯状のベ
ース層（２）の層平面内にあり、ベース層（２）により
中断されるようにこの誘電体層（７）を構造化し、この
誘電体層（７）とベース層（２）との間にそれぞれエミ
ッタ層（９１）及びコレクタ層（９２）の一部が存在す
ることによって帯状のベース層（２）が横方向にエミッ
タ層（９１）及びコレクタ層（９２）に接することを特
徴とするラテラルバイポーラトランジスタ。 - 【請求項２】 第１工程で絶縁層（１）上にありベース
層（２）用に予めドーピングされているシリコン層（２
０）上にベース端子用に高濃度にドープされたポリシリ
コン層（３）、更にその上に誘電体層（４）を施し、帯
状部分に構造化し、 第２工程でベース用に設けられているこの構造化層
（３、４）の帯状部分の横に誘電体からなる内側スペー
サ（５）を形成し、 第３工程でこの内側スペーサ（５）の誘電体に関して選
択的にエッチングできる誘電体から外側スペーサ（６）
を内側スペーサ（５）の横に形成し、 第４工程でマスクとして内側スペーサ（５）、外側スペ
ーサ（６）及び構造化誘電体層（４）の使用下に絶縁層
（１）上にあるシリコン層（２０）のこのマスクにより
覆われている範囲以外を完全に除去することによりシリ
コン層（２）を残留させ、 第５工程で全面的に一様にもう１つの誘電体層（７０）
を施し、 第６工程でこのもう１つの誘電体層（７０）を外側スペ
ーサ（６）の側方に残る部分（７）を除いて平坦に逆エ
ッチングし、 第７工程で外側スペーサ（６）を選択的に除去し、 第８工程で誘電体層（４、５）をマスクとして使用して
除去された外側スペーサの範囲内のシリコン層（２）の
残留部分を両側に開口（８）が生じるように絶縁層
（１）まで除去し、 第９工程でエミッタ及びコレクタ用に設けられた高濃度
にドープされた層（９）を全面的に施し、 第１０工程でこの層（９）を平坦に逆エッチングし、エ
ミッタ層（９１）及びコレクタ層（９２）が互いに別個
に形成されるように構造化し、 第１１工程で誘電体からなる平坦化層（１０）を施し、
そこに引続き電気端子用の接触孔を形成し、引続きエミ
ッタ接触部（１１）、コレクタ接触部（１２）及びベー
ス接触部（１３）を形成することを特徴とする請求項１
記載のラテラルバイポーラトランジスタの製造方法。 - 【請求項３】 誘電体層（４）のための第１工程、内側
スペーサ（５）のための第２工程及びもう１つの誘電体
層（７０）のための第５工程にＳｉＯ2 を使用し、また
外側スペーサ（６）のための第３工程にＳｉ3Ｎ4 を使
用することを特徴とする請求項２記載の方法。 - 【請求項４】 第１工程でポリシリコン層（３）をｐ+
導電性にドープして形成し、第９工程で層（９）をケイ
素含有材料からｎ+導電性にドープして形成することを
特徴とする請求項２又は３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4317720A DE4317720C2 (de) | 1993-05-27 | 1993-05-27 | Lateraler Bipolartransistor |
| DE4317720.4 | 1993-05-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714844A true JPH0714844A (ja) | 1995-01-17 |
Family
ID=6489094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135218A Withdrawn JPH0714844A (ja) | 1993-05-27 | 1994-05-25 | ラテラルバイポーラトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5714397A (ja) |
| EP (1) | EP0626729B1 (ja) |
| JP (1) | JPH0714844A (ja) |
| AT (1) | ATE137359T1 (ja) |
| DE (2) | DE4317720C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861325B1 (en) * | 2002-09-24 | 2005-03-01 | Advanced Micro Devices, Inc. | Methods for fabricating CMOS-compatible lateral bipolar junction transistors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0137992A3 (en) * | 1983-09-29 | 1987-01-21 | Fujitsu Limited | Lateral bipolar transistor formed in a silicon on insulator (soi) substrate |
| JP2521783B2 (ja) * | 1987-09-28 | 1996-08-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5406113A (en) * | 1991-01-09 | 1995-04-11 | Fujitsu Limited | Bipolar transistor having a buried collector layer |
-
1993
- 1993-05-27 DE DE4317720A patent/DE4317720C2/de not_active Expired - Fee Related
-
1994
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- 1994-05-09 AT AT94107224T patent/ATE137359T1/de not_active IP Right Cessation
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- 1994-05-25 JP JP6135218A patent/JPH0714844A/ja not_active Withdrawn
-
1996
- 1996-06-19 US US08/666,101 patent/US5714397A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| ATE137359T1 (de) | 1996-05-15 |
| EP0626729A1 (de) | 1994-11-30 |
| DE59400230D1 (de) | 1996-05-30 |
| DE4317720A1 (de) | 1994-12-01 |
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| EP0626729B1 (de) | 1996-04-24 |
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