KR20010039843A - 에스오아이 모스 트랜지스터의 플로팅 바디 효과를제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법 - Google Patents
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Abstract
에스오아이 집적회로 및 그 제조방법을 제공한다. 에스오아이 기판에 적어도 하나의 고립된 트랜지스터 활성영역 및 바디라인을 형성한다. 트랜지스터 활성영역 및 바디라인은 에스오아이 기판의 매립절연층과 접촉하는 소자분리막에 의해 둘러싸여진다. 트랜지스터 활성영역의 일 측벽의 일 부분은 바디라인까지 연장되어 바디 연장부를 구성한다. 따라서, 트랜지스터 활성영역은 바디 연장부를 통하여 바디라인과 전기적으로 연결된다. 바디 연장부 상에는 바디 절연층이 형성된다. 트랜지스터 활성영역 상부에는 트랜지스터 활성영역을 가로지르는 절연된 게이트 패턴이 형성되고, 게이트 패턴의 일 단은 바디 절연층과 중첩된다.
Description
본 발명은 에스오이(SOI; silicon on insulator) 기술에 관한 것으로, 특히 에스오아이 모스 트랜지스터의 플로팅 바디 효과를 제거하기 위한 에스오아이 반도체 집적회로 및 그 제조방법에 관한 것이다.
반도체 제조산업에 있어서, 반도체 집적회로의 동작속도를 향상시키기 위하여 기생용량 및 기생저항을 감소시키기 위한 많은 노력이 있어 왔다.
에스오아이 모스 트랜지스터는 낮은 접합용량 및 우수한 소자분리 특성과 같은 고유의 장점들 때문에 저전력/고속 집적회로소자의 응용에 있어서 벌크 모스 트랜지스터에 비하여 우수하다고 알려져 왔다.
이에 더하여, 에스오아이 모스 트랜지스터는 높은 팩킹밀도와 함께 소프트 에러에 대한 내성, 소자의 동작시 소모전력 및 래치업에 대한 내성이 우수한 장점들을 갖고 있다.
상기한 바와 같은 에스오아이 소자의 특징들에도 불구하고, 에스오아이 집적회로는 공정기술 및 소자설계에 있어서의 기술적인 문제들로 인하여 상업적으로 널리 응용되지 못하고 있다.
도 1은 종래기술에 따른 전형적인 에오오아이 모스 트랜지스터의 구조를 보여준다. 상기 에스오아이 모스 트랜지스터는 절연막(15) 상에 게이트 전극(20), 게이트 절연막(21), 소오스(23) 및 드레인(24)을 구비한다. 상기 절연막(15)의 뒷면은 지지기판(10)과 접촉된다.
에스오아이 모스 트랜지스터의 바디영역(30)이 절연막(15)에 의해 전기적으로 고립된 상태이므로 상기 바디영역(30)의 전압은 소오스 영역(23), 드레인 영역(24) 또는 게이트 전극(20)에 인가되는 전압에 따라 변화한다.
에스오아이 모스 트랜지스터에서 소위 플로팅 바디효과라고 불리우는 현상에 기인하는 바디영역(30)의 전압변동은 에스오아이 소자의 적절한 동작을 저해하는 요인이 된다. 이들 저해 요인들중 가장 일반적인 것으로서 킹크(kink) 효과 및 바이폴라 효과를 들 수 있다.
채널 영역이 부분적으로 공핍되고 드레인 영역에 높은 전압이 인가되면, 에스오아이 모스 트랜지스터에 형성되는 전계는 드레인 영역(24) 근처에서의 충돌 이온화(impact ionization)를 유발시킨다.
따라서, 상기 에스오아이 모스 트랜지스터가 NMOS 트랜지스터인 경우에 충돌이온화에 의해 생성된 홀(hole)들은 바디영역으로 주입되고, 그에 따라 바디영역은 양의 포텐샬을 갖도록 대전된다. 바디영역(30)에 축적된 이들 양의 전하들은 바디영역(30)의 포텐샬을 증가시키어 에스오아이 모스 트랜지스터의 문턱전압을 감소시키는 결과를 초래한다.
문턱전압의 감소는 드레인 전류를 증가시키므로 문턱전압의 변화는 에스오아이 모스 트랜지스터의 출력특성 상에서 "킹크(kink)" 현상을 보인다.
바디영역의 전압증가에 따른 또 다른 결과는 모스 트랜지스터가 횡형 바이폴라 트랜지스터 구조, 즉 소오스 영역(23), 바디영역(30) 및 드레인 영역(24)으로 구성된 n-p-n 구조를 포함하므로 횡형 바이폴라 구조의 턴온(turn-on)이다.
모스 트랜지스터의 바디(30)가 양의 전압으로 바이어스됨에 따라, 횡형 n-p-n 구조의 에미터 및 베이스 접합에 해당하는 소오스(23) 및 바디(30) 사이의 접합에 순 바이어스(forward bias)가 인가되어 전자들이 소오스(23)로부터 바디영역(30)으로 주입된다.
상기 바디영역(30)으로 주입된 전자들은 드레인 공핍영역에 도달하여 드레인 전류에 더해진다. 결과적으로, 드레인 전류는 게이트 전극의 제어 하에 흐르는 채널전류 보다는 오히려 기생 바이폴라 트랜지스터에 의해 지배적으로 제어된다. 이와 같은 효과를 기생 바이폴라 효과라 한다. 에스오아이 모스 트랜지스터의 기생 바이폴라 동작은 특히 스위칭 회로에서 다이나믹 누설전류를 야기시킨다.
도 2a에 보여진 바와 같은 다중송신 회로에서, 노우드 A 및 B에 모두 논리 "1"에 해당하는 고전압들이 인가되면, 출력노드 C는 논리 "1"에 해당하는 고전압을 보일 것이다. 다음에, 노드 A의 전압이 논리 "0"에 해당하는 저전압으로 스위칭되면, 출력노드 C는 고전압을 유지하여야 한다.
그러나, 노드 A가 논리 "0"에 해당하는 전압을 갖고 노드 C가 논리 "1"에 해당하는 전압을 갖는 상태에서, 노드 B의 전압이 어떠한 이유에서든지 논리 "0"에 해당하는 저전압으로 스위칭되면, 출력노드 C의 전압은 기생 바이폴라 효과에 기인하는 다이나믹 누설전류에 의해 순간적으로 논리 "0"에 가까운 전압으로 하강한다.
도 2b는 종래기술에 따른 다중송신 회로의 노드 C에서 출력전압의 순간적인 강하 현상을 보여주는 파형도이다. 여기서, 가로축은 시간(t)을 나타내고 세로축은 노드 C의 전압을 나타낸다.
에스오아이 모스 트랜지스터에서 관찰되는 플로팅 바디 효과에 기인하여 발생하는 이러한 저해요인을 치유하기 위하여 몇몇 기술적인 접근방식들이 제안되어 왔다.
예를 들면, F. Assaderaghi 등은 1994년 IEEE Electron Device Letter, Vol. 15, No. 12에 "A dynamic threshold voltage MOSFET(DTMOS) for very low voltage operation"라는 제목으로 발표한 논문에서 플로팅 바디 효과를 감소시키기 위한 기술을 제안하였다.
F. Assaderaghi 등은 에스오아이 모스 트랜지스터의 게이트에 부유된 바디를 접속시킴으로써 플로팅 바디효과를 제거하려는 시도를 하였다. 그러나, 게이트 전압이 높고 소오스 및 드레인 전압이 낮은 경우에는 소오스 및 드레인 사이의 다이나믹 누설전류를 피할 수가 없으므로, 이들의 기술은 저전압 동작에 대해서만 적용하는 것이 가능하다.
에스오아이 소자에서의 플로팅 바디효과를 해결하기 위한 다른 시도로서, J.W. Sleight 등은 1999년 IEEE Transaction on Electron Devices, Vol. 46, No. 7에 "DC and transient characterization of a compact Schottky body contact technology for SOI transistor"라는 제목으로 발표한 논문에서 새로운 쇼트키 바디 콘택 기술을 제안하였다.
후자의 기술논문은 부분적으로 공핍된 에스오아이 트랜지스터의 바디를 접촉시키기 위한 자기정렬된 쇼트키 다이오우드 방법을 제공한다. 여기서, 쇼트키 다이오우드는 소오스/드레인 터미널들에 위치하여 부유된 바디를 소오스/드레인 영역에 접속시킨다.
도 3a 및 도 3b는 각각 종래기술에 따라서 바디콘택을 소오스/드레인 및 게이트에 접속시키기 위한 개략적인 레이아웃도들이다. 도 3a를 참조하면, n+ 소오스(23)이 p+ 영역(31)을 통하여 바디(30)와 접속된다.
상기 전자의 종래기술에 따라 게이트 및 바디 사이의 콘택을 도시하는 도 3b를 참조하면, 바디(30)는 콘택(33)을 통하여 게이트 전극(20)과 전기적으로 접속된다.
그러나, 상기 종래기술에 개시된 바디콘택 기술들, 즉 바디를 소오스 또는 게이트중 어느 하나에 접속시키는 기술은 상업적인 에스오아이 집적회로에 적용하는 데 기본적인 제약이 따른다.
즉, 전체회로중에서 다이나믹 누설전류에 취약한 부분들만이 종래기술에 따른 바디콘택기술에 의해 수동적으로 치유될 수 있으므로, 에스오아이 집적회로의 고유의 플로팅 바디 문제를 해결하기가 어렵다.
예를 들면, 에스오아이 기판 상에 제작되는 64비트 마이크로 프로세서를 구성하는 약 150만개의 트랜지스터들중 통상 5만개 내지 10만개의 트랜지스터들만이 바디콘택 기술에 의해 플로팅 바디효과가 치유된다.
상기한 문제점을 해결하기 위하여 에스오아이 집적회로에 있어서의 플로팅 바디효과를 근본적으로 제거하기 위한 방법 및 구조를 안출하기 위한 기술이 요구된다.
따라서, 본 발명의 목적은 에스오아이 집적회로에 있어서 플로팅 바디효과를 제거하기 위한 기술을 제공하는 데 있다.
본 발명의 다른 목적은 에스오아이 집적회로에 있어서 킹크 효과를 해결하는 기술을 제공하는 데 있다.
본 발명의 또 다른 목적은 에스오아이 집적회로에 있어서 기생 바이폴라 효과를 제거하여 결과적으로 다이나믹 누설전류를 제거하는 기술을 제공하는 데 있다.
본 발명의 또 다른 목적은 상업적인 에스오아이 제품에 적용가능한 플로팅 바디효과를 제거하기 위한 기술을 제공하는 데 있다.
본 발명의 또 다른 목적은 종래의 레이아웃도와 호환성을 가지면서 플로팅 바디효과를 제거하기 위한 완전한 해결책을 제공하는 데 있다.
도 1은 종래기술에 따른 전형적인 에스오아이 모스 트랜지스터를 보여주는 개략적인 단면도이다.
도 2a 및 도 2b는 각각 종래의 에스오아이 집적회로에서 플로팅 바디 효과에 기인하여 발생하는 다이나믹 누설전류를 설명하기 위한 다중송신회로도 및 그 출력파형도이다.
도 3a 및 도 3b는 종래기술에 따라 바디콘택구조를 갖는 에스오아이 모스 트랜지스터들의 개략적인 레이아웃도들이다.
도 4a는 본 발명의 바람직한 일 실시예에 따른 에스오아이 반도체 집적회로의 개략적인 평면도이다.
도 4b는 본 발명의 바람직한 다른 실시예에 따른 에스오아이 반도체 집적회로의 개략적인 평면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 에스오아이 반도체 집적회로의 개락적인 사시도이다.
도 6a 내지 도 11a는 도 4a의 Ⅰ-Ⅰ'에 따라 본 발명의 바람직한 실시예에 따른 에스오아이 반도체 집적회로의 제조방법을 설명하기 위한 단면도들이다.
도 6b 내지 도 11b는 도 4a의 Ⅱ-Ⅱ'에 따라 본 발명의 바람직한 실시예에 따른 에스오아이 반도체 집적회로의 제조방법을 설명하기 위한 단면도들이다.
도 6c 내지 도 11c는 도 4a의 Ⅲ-Ⅲ'에 따라 본 발명의 바람직한 실시예에 따른 에스오아이 반도체 집적회로의 제조방법을 설명하기 위한 단면도들이다.
상기 목적들을 달성하기 위하여, 본 발명은 에스오아이 모스 트랜지스터의 바디영역을 접지선 또는 전원선과 접속된 바디라인에 전기적으로 연결시키는 바디 연장부를 갖는 에스오아이 집적회로 및 그 제조방법을 제공한다.
본 발명에 따른 에스오아이 집적회로는 절연체에 의해 둘러싸여진 적어도 하나의 고립된 에스오아이 모스 트랜지스터, 상기 에스오아이 모스 트랜지스터의 일 측에 배치된 바디라인 및 상기 에스오아이 모스 트랜지스터의 바디영역의 일 측벽과 상기 바디라인을 전기적으로 연결시키는 바디 연장부를 포함한다. 이에 따라, 상기 바디라인의 한 쪽 옆에 복수개의 에스오아이 트랜지스터들이 배치될 수 있다. 이에 더하여, 상기 복수개의 에스오아이 트랜지스터들은 상기 바디라인의 양 쪽 옆에 배치될 수도 있다.
상기 에스오아이 트랜지스터는 지지기판, 상기 지지기판 상에 적층된 매립절연층 및 상기 매립절연층 상에 적층된 반도체층으로 이루어진 에스오아이 기판의 소정영역에 형성된다. 좀 더 구체적으로, 상기 에스오아이 트랜지스터는 상기 반도체층의 소정영역에 형성된 소자분리막에 의해 둘러싸여진 트랜지스터 활성영역 및 상기 트랜지스터 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 포함한다. 상기 바디라인 역시 상기 소자분리막에 의해 둘러싸여진다. 결과적으로, 상기 트랜지스터 활성영역 및 상기 바디라인의 측벽들은 상기 소자분리막에 의해 둘러싸여진다. 상기 소자분리막은 상기 매립절연층과 접촉된다.
상기 바디 연장부는 상기 트랜지스터 활성영역의 일 측벽으로부터 연장되어 상기 바디라인과 접속된다. 상기 바디 연장부는 트랜지스터 활성영역보다 얇은 두께를 갖는다. 또한, 상기 바디 연장부의 표면은 바디 절연층에 의해 덮여진다.
상기 절연된 게이트 패턴 및 상기 트랜지스터 활성영역 사이에는 게이트 절연층이 개재되고, 상기 절연된 게이트 패턴의 일 단은 상기 바디 절연층과 중첩된다. 상기 바디 절연층은 상기 게이트 절연층보다 두껍다. 따라서, 상기 절연된 게이트 패턴에 인가되는 전압에 무관하게 상기 바디 연장부에 채널이 형성되는 것을 방지할 수 있다.
결과적으로, 에스오아이 집적회로 전체에 걸쳐서 플로팅된 바디 없이 개선된 에스오아이 모스 트랜지스터를 구동시키는 것이 가능하다.
본 발명에 따른 에스오아이 집적회로의 제조방법은 에스오아이 기판에 적어도 하나의 에스오아이 모스 트랜지스터를 형성하고, 상기 에스오아이 모스 트랜지스터의 일 측에 배치된 바디라인을 형성하고, 상기 에스오아이 모스 트랜지스터의 바디영역을 상기 바디라인에 전기적으로 연결시키는 바디 연장부를 형성하는 것을 포함한다. 여기서, 상기 에스오아이 기판은 지지기판, 상기 지지기판 상에 형성된 매립절연층 및 상기 매립절연층 상에 형성된 반도체층을 포함한다. 따라서, 상기 바디라인의 한 쪽 옆에 또는 양 쪽 옆에 복수개의 에스오아이 모스 트랜지스터들이 형성될 수 있다.
상기 에스오아이 모스 트랜지스터, 바디라인 및 바디 연장부를 형성하는 방법은 상기 반도체층의 소정영역을 선택적으로 식각하여 적어도 하나의 고립된 트랜지스터 활성영역 및 상기 트랜지스터 활성영역의 일 측에 바디라인 활성영역을 한정하는 트렌치 영역을 형성하는 것을 포함한다. 상기 트렌치 영역은 상기 반도체층의 두께보다 얕은 깊이로 형성한다. 이에 따라, 상기 트렌치 영역의 바닥에 상기 반도체층보다 얇은 반도체 잔여물층이 잔존한다. 이어서, 상기 매립절연층이 노출될 때까지 상기 반도체 잔여물층의 소정영역을 선택적으로 식각하여 상기 트랜지스터 활성영역의 일 측벽을 상기 바디라인 활성영역의 일 측벽에 접속시키는 바디 연장부를 잔존시킨다. 이에 따라, 상기 매립절연층을 노출시키는 소자분리 영역이 형성된다. 결과적으로, 상기 소자분리 영역은 상기 바디 연장부를 노출시키는 트렌치 영역보다 깊다.
계속해서, 상기 바디 연장부를 노출시키는 트렌치 영역 및 상기 매립절연층을 노출시키는 소자분리 영역 내에 각각 바디 절연층 및 소자분리막을 형성한다. 상기 트랜지스터 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성한다. 상기 게이트 패턴은 그 일 단이 상기 바디 절연층과 중첩되도록 형성된다. 여기서, 상기 게이트 패턴 및 상기 트랜지스터 활성영역 사이에는 게이트 절연층이 개재된다. 상기 바디절연층은 상기 게이트 절연층보다 두껍다. 따라서, 상기 게이트 패턴에 소정의 전압이 인가될지라도 상기 바디절연층 아래의 바디 연장부에 반전 채널(inversion channel)이 형성되는 것을 방지할 수 있다. 상기 바디라인 활성영역에 상기 에스오아이 모스 트랜지스터의 채널영역, 즉 상기 반도체층과 동일한 도전형의 불순물을 주입하여 비저항이 낮은 바디라인을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 4a 및 도 5는 각각 본 발명의 바람직한 실시예에 따른 에스오아이 반도체 집적회로의 일 부분을 개략적으로 보여주는 평면도 및 사시도이다.
도 4a 및 도 5를 참조하여 에스오아이 NMOS 트랜지스터를 포함하는 에스오아이 집적회로의 구조를 설명하기로 한다. 그러나, 본 발명은 에스오아이 PMOS 트랜지스터를 포함하는 에스오아이 집적회로에도 적용하는 것이 가능하다. 또한, 본 발명은 에스오아이 NMOS 트랜지스터 및 에스오아이 PMOS 트랜지스터를 모두 포함하는 에스오아이 집적회로에 적합하도록 변형시키는 것이 가능함은 물론이다.
도 4a 및 도 5를 참조하면, 에스오아이 기판의 소정영역에 적어도 하나의 고립된 트랜지스터 활성영역(1a)이 위치한다. 상기 트랜지스터 활성영역(1a)의 일 측에는 바디라인(1b)이 배치된다. 구체적으로, 상기 트랜지스터 활성영역(1a)은 상기 바디라인(1b)의 한 쪽 옆에 배치된다. 상기 바디라인(1b)은 상기 트랜지스터 활성영역(1a)의 일 측벽으로부터 연장된 바디 연장부(1e)와 전기적으로 접속된다. 상기 바디라인(1b)은 일직선 형태인 것이 바람직하다. 여기서, 상기 에스오아이 기판은 지지기판(53), 상기 지지기판(53) 상에 적층된 매립절연층(51) 및 상기 매립절연층(51) 상에 적층된 반도체층으로 이루어진다. 상기 반도체층은 제1 도전형을 갖는다. 상기 제1 도전형은 P형 또는 N형일 수 있다. 상기 반도체층의 도전형이 P형인 경우에 상기 반도체층에는 에스오아이 N채널 모스 트랜지스터가 형성된다. 이와는 다르게, 상기 반도체층의 도전형이 N형인 경우에는 상기 반도체층에 에스오아이 P채널 모스 트랜지스터가 형성된다. 상기 반도체층은 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)일 수도 있다.
상기 트랜지스터 활성영역(1a), 상기 바디라인(1b) 및 상기 바디 연장부(1e)는 상기 반도체층의 소정영역들로 이루어진다. 또한, 이들 세 영역들은 모두 동일한 도전형을 갖는다. 상기 바디 연장부(1e)는 상기 트랜지스터 활성영역(1a) 및 상기 바디라인(1b)보다 얇은 두께를 갖고, 상기 바디 연장부(1e)의 바닥은 상기 매립절연층(51)과 접촉된다. 따라서, 상기 바디연장부(1e)의 상부면은 상기 트랜지스터 활성영역(1a) 및 상기 바디라인(1b)의 상부면들보다 낮다. 상기 바디 연장부(1e)의 상부면은 바디절연층(3a)에 의해 덮여진다. 또한, 상기 트랜지스터 활성영역(1a), 상기 바디 연장부(1e) 및 상기 바디라인(1b) 주변의 매립절연층(51)은 소자분리막(도시하지 않음)에 의해 덮여진다.
상기 트랜지스터 활성영역(1a) 상부에 게이트 전극(5)을 포함하는 절연된 게이트 패턴이 적층된다. 상기 게이트 전극(5)은 상기 트랜지스터 활성영역(1a)을 가로지르고, 그 일단은 상기 바디절연층(3a)과 중첩된다. 상기 게이트 전극(5) 및 상기 트랜지스터 활성영역(1a) 사이에는 게이트 절연층(도시하지 않음)이 개재된다. 상기 게이트 절연층은 상기 바디 절연층(3a)보다 얇은 두께를 갖는다. 따라서, 상기 게이트 전극(5)에 에스오아이 집적회로의 동작전압이 인가될지라도 상기 바디 연장부(1e)의 표면에 반전채널(inversion channel)이 형성되는 것을 방지할 수 있다.
상기 게이트 전극(5)의 한 쪽 옆에 위치하는 트랜지스터 활성영역(1a)에는 제2 도전형의 소오스 영역(1s)이 형성되고, 상기 게이트 전극(5)의 다른 한 쪽 옆에 위치하는 트랜지스터 활성영역(1a)에는 제2 도전형의 드레인 영역(1d)이 형성된다. 이에 따라, 상기 게이트 전극(5)의 하부의 트랜지스터 활성영역(1a)은 채널영역을 포함하는 바디영역(1c)에 해당한다. 상기 게이트 전극(5), 소오스/드레인 영역(1s, 1d) 및 바디영역(1c)은 에스오아이 모스 트랜지스터를 구성한다. 이에 더하여, 상기 게이트 전극(5) 또는 상기 게이트 전극(5)을 포함하는 게이트 패턴의 측벽 상에는 절연 스페이서(도시하지 않음)가 형성될 수 있다. 상기 소오스/드레인 영역(1s, 1d) 및 상기 바디라인(1b) 상에 금속 실리사이드층(도시하지 않음)이 적층될 수도 있다. 상기 금속 실리사이드층은 상기 절연 스페이서에 기인하여 게이트 전극(5)과 전기적으로 격리된다. 또한, 상기 게이트 전극(5) 상에도 금속 실리사이드층이 적층될 수도 있다.
상기 에스오아이 모스 트랜지스터 및 상기 금속 실리사이드층을 포함하는 에스오아이 기판은 층간절연막(도시하지 않음)에 의해 덮여진다. 상기 층간절연막 상에 전원선 또는 접지선과 같은 배선(9)이 형성된다. 상기 배선(9)은 상기 층간절연막의 소정영역을 관통하는 콘택홀(7)을 통하여 상기 바디라인(1b)과 전기적으로 접속된다. 여기서, 상기 에스오아이 모스 트랜지스터가 P채널 트랜지스터인 경우에는 상기 배선(9)은 전원선에 해당하고, 상기 에스오아이 모스 트랜지스터가 N채널 트랜지스터인 경우에는 상기 배선(9)은 접지선에 해당한다.
한편, 상기 에스오아이 모스 트랜지스터, 바람직하게는 복수개의 에스오아이 모스 트랜지스터들은 도 4b에 도시된 바와 같이 상기 바디라인(1b)의 양 쪽 옆에 배치될 수도 있다. 여기서, 상기 각 에스오아이 모스 트랜지스터의 구조는 도 4a 및 도 5에서 설명한 에스오아이 모스 트랜지스터의 구조와 동일하다.
도 6a 내지 도 11a, 도 6b 내지 도 11b, 및 도 6c 내지 도 11c는 본 발명에 따른 에스오아이 반도체 집적회로를 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 도 6a 내지 도 11a는 도 4의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 6b 내지 도 11b는 도 4의 Ⅱ-Ⅱ'에 따른 단면도들이다. 또한, 도 6c 내지 도 11c는 도 4의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 6a, 도 6b 및 도 6c를 참조하면, 에스오아이 기판(2) 상에 트렌치 마스크층(60)을 형성한다. 상기 에스오아이 기판(2)은 지지기판(53), 상기 지지기판(53) 상에 형성된 매립절연층(51) 및 상기 매립절연층(51) 상에 형성된 반도체층(1)으로 구성된다. 여기서, 상기 반도체층(1)은 제1 도전형, 예컨대 P형이다. 그러나, 상기 제1 도전형은 N형일 수도 있다. 따라서, 트렌치 마스크층(60)은 제1 도전형의 반도체층(1) 상에 형성된다. 상기 트렌치 마스크층(60)은 차례로 적층된 패드산화층(55) 및 패드질화층(57)을 포함한다. 이에 더하여, 상기 트렌치 마스크층(60)은 상기 패드질화층(57) 상에 형성된 하드 마스크층(59)을 더 포함할 수도 있다. 상기 하드 마스크층(59)은 실리콘층과 같은 반도체층(1)에 대하여 높은 식각 선택비를 갖는 CVD 산화층으로 형성하는 것이 바람직하다. 상기 트렌치 마스크층(60) 상에 제1 포토레지스트 패턴들(61)을 형성한다. 상기 제1 포토레지스트 패턴들(61)중의 적어도 하나는 고립된 트랜지스터 활성영역을 한정한다. 다른 하나의 제1 포토레지스트 패턴(61)은 상기 트랜지스터 활성영역의 일 측에 바디라인 활성영역을 한정한다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 제1 포토레지스트 패턴들(61)을 식각 마스크로 사용하여 상기 반도체층(1)이 노출될 때까지 상기 트렌치 마스크층(60)을 식각한다. 그 결과, 적어도 하나의 제1 트렌치 마스트 패턴(60a) 및 제2 트렌치 마스크 패턴(60b)이 형성된다. 제1 트렌치 마스크 패턴(60a)은 차례로 적층된 제1 패드 산화층 패턴(55a), 제1 패드 질화층 패턴(57a) 및 제1 하드 마스크 패턴(59a)을 포함하고, 제2 트렌치 마스크 패턴(60b)은 차례로 적층된 제2 패드 산화층 패턴(55b), 제2 패드 질화층 패턴(57b) 및 제2 하드 마스크 패턴(59b)을 포함한다. 이어서, 상기 제1 포토레지스트 패턴들(61)을 제거한다.
계속해서, 상기 제1 및 제2 트렌치 마스크 패턴들(60a, 60b)을 식각 마스크로 사용하여 상기 노출된 반도체층(1)을 식각하여 트렌치 영역(T1)을 형성한다. 이때, 상기 노출된 반도체층(1)을 반도체층(1)의 초기 두께보다 얇은 두께만큼 식각한다. 그 결과, 상기 트렌치 영역(T1)의 바닥에 반도체 잔여물층이 잔존한다. 상기 트렌치 영역(T1)은 적어도 하나의 트랜지스터 활성영역(1a) 및 바디라인 활성영역(1b)을 한정한다. 이에 따라, 상기 트랜지스터 활성영역(1a) 및 상기 바디라인 활성영역(1b) 주변의 매립절연층(51)은 상기 반도체 잔여물층에 의해 여전히 덮여진다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 반도체 잔여물층의 소정영역 상에 제2 포토레지스트 패턴(63)을 형성한다. 상기 제2 포토레지스트 패턴(63)은 도 8a 및 도 8c에 보여진 바와 같이 트랜지스터 활성영역(1a) 및 바디라인 활성영역(1b) 사이의 반도체 잔여물층의 소정영역을 덮는다. 상기 매립절연층(51)이 노출될 때까지 상기 제2 포토레지스트 패턴(63) 및 상기 제1 및 제2 트렌치 마스크 패턴(60a, 60b)을 식각 마스크로 사용하여 상기 반도체 잔여물층을 식각한다. 그 결과, 상기 매립절연층(51)을 노출시키는 소자분리 영역(T2)이 형성됨과 동시에 상기 제2 포토레지스트 패턴(63) 아래에 도 8a 및 도 도 8c에 도시된 바와 같이 상기 반도체 잔여물층의 일 부분으로 이루어진 바디 연장부(1e)가 형성된다. 따라서, 상기 바디라인 활성영역(1b)은 상기 바디 연장부(1e)를 통하여 상기 트랜지스터 활성영역(1a)과 전기적으로 접속된다.
도 9a, 도 9b 및 도 9c를 참조하면, 상기 제2 포토레지스트 패턴(63)을 제거한다. 이어서, 상기 트렌치 영역(T1) 및 소자분리 영역(T2)이 형성된 결과물 전면에 CVD 산화막과 같은 절연층을 형성한다. 이때, 상기 절연층은 상기 트렌치 영역(T1) 및 소자분리 영역(T2)을 완전히 채우도록 형성하는 것이 바람직하다.
상기 제1 및 제2 트렌치 마스크 패턴들(60a, 60b)이 노출될 때까지 상기 절연층을 평탄화시키어 상기 매립절연층(51) 및 상기 바디 연장부(1e) 상에 각각 소자분리막(3b) 및 바디절연층(3a)을 형성한다. 이때, 상기 제1 및 제2 패드질화층 패턴들(57a, 57b)은 식각저지막으로서의 역할을 한다. 따라서, 상기 트렌치 마스크층(60)이 상기 CVD 산화층(59)을 포함하는 경우에는, 에치백 공정 또는 화학기계적 연마(CMP; chemical mechanical polishing) 공정과 같은 평탄화 공정을 실시하는 동안 상기 제1 및 제2 하드 마스크 패턴들(59a, 59b)이 제거된다. 결과적으로, 상기 바디 절연층(3a) 및 소자분리막(3b)을 형성한 후에 제1 및 제2 변형된 트렌치 마스크 패턴들(60a', 60b')이 잔존한다.
도 10a, 도 10b 및 도 10c를 참조하면, 통상의 기술을 사용하여 상기 제1 및 제2 변형된 트렌치 마스크 패턴들(60a', 60b')을 제거하여 트랜지스터 활성영역(1a) 및 바디라인 활성영역(1b)를 노출시킨다. 이어서, 상기 노출된 트랜지스터 활성영역(1a) 및 상기 노출된 바디라인 활성영역(1b) 상에 게이트 절연층(65)을 형성한다. 상기 게이트 절연층(65)을 포함하는 기판 전면에 게이트 물질층을 형성한다. 상기 게이트 물질층은 도전층 및 캐핑절연층을 차례로 적층시키어 형성한다. 바람직하게는, 상기 도전층은 도우핑된 폴리실리콘층으로 형성하고 상기 캐핑절연층은 CVD 산화층 또는 실리콘 질화층으로 형성한다. 다른 방법으로, 상기 게이트 물질층은 상기 도전층만으로 형성할 수도 있다.
이어서, 상기 게이트 물질층을 패터닝하여 상기 트랜지스터 활성영역(1a)의 상부를 가로지르는 절연된 게이트 패턴(67)을 형성한다. 상기 절연된 게이트 패턴(67)의 일 단은 도 10a 및 도 10c에 도시된 바와 같이 상기 바디절연층(3a)과 중첩된다. 여기서, 상기 게이트 물질층을 도전층 및 캐핑절연층을 차례로 적층시키어 형성하는 경우에는 상기 게이트 패턴(67)은 상기 도전층으로 이루어진 게이트 전극(5) 및 상기 캐핑절연층으로 이루어진 캐핑절연층 패턴(6)을 포함한다. 그러나, 상기 캐핑절연층의 형성을 생략하는 경우에는 상기 게이트 패턴(67)은 게이트 전극(5)만으로 이루어진다.
계속해서, 상기 게이트 패턴(67)을 이온주입 마스크로 사용하여 상기 트랜지스터 활성영역(1a)에 선택적으로 제2 도전형의 불순물을 주입하여, 상기 게이트 패턴(67)의 양 옆에 각각 저농도 불순물 영역들(1s', 1d')을 형성한다. 상기 제2 도전형은 상기 제1 도전형과 반대의 도전형이다. 예를 들면, 상기 제1 도전형이 P형인 경우에는 상기 제2 도전형은 N형이다. 상기 저농도 불순물 영역들(1s', 1d') 사이의 트랜지스터 활성영역(1a)은 바디 영역(1c)에 해당한다. 상기 바디 영역(1c)은 게이트 패턴(67) 하부의 채널영역을 포함한다.
도 11a, 도 11b 및 도 11c를 참조하면, 통상의 기술을 사용하여 상기 게이트 패턴(67)의 측벽 상에 절연 스페이서(69)를 형성한다. 상기 절연 스페이서(69)는 실리콘 산화층 또는 실리콘 질화층으로 형성한다. 이어서, 상기 게이트 패턴(67) 및 상기 절연 스페이서(69)를 이온주입 마스크로 사용하여 상기 트랜지스터 활성영역(1a)에 선택적으로 제2 도전형의 불순물을 주입하여 상기 게이트 패턴(67)의 양 옆에 각각 고농도 불순물 영역들(1s", 1d")을 형성한다. 그 결과, 스페이서(69) 하부에 상기 저농도 불순물 영역들(1s', 1d')이 잔존한다. 이에 따라, 상기 게이트 패턴(67)의 양 옆에 각각 엘디디 구조의 소오스/드레인 영역들(1s, 1d)이 형성된다. 결과적으로, 상기 바디영역(1c)은 도 11a, 도 11b 및 도 11c에 도시된 바와 같이 상기 바디 연장부(1e)를 통하여 상기 바디라인 활성영역(1b)과 전기적으로 접속된다. 여기서, 상기 게이트 전극(5), 소오스/드레인 영역들(1s, 1d) 및 바디영역(1c)은 에스오아이 모스 트랜지스터를 구성한다.
이어서, 상대적으로 낮은 저항을 갖는 바디라인(1b)을 형성하기 위하여 상기 바디라인 활성영역(1b)에 선택적으로 제1 도전형의 불순물을 주입한다. 상기 결과물의 표면을 세정하여 상기 소오스/드레인 영역들(1s, 1d) 및 상기 바디라인(1b)의 표면을 노출시킨다. 상기 노출된 소오스/드레인 영역들(1s, 1d)은 물론 상기 노출된 바디라인(1b) 상에 통상의 샐리사이드(SALICIDE; self-aligned silicide) 공정을 사용하여 선택적으로 금속 실리사이드층(71)을 형성한다. 상기 금속 실리사이드층(71)은 타이타늄 실리사이드층, 탄탈륨 실리사이드층 또는 코발트 실리사이드층과 같은 내화성 금속 실리사이드층으로 형성한다. 상기 게이트 패턴(67)이 게이트 전극(5)만으로 형성되는 경우에는 상기 게이트 전극(5) 상에도 금속 실리사이드층(71)이 형성된다.
상기 금속 실리사이드층(71)을 포함하는 기판의 전면에 층간절연층(도시하지 않음)을 형성한다. 상기 층간절연층을 패터닝하여 상기 바디라인(1b)의 소정영역을 노출시키는 콘택홀(도 4의 7)을 형성한다. 상기 층간절연층 상에 상기 콘택홀(7)을 채우는 도전층을 형성하고, 이를 패터닝하여 상기 콘택홀(7)을 통하여 바디라인(1b)과 전기적으로 연결된 배선(9)을 형성한다. 상기 배선(9)은 접지선 또는 전원선일 수 있다. 예를 들면, 상기 에스오아이 모스 트랜지스터가 N채널 모스 트랜지스터인 경우에 상기 배선(9)은 접지선에 해당하고, 상기 에스오아이 모스 트랜지스터가 P채널 모스 트랜지스터인 경우에 상기 배선(9)은 전원선에 해당한다.
비록 본 발명이 상술한 구체적인 실시예에 대하여 설명되어졌을지라도 본 발명은 이 분야의 통상의 지식을 가진 당업자에 의해 본 발명의 사상 내에서 변형되어지는 것이 가능함은 물론이다. 따라서, 본 발명은 상술한 실시예에 한정되어 해성되어져서는 안되고 본 발명의 사상 내에서 여러가지의 형태로 구체화되어질 수 있다.
상술한 바와 같이 본 발명에 따르면, 에스오아이 모스 트랜지스터의 바디영역이 전기적으로 플로팅되는 것을 방지할 수 있다. 이에 따라, 신뢰성 있고 집적도가 높은 에스오아이 집적회로를 구현하는 것이 가능하다.
Claims (28)
- 지지기판, 상기 지지기판 상의 매립절연층(buried insulating layer) 및 상기 매립절연층 상의 제1 도전형의 반도체층으로 이루어진 에스오아이 기판에 형성된 에스오아이 반도체 집적회로에 있어서,상기 반도체층의 소정영역으로 이루어진 적어도 하나의 고립된 트랜지스터 활성영역;상기 트랜지스터 활성영역의 일 측에 배치되고 상기 반도체층의 일 부분으로 이루어진 제1 도전형의 바디라인;상기 트랜지스터 활성영역 및 상기 바디라인의 측벽을 둘러싸되, 상기 매립절연층과 접촉하는 소자분리막;상기 트랜지스터 활성영역의 일 측벽으로부터 연장되고 상기 바디라인과 전기적으로 접속되되, 상기 트랜지스터 활성영역보다 얇은 두께를 갖는 제1 도전형의 바디 연장부;상기 바디 연장부 상에 형성된 바디 절연층; 및상기 트랜지스터 활성영역의 상부를 가로지르되, 상기 바디 절연층과 중첩된 절연된 게이트 패턴을 포함하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 제1 도전형은 p형 또는 n형인 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 바디라인 상에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 절연된 게이트 패턴 및 상기 트랜지스터 활성영역 사이에 개재된 게이트 절연층을 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 절연된 게이트 패턴의 측벽에 형성된 절연층 스페이서를 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 게이트 패턴은 도전성 게이트 전극을 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 6 항에 있어서,상기 게이트 전극 상에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 게이트 패턴은 도전성 게이트 전극 및 상기 도전성 게이트 전극 상에 형성된 캐핑 절연층을 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 게이트 패턴의 양 옆의 상기 트랜지스터 활성영역에 각각 소오스 영역 및 드레인 영역을 더 포함하되, 상기 소오스/드레인 영역은 상기 제1 도전형과 반대의 제2 도전형인 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 9 항에 있어서,상기 소오스 영역 및 드레인 영역 상에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 바디라인의 상부를 지나되, 상기 바디라인과 전기적으로 접속된 접지선 또는 전원선을 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 바디라인은 일직선 형태인 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 1 항에 있어서,상기 적어도 하나의 트랜지스터 활성영역은 복수개의 트랜지스터 활성영역들인 것을 특징으로 하는 에스오아이 반도체 집적회로.
- 제 13 항에 있어서,상기 복수개의 트랜지스터 활성영역들은 상기 바디라인의 한 쪽 옆에 또는 양 쪽 옆에 배치된 것을 특징으로 에스오아이 반도체 집적회로.
- 지지기판, 상기 지지기판 상의 매립절연층 및 상기 매립절연층 상의 제1 도전형의 반도체층으로 이루어진 에스오아이 기판에 에스오아이 반도체 집적회로를 제조하는 방법에 있어서,상기 반도체층의 소정영역을 선택적으로 식각하여 적어도 하나의 고립된 트랜지스터 활성영역 및 상기 트랜지스터 활성영역의 한 쪽 옆에 바디라인 활성영역을 한정하는 트렌치 영역을 형성함과 동시에 상기 트렌치 영역의 바닥에 상기 반도체층보다 얇은 반도체 잔여물층(semiconductor residue layer)을 잔존시키는 단계;상기 매립절연층이 노출될 때까지 상기 반도체 잔여물층을 선택적으로 식각하여 상기 트렌치 영역보다 깊은 소자분리 영역을 형성함과 동시에 상기 트랜지스터 활성영역의 일 측벽을 상기 바디라인 활성영역의 일 측벽에 접속시키는 제1 도전형의 바디 연장부를 잔존시키는 단계;상기 바디 연장부를 노출시키는 상기 트렌치 영역 및 상기 매립절연층을 노출시키는 상기 소자분리 영역 내에 각각 바디 절연층 및 소자분리막을 형성하는 단계;상기 트랜지스터 활성영역 상부를 가로지르고 상기 바디 절연층과 중첩된 절연된 게이트 패턴을 형성하는 단계; 및상기 바디라인 활성영역을 제1 도전형의 불순물로 도우핑시키어 바디라인을 형성하는 단계를 포함하는 에스오아이 반도체 집적회로의 제조방법.
- 제 15 항에 있어서,상기 트렌치 영역 및 상기 반도체 잔여물층을 형성하는 단계는상기 반도체층 상에 적어도 하나의 제1 트렌치 마스크 패턴 및 제2 트렌치 마스크 패턴을 형성하는 단계; 및상기 제1 및 제2 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체층을 상기 반도체층의 두께보다 얇은 두께만큼 식각하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 16 항에 있어서,상기 제1 및 제2 트렌치 마스크 패턴을 형성하는 단계는상기 반도체층 상에 트렌치 마스크층을 형성하는 단계; 및상기 트렌치 마스크층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 17 항에 있어서,상기 트렌치 마스크층은 상기 반도체층 상에 패드산화층 및 패드질화층을 차례로 적층시키어 형성하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 17 항에 있어서,상기 트렌치 마스크층은 상기 반도체층 상에 패드산화층, 패드질화층 및 하드 마스크층을 차례로 적층시키어 형성하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 16 항에 있어서,상기 바디절연층 및 상기 소자분리막을 형성하는 단계는상기 소자분리 영역이 형성된 결과물 전면에 상기 트렌치 영역 및 상기 소자분리 영역을 채우는 절연층을 형성하는 단계;상기 제1 및 제2 트렌치 마스크 패턴이 노출될 때까지 상기 절연층을 평탄화시키는 단계; 및상기 제1 및 제2 트렌치 마스크 패턴을 제거하여 상기 트랜지스터 활성영역 및 상기 바디라인 활성영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 15 항에 있어서,상기 절연된 게이트 패턴을 형성하는 단계는상기 트랜지스터 활성영역 및 상기 바디라인 활성영역 표면 상에 게이트 절연층을 형성하는 단계;상기 게이트 절연층이 형성된 결과물 전면에 게이트 물질층을 형성하는 단계; 및상기 게이트 물질층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 21 항에 있어서,상기 게이트 물질층은 도전층으로 형성하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 21 항에 있어서,상기 게이트 물질층은 도전층 및 캐핑절연층을 차례로 적층시키어 형성하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴의 측벽에 절연층 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴의 양 옆의 상기 트랜지스터 활성영역에 각각 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함하되, 상기 소오스/드레인 영역은 상기 제1 도전형과 반대의 제2 도전형의 불순물로 도우핑된 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 24 항에 있어서,적어도 상기 바디라인 및 상기 게이트 패턴 양 옆의 상기 트랜지스터 활성영역 상에 선택적으로 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 26 항에 있어서,상기 금속 실리사이드층은 샐리사이드(salicide; self-aligned silicide) 공정을 사용하여 형성하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
- 제 15 항에 있어서,상기 게이트 패턴 및 상기 바디라인이 형성된 결과물 전면에 층간절연층을 형성하는 단계;상기 층간절연층을 패터닝하여 상기 바디라인의 소정영역을 노출시키는 콘택홀을 형성하는 단계; 및상기 층간절연층 상에 상기 콘택홀을 통하여 상기 바디라인과 전기적으로 접속된 전원선 또는 접지선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 에스오아이 반도체 집적회로의 제조방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374554B1 (ko) * | 2000-09-22 | 2003-03-04 | 주식회사 하이닉스반도체 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
| KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US6620656B2 (en) | 2001-12-19 | 2003-09-16 | Motorola, Inc. | Method of forming body-tied silicon on insulator semiconductor device |
| US6774395B1 (en) * | 2003-01-15 | 2004-08-10 | Advanced Micro Devices, Inc. | Apparatus and methods for characterizing floating body effects in SOI devices |
| US6777708B1 (en) * | 2003-01-15 | 2004-08-17 | Advanced Micro Devices, Inc. | Apparatus and methods for determining floating body effects in SOI devices |
| KR100485910B1 (ko) * | 2003-06-20 | 2005-04-29 | 삼성전자주식회사 | 고내압 모스 트랜지스터 및 그 제조 방법 |
| KR100501706B1 (ko) | 2003-10-16 | 2005-07-18 | 삼성에스디아이 주식회사 | 게이트-바디콘택 박막 트랜지스터 |
| JP2005150403A (ja) | 2003-11-14 | 2005-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7045873B2 (en) * | 2003-12-08 | 2006-05-16 | International Business Machines Corporation | Dynamic threshold voltage MOSFET on SOI |
| JP4659826B2 (ja) | 2004-06-23 | 2011-03-30 | ペレグリン セミコンダクター コーポレーション | Ｒｆフロントエンド集積回路 |
| KR100612418B1 (ko) * | 2004-09-24 | 2006-08-16 | 삼성전자주식회사 | 자기정렬 바디를 갖는 반도체 소자 및 그 제조방법 |
| JP2006319164A (ja) * | 2005-05-13 | 2006-11-24 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7732287B2 (en) * | 2006-05-02 | 2010-06-08 | Honeywell International Inc. | Method of forming a body-tie |
| US7625787B2 (en) * | 2007-08-31 | 2009-12-01 | Sharp Laboratories Of America, Inc. | Thin silicon-on-insulator high voltage transistor with body ground |
| CN100561752C (zh) * | 2007-10-23 | 2009-11-18 | 北京大学 | 一种准双栅mos晶体管的制备方法 |
| EP2568608B1 (en) | 2008-02-28 | 2014-05-14 | Peregrine Semiconductor Corporation | Method and Apparatus for use in Digitally Tuning a Capacitor in an Integrated Circuit Device |
| US7964897B2 (en) | 2008-07-22 | 2011-06-21 | Honeywell International Inc. | Direct contact to area efficient body tie process flow |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
| WO2011008894A2 (en) * | 2009-07-15 | 2011-01-20 | Io Semiconductor | Semiconductor-on-insulator with back side support layer |
| US9496227B2 (en) | 2009-07-15 | 2016-11-15 | Qualcomm Incorporated | Semiconductor-on-insulator with back side support layer |
| CN105097712A (zh) | 2009-07-15 | 2015-11-25 | 斯兰纳半导体美国股份有限公司 | 具有背侧散热的绝缘体上半导体 |
| US9390974B2 (en) | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
| TWI515878B (zh) | 2009-07-15 | 2016-01-01 | 西拉娜半導體美國股份有限公司 | 絕緣體上半導體結構、自絕緣體上半導體主動元件之通道去除無用積聚多數型載子之方法、及製造積體電路之方法 |
| US8921168B2 (en) | 2009-07-15 | 2014-12-30 | Silanna Semiconductor U.S.A., Inc. | Thin integrated circuit chip-on-board assembly and method of making |
| US8445961B2 (en) * | 2010-09-20 | 2013-05-21 | International Business Machines Corporation | Measuring floating body voltage in silicon-on-insulator (SOI) metal-oxide-semiconductor-field-effect-transistor (MOSFET) |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9515181B2 (en) | 2014-08-06 | 2016-12-06 | Qualcomm Incorporated | Semiconductor device with self-aligned back side features |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| WO2017164904A1 (en) * | 2016-03-23 | 2017-09-28 | Peregrine Semiconductor Corporation | Butted body contact for soi transistor |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| CN110998862A (zh) * | 2017-08-07 | 2020-04-10 | Towerjazz松下半导体有限公司 | 半导体装置 |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346346A (ja) * | 1989-07-14 | 1991-02-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPH023256A (ja) * | 1988-06-20 | 1990-01-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03250665A (ja) * | 1990-02-27 | 1991-11-08 | Mitsubishi Electric Corp | 半導体装置 |
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| DE4441901C2 (de) * | 1994-11-24 | 1998-07-02 | Siemens Ag | MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung |
| JPH10150204A (ja) * | 1996-09-19 | 1998-06-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3441330B2 (ja) * | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH10294464A (ja) * | 1997-04-17 | 1998-11-04 | Fujitsu Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH1154758A (ja) * | 1997-08-01 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3337953B2 (ja) * | 1997-09-05 | 2002-10-28 | シャープ株式会社 | Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法 |
| JP3447927B2 (ja) * | 1997-09-19 | 2003-09-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
| JPH11195702A (ja) * | 1997-12-29 | 1999-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11233785A (ja) * | 1998-02-17 | 1999-08-27 | Oki Electric Ind Co Ltd | Ｓｏｉｍｏｓｆｅｔおよびその製造方法 |
| JPH11238886A (ja) * | 1998-02-19 | 1999-08-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6387739B1 (en) * | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
| TW469596B (en) * | 2000-04-19 | 2001-12-21 | Winbond Electronics Corp | Structure of SOI having substrate contact |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US6414355B1 (en) * | 2001-01-26 | 2002-07-02 | Advanced Micro Devices, Inc. | Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness |
-
2000
- 2000-08-25 KR KR1020000049609A patent/KR100343288B1/ko active IP Right Grant
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-
2002
- 2002-11-01 US US10/285,790 patent/US6706569B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374554B1 (ko) * | 2000-09-22 | 2003-03-04 | 주식회사 하이닉스반도체 | 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법 |
| KR100487521B1 (ko) * | 2002-03-19 | 2005-05-03 | 삼성전자주식회사 | 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법 |
| US7105900B2 (en) | 2002-03-19 | 2006-09-12 | Samsung Electronics Co., Ltd. | Reduced floating body effect static random access memory cells and methods for fabricating the same |
| US7410843B2 (en) | 2002-03-19 | 2008-08-12 | Samsung Electronics Co., Ltd. | Methods for fabricating reduced floating body effect static random access memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
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| GB2360874A (en) | 2001-10-03 |
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