JP2000012855A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 自己分離構造による形成される寄生素子の影
響を軽減する。 【解決手段】 ドレインからソースに向かって、ドレイ
ン高濃度領域１、延長ドレイン領域２、ダイオード領域
３、絶縁ゲート領域４、ソース領域５の各領域が順番に
接して構成された半導体装置であって、延長ドレイン領
域２の延長ドレイン層１９は選択酸化膜１２直下に設け
られている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特にドレインからソースに向かっ
て、ドレイン高濃度領域、延長ドレイン領域、ダイオー
ド領域、絶縁ゲート領域、ソース領域の各領域が順番に
接して構成された半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】半導体基板の表面からのみ不純物を導入
するいわゆる自己分離構造は製造工程が簡単な反面、パ
ラメータ値（ｈFEなど）の大きい寄生素子が形成される
こととなる。

【０００３】

【発明が解決しようとする課題】そして、ドレインソー
ス間のバイアス極性が、負荷からの逆起電力やノイズな
どにより、通常と逆転すれば（すなわちＰＭＯＳ：ＶDS
＞０、ＮＭＯＳ：ＶDS＜０）、この寄生素子のため、他
の寄生素子形成を抑制した接合分離構造や誘電体分離構
造と比較し、簡単にラッチアップを起こしてしまう。

【０００４】また、ＥＬディスプレイやプラズマディス
プレイを駆動する際、表示パネルセットの消費電力低減
のため、容量性負荷となるパネル電極から放電時には充
電された電力を回収するが、この際も、駆動方法によっ
ては、ドレインソース間のバイアス極性が逆転し、自己
分離構造では、寄生素子の影響を等価的に抑えるなんら
かの手段が望まれる。

【０００５】

【課題を解決するための手段】本発明の半導体装置は、
ドレインからソースに向かって、ドレイン高濃度領域、
延長ドレイン領域、ダイオード領域、絶縁ゲート領域、
ソース領域の各領域が順番に接して構成された半導体装
置であって、前記延長ドレイン領域の延長ドレイン層は
選択酸化膜直下に設けられていることを特徴とするもの
である。

【０００６】本発明の半導体装置の製造方法は、ドレイ
ンからソースに向かって、ドレイン高濃度領域、延長ド
レイン領域、ダイオード領域、絶縁ゲート領域、ソース
領域の各領域が順番に接して構成される半導体装置の製
造方法であって、以下の各工程（１）〜（４）を有する
半導体装置の製造方法である。

【０００７】（１） 第一導電型の半導体基板の表面に
直接あるいは薄い酸化膜を介して酸化防止膜を形成し、
前記延長ドレイン領域となる領域の前記酸化防止膜を開
口し、第二導電型の不純物を前記酸化防止膜をマスクと
して前記半導体基板に導入し、その後、選択酸化により
前記延長ドレイン領域に選択酸化膜を形成する工程 （２） 前記酸化防止膜を除去した後、少なくとも前記
絶縁ゲート領域となる領域の半導体基板表面にゲート酸
化膜となる酸化膜を形成し、さらに絶縁ゲート領域にゲ
ート電極を形成する工程 （３） 前記選択酸化膜および前記ゲート電極をマスク
として、前記ダイオード領域となる領域および前記ドレ
イン高濃度領域となる領域のうち少なくとも前記ダイオ
ード領域となる領域に第二導電型の不純物を導入する工
程 （４） 前記選択酸化膜および前記ゲート電極をマスク
として、前記ダイオード領域となる領域には第一導電型
の不純物を導入し、ドレイン高濃度領域となる領域には
第二導電型の不純物を導入する工程 なお、第一導電型の半導体基板とは、半導体基板自体が
第一導電型である場合の他、半導体基板が第二導電型で
あるが第一導電型の半導体領域が形成され半導体基板面
およびその近傍領域が第一導電型となっている場合も含
まれる。

【０００８】

【発明の実施の形態】まず、本発明の実施形態の説明に
先だって、本発明に係わる背景技術について説明する。

【０００９】本出願人は、自己分離構造において、寄生
素子の影響を等価的に抑える構成として、延長ドレイン
領域と絶縁ゲート領域の間にダイオード領域を設けた図
８の構成例１の半導体装置と図９の構成例２の半導体装
置を提案した（特願平９−３１１６４４号、特願平１０
−１６９７７９号）。

【００１０】延長ドレイン領域と絶縁ゲート領域の間に
ダイオード領域を設けた理由は、特願平１０−１６９７
７９号で詳しく述べているが、通常のドレインとソース
間のバイアス極性が逆転する時（ＰＭＯＳトランジスタ
ではＶDS≧０、ＮＭＯＳトランジスタではＶDS＜０）
に、ドレイン拡散層から下に少数キャリアが注入される
ことによる、寄生素子の悪影響を抑制するため、このダ
イオードで少数キャリアを回収するためである。例えば
図８に示すように、ダイオード領域３がドレイン高濃度
領域１に対し、延長ドレイン領域２を介しているのは、
ダイオード電極とドレイン電極の間には、ソース電極と
ドレイン電極間の降伏耐圧と同等の降伏耐圧が必要なた
めである。

【００１１】構成例１及び構成例２にはそれぞれ長所と
短所を併せ持っている。

【００１２】図８に示す構成例１の半導体装置は、ドレ
インからソースに向かって、ドレイン高濃度拡散領域
１、延長ドレイン領域２、ダイオード領域３、絶縁ゲー
ト領域４、ソース領域５とそれぞれの領域が接触して隣
接しており、面積有効利用上有利な配置となる長所を有
する。また図８の構造は、ドレイン拡散層が完全な自己
整合法で形成できるため、特性が安定し、しかも延長ド
レイン領域の表面には、導体でありゲート電極と同様に
表面配線により自由に給電できるポリシリコンが形成さ
れているため、外部からの電荷などから発生する電気力
線の影響を完全に無くすることができるといった長所が
ある。しかし、一方において、高耐圧用途としては以下
の理由で適さない場合がある。

【００１３】ひとつは、オフ状態でドレイン電極８とソ
ース電極９に高い電圧が印加された場合、延長ドレイン
領域２の延長ドレイン拡散層１９の半導体基板表面近傍
の電界は、半導体基板の表面より下では延長ドレイン拡
散層１９から絶縁ゲート領域４に向かう方向になろうと
作用するのに対し、表面より上では、酸化膜を介してさ
らにその上のポリシリコンが導体であるため、半導体基
板の表面に対し垂直になろうと作用することである。こ
の半導体基板表面を境にして、等電位線は直角に曲げら
れることになって、その部分での電界は高くなり、半導
体基板表面近傍で降伏をおこしてしまう。

【００１４】もうひとつの理由は、延長ドレインを定格
電圧に対応して長くする場合、約４μｍあたりから延長
ドレイン拡散層１９が、その上部のポリシリコンの端部
からの横方向拡散でつながらなくなるため、これを補う
ため、新たにフォトリソグラフ工程が必要になることで
ある。

【００１５】図９に示す構成例２の半導体装置は、通常
の高耐圧仕様の横型ＭＯＳトランジスタを基本としたも
ので、低オン抵抗（低ゲートしきい値電圧）と高降伏電
圧を両立させる構造である。そして高耐圧化において
は、上述した構成例１のような制限事項はなく、延長ド
レイン領域２上は、厚くできるフィールド酸化膜とさら
にその上にも堆積法による酸化膜形成が可能である。

【００１６】一方において、降伏耐圧を確保するため、
ゲート電極であるポリシリコンは延長ドレイン領域側で
厚い酸化膜に乗り上げた構造としなければならない。そ
の理由は、ゲート電極の下部においては、延長ドレイン
拡散層がないソース領域よりのチャネル領域はオン抵抗
を低く抑えるため、ゲートしきい値を大きくできず、そ
のため酸化膜厚は厚くできない。その一方、オフ状態の
とき、延長ドレイン拡散層２５と半導体基板７の間には
空乏層が成長し、延長ドレイン拡散層のソース側よりの
先端ではドレインとソース方向の横方向に成長し、この
方向に電界が形成されるので、先ほどの構成例１での降
伏耐圧の制限理由と同じ原理により、その直上部は酸化
膜を厚くしないと降伏耐圧が得られないからである。こ
のため、図９の６に示すゲートダイオード間領域が必要
となり、必要となる面積に加えこの部分には相当な抵抗
成分が加わるため、これらの相乗作用により大幅な面積
利用効率の低下を招くことになる。

【００１７】本発明は、図８に示した構成例１の半導体
装置よりも高耐圧が確保できる構造とし、図９に示した
構成例２の半導体装置よりもトランジスタの占有面積を
縮小させることができる、占有面積の縮小と耐圧の向上
を同時に達成可能な半導体装置及びその製造方法を提供
するものである。

【００１８】本発明の第１の実施形態は、延長ドレイン
領域の表面は厚いフィールド酸化膜となっており、さら
にその上に絶縁膜を形成できるので、延長ドレイン領域
における半導体基板内表面近傍の電界分布に影響を及ぼ
すような帯電物質や配線をその分遠ざけることができ
る。したがって、図８の半導体装置のように、半導体基
板表面を境にして等電位線が直角に曲げられる課題は生
ぜず、より高い降伏電圧となる。また図９の半導体装置
のようなゲートダイオード間領域６は不要となり、占有
面積をより低減することができる。

【００１９】尚、本発明の製造方法では、ダイオード領
域の長さが、ゲート電極を形成する工程と、フィールド
酸化膜を形成する工程の二つのフォトリソグラフ工程で
決まることになり、その長さは上記の構成例１、構成例
２（図８、図９）と比べればばらつくことになるが、最
新の製造技術の適用においては、悪くても０．５μｍ程
度であり、このばらつきが問題になることはない。

【００２０】また、本発明の第２の実施形態は、オン抵
抗低減のために、埋め込み型延長ドレイン拡散層とする
構造を採用する（図５）。埋め込み型延長ドレイン拡散
層は、オフ状態のとき、その上下両方から空乏化するた
め、その分延長ドレイン拡散層を高濃度化でき、オン抵
抗を低減できる。

【００２１】なお、延長ドレイン拡散層の表面にそれと
は逆導電型の拡散層（トップ拡散層）を形成させ、延長
ドレイン拡散層が埋め込まれた構造にする横形ＭＯＳト
ランジスタは既に提案されている（特開昭５５−１０８
７７３号公報）。特開昭５５−１０８７７３号公報に開
示された横形ＭＯＳトランジスタの構成を図１０に示
す。

【００２２】図１０のトップ拡散層２６には素子の能動
部以外の所から半導体基板と同じ電圧が印加されること
になっている。この構造はオフ状態のとき延長ドレイン
拡散層を上下両方から空乏化させるようにすることで、
その分延長ドレイン拡散層を高濃度化できオン抵抗低減
をはかるものである。降伏耐圧を確保するためトップ拡
散層はドレインソース間のバイアス電圧増加とともに、
ドレインよりからしだいに空乏化していくことになって
いる。

【００２３】上記本発明の第２の実施形態例は、上記本
発明の第１の実施形態にこのオン抵抗の小さくできる埋
め込み型延長拡散層構造を採用したものである。しかし
本発明においては、トップ拡散層に給電する場合、素子
の能動部以外の所から給電する必要はなく、ダイオード
拡散層から給電できる。

【００２４】同じ延長ドレイン拡散層のなかにあって
も、埋め込み型延長ドレイン構造のトップ拡散層とダイ
オード拡散層は本質的にまったくことなる。

【００２５】すなわち、トップ拡散層はオン抵抗低減の
ためにあり、オフ状態のときは、埋め込まれた延長ドレ
イン拡散層を空乏化させると同時に自らもドレインソー
ス間電圧の増大とともにドレインより空乏化する必要が
あり、そのため高濃度にはドープできない。またこの空
乏化したトップ拡散層の全長にわたって、ドレインソー
ス間電圧のほとんどを分担させるいわゆるドリフト領域
として機能させる。このようにトップ拡散層は延長ドレ
イン拡散層に対し、逆バイアスをかける用途としてあ
る。降伏電圧向上とオン抵抗低減と占有面積縮小のこれ
ら互いに背反する３項目の向上を目的とする。

【００２６】一方、ダイオード拡散層は、ドレインソー
ス間電圧の印加極性が通常と逆転した場合、ドレイン拡
散層から半導体基板側に少数キャリアが注入されるのを
抑制するため、延長ドレイン拡散層の表面から少数キャ
リアを回収するためにある。従って延長ドレイン拡散層
とは順バイアスをかける用途であり、この表面からの回
収経路の電気抵抗を抑えるためダイオード拡散層とのオ
ーミックな接触が必要となる。従ってオフ状態では、逆
バイアスが印加されることになるが、ダイオード拡散層
はほとんど空乏化せず、ダイオード領域でのドレインソ
ース間電圧の分担はほとんどできず、降伏電圧向上とオ
ン抵抗低減と占有面積縮小のこれら互いに背反する３項
目の向上には貢献しないし、この特性向上を目的とする
ものでもない（むしろ、この観点ではダイオード領域が
必要なため低下させる方向に作用する）。

【００２７】上記のように、図１０に示した素子は、降
伏電圧向上とオン抵抗低減と占有面積縮小のこれら互い
に背反する３項目の向上のために提案された素子であ
り、オフ状態でドレインソース間にしだいに高電圧が印
加されると、埋め込み型の延長ドレイン拡散層２５はも
とより、トップ拡散層２６もドレインよりからしだいに
空乏化されることが求められ、そのために、トップ拡散
層２６は逆バイアスされれば空乏化しうる程度の低い濃
度にしかドーピングできず、このトップ拡散層２６から
直接オーミックな表面配線との接合をとることができな
い。したがって、ＭＯＳトランジスタとして動作する能
動領域からは給電できず、能動領域外から給電すること
となる。本発明では、図５および図７に示すように、延
長ドレイン拡散層の表面から少数キャリアを回収するダ
イオード拡散層からトップ拡散層に給電するために、Ｍ
ＯＳトランジスタとして動作する能動領域から給電でき
る。

【００２８】さらに、本発明の第３および第４の実施形
態は、オン抵抗低減のために、ドレイン拡散層構造を絶
縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（In
sulated Gate Bipolar Transistor）という。）型にす
る構造（図６）、及び、延長ドレイン拡散層を埋め込み
型でかつドレイン拡散層構造をＩＧＢＴ型にする構造
（図７）とする。

【００２９】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１の実施例）図１に、本発明による半導体装置の断
面を示す。図１（ａ）はＰチャネル、図１（ｂ）はＮチ
ャネルの例であり、これらは、製造プロセス工程の若干
の追加によって、低圧のＣＭＯＳ回路とともに同じチッ
プ上に形成できる。

【００３０】図１（ａ），（ｂ）において、１はドレイ
ン高濃度領域、２は延長ドレイン領域、３はダイオード
領域、４は絶縁ゲート領域、５はソース領域、７はＰ型
半導体基板、８はドレイン電極、９はソース電極、１０
はポリシリコンからなるゲート電極、１１はダイオード
電極、１２はフィールド酸化膜、１３表面絶縁膜、１４
は酸化膜、１５は窒化膜、１６は高耐圧Ｎウェル、１８
はＰ型ストッパ拡散層、１９はＰ型延長ドレイン層、２
０はＰ型中濃度拡散層、２１はＮ型高濃度拡散層、２２
はＰ型高濃度拡散層、２５はＮ型延長ドレイン層、２７
はＮ型中濃度拡散層である。

【００３１】本実施例では、延長ドレイン領域１９，２
５の表面は厚いフィールド酸化膜１２となっておりさら
にその上に絶縁膜１３を堆積成長できるので、延長ドレ
イン領域における半導体基板内表面近傍の電界分布に影
響を及ぼすような帯電物質や配線をその分遠ざけること
ができる。したがって、図８の半導体装置のように、半
導体基板表面を境にして等電位線が直角に曲げられる課
題は生ぜず、より高い降伏電圧となる。また図９の半導
体装置のようなゲートダイオード間領域６は不要とな
り、占有面積をより低減することができる。

【００３２】以下、上記半導体装置の製造方法について
説明する。図２（ａ）〜（ｄ）、図３（ｅ）〜（ｇ）、
及び図４（ｈ）〜（ｊ）は図１（ａ）における主要工程
毎の断面図である。

【００３３】ａ） まず、図２（ａ）に示すように、Ｐ
型半導体基板７の少なくともＰＭＯＳ形成領域にリンの
イオン注入と熱押し込み処理により深さ６μｍ以上の高
耐圧Ｎウェル１６を形成した後、５００オングストロー
ム程度の薄い酸化膜１４を酸化形成し、さらにその表面
に酸化防止膜としての窒化膜１５を堆積成長させる。

【００３４】ｂ） 次に、図２（ｂ）に示すように、フ
ォトリソグラフ技術を用いて、素子形成予定外領域及び
延長ドレイン領域２の窒化膜１５をエッチング除去す
る。

【００３５】ｃ） 次に、図２（ｃ）に示すように、フ
ォトリソグラフ技術とボロンのイオン注入処理を用い
て、Ｐ型延長ドレイン領域１９及び、高耐圧Ｎウェル１
６から定まった距離以上離した所に、Ｐ型ストッパ拡散
層１８を形成する。

【００３６】ｄ） 次に、図２（ｄ）に示すように、フ
ォトレジスト１７を除去したのち酸化処理して、フィー
ルド酸化膜１２を形成する。

【００３７】ｅ） 次に、図３（ｅ）に示すように、少
なくとも絶縁ゲート領域４にゲート酸化膜となる酸化膜
を形成した後、ポリシリコンを堆積させ、さらにフォト
リソグラフ技術を用いて絶縁ゲート領域４以外のポリシ
リコンをエッチング除去し、ポリシリコン１０を形成す
る。

【００３８】ｆ） 次に、図３（ｆ）に示すように、フ
ォトリソグラフ技術により形成したフォトレジスト１７
とポリシリコン１０、厚いフィールド酸化膜１２をマス
クとして、ダイオード領域３とドレイン高濃度領域１に
ボロンをイオン注入してＰ型中濃度拡散層２０を形成す
る。

【００３９】ｇ） 次に、図３（ｇ）に示すように、比
較的少ない熱押し込み処理（１１００℃、９０分程度）
の後、上記ｆ）の工程と同じマスク手法により、リンを
イオン注入しダイオード領域３とソース領域５のうち基
板とのコンタクトをとる部分にＮ型高濃度拡散層２１を
形成する。

【００４０】ｈ） 次に、図４（ｈ）に示すように、上
記ｆ）の工程と同じマスク手法により、ボロンをイオン
注入し、ドレイン高濃度領域１及びソース領域５の少な
くとも絶縁ゲート領域４よりの部分に、Ｐ型高濃度拡散
層２２を形成する。

【００４１】なお、ソース領域５の少なくとも絶縁ゲー
ト領域４よりの部分に、Ｐ型高濃度拡散層２２を形成す
るのは、図４（ｊ）の領域５で、ソース電極９はソース
拡散層２２とウエル１６とのコンタクトをとるための拡
散層２１を同時にコンタクトがとれる構造としているた
めである。特にパワーデバイスでは、ソース拡散層のゲ
ート領域よりの端部とチャネル部（ＭＯＳゲートの下
部）の間の抵抗を小さくすることが、破壊耐量を向上さ
せる上で重要であり、加工精度が許す限り、領域５の拡
散層２１とソース拡散層２２の境界をドレインよりにす
ることが望ましい。

【００４２】ｉ） 次に、図４（ｉ）に示すように、表
面絶縁膜１３を堆積成長させたあと、フォトリソグラフ
技術を用いて表面電極とコンタクトをとる部分をエッチ
ング除去する。

【００４３】ｊ） 次に、図４（ｊ）に示すように、ア
ルミを堆積成長させたあとフォトリソグラフ技術を用い
て表面電極となる部分、すなわちドレイン電極８、ソー
ス電極９、ダイオード電極１１以外を除去する。

【００４４】（第２の実施例）上述した第１の実施例で
は、本発明を延長ドレイン拡散層をもつ横型高耐圧ＭＯ
Ｓに適応したが、埋め込み型延長ドレイン拡散層を持つ
半導体装置についても適応することができる。その構成
を図５に示す。なお、図１（ａ）及び図４（ｊ）に示し
た構成部材と同一の構成部材については同一符号を付し
て説明を省略する。

【００４５】図５において、延長ドレイン拡散層１９は
Ｎ型トップ拡散層２３下に埋め込まれた形状となってい
る。そのためオフ時はその上下両側から空乏化するた
め、延長ドレイン拡散層１９はその分高濃度化できオン
抵抗を低減できる。

【００４６】（第３の実施例）また、本発明において、
ドレイン拡散層をＩＧＢＴ化することもできる。この場
合の断面を図６に示す。この構造はオン抵抗低減に寄与
する。オン電流が流れる際、Ｐ型延長ドレイン拡散層１
９からドレイン高濃度領域１のＰ型高濃度拡散層２２に
電流が流れる際、ドレイン高濃度領域１のＮ型高濃度拡
散層２１の直下付近のＰＮ接合にて、オン電流の増大と
ともに抵抗成分により順バイアスが印加され増大してい
く。この時ドレイン高濃度領域１のＮ型高濃度拡散層２
１がエミッタ、その直下のＰ型中濃度拡散層２０がベー
ス、さらにその直下の高耐圧Ｎウェル１６がコレクタと
して働くバイポーラトランジスタがオンし、その度合い
を強くしていく。このようにオン電流経路の一部をバイ
ポーラトランジスタに負担させることで、オン抵抗の低
減を図ることができる。ドレイン拡散層をＩＧＢＴ化す
るには、実施例１の図３（ｇ）および図４（ｈ）のフォ
トレジスト１７を図１１（ｂ），（ｃ）に示すパターン
として、ドレイン高濃度領域１のＮ型高濃度拡散層２
１、Ｐ型高濃度拡散層２２を形成すればよい。それ以外
の工程は図２（ａ）〜（ｄ）、図３（ｅ），（ｆ）、及
び図４（ｉ），（ｊ）を用いて説明した実施例１の工程
と同じである。

【００４７】さらに、本発明は図５で示した埋め込み延
長ドレイン構造と、図７で示したドレイン拡散層のＩＧ
ＢＴ化構造との両構造を有する構造にも適用でき、この
構成を図７に示す。

【００４８】また、トップ拡散層は延長ドレイン領域の
全域に形成されず、ドレイン高濃度領域よりに少し形成
されない部分があってもよい。すなわち、ドレイン高濃
度領域よりに少し形成されない部分があっても空乏層は
横方向にも進むため、特性への影響が少ないからであ
る。なお、図７に示すようなＩＧＢＴ型のドレイン構造
である場合は、ドレインとトップ拡散層間が導通状態と
なるため、図７に示すようにトップ拡散層はドレイン高
濃度領域から少し離しておく必要がある。

【００４９】トップ拡散層を延長ドレイン領域の一部に
形成するには、図２（ｃ）に示す工程後に、図１１
（ａ）に示すように、フォトレジスト１７を形成し、ト
ップ拡散層となる不純物をイオン注入によりドーピング
することでトップ拡散層を形成すればよい。またトップ
拡散層を延長ドレイン領域の全域に形成するには、図１
１（ａ）に示すドレイン高濃度領域および延長ドレイン
領域上のフォトレジスト１７を形成しなければよい。そ
れ以外の工程は図２（ａ）〜（ｄ）、図３（ｅ）〜
（ｇ）、及び図４（ｈ）〜（ｊ）を用いて説明した実施
例１の工程と同じである。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、占有面積の縮小と耐圧の向上を両立できる半導体
装置を提供することができる。また、本発明によればオ
ン抵抗低減を図ることができる。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１の実施例を示す
断面図である。

【図２】本発明による半導体装置の主要工程を示す断面
図である。

【図３】本発明による半導体装置の主要工程を示す断面
図である。

【図４】本発明による半導体装置の主要工程を示す断面
図である。

【図５】本発明による半導体装置の第２の実施例を示す
断面図である。

【図６】本発明による半導体装置の第３の実施例を示す
断面図である。

【図７】本発明による半導体装置の第４の実施例を示す
断面図である。

【図８】本発明の背景技術となる半導体装置の断面図で
ある。

【図９】本発明の背景技術となる他の半導体装置の断面
図である。

【図１０】埋め込み型延長ドレイン拡散層構造の横形Ｍ
ＯＳトランジスタを示す断面図である。

【図１１】本発明による半導体装置の主要工程を示す断
面図である。

【符号の説明】

１ ドレイン高濃度領域 ２ 延長ドレイン領域 ３ ダイオード領域 ４ 絶縁ゲート領域 ５ ソース領域 ６ ゲートダイオード間領域 ７ Ｐ型半導体基板 ８ アルミ（ドレイン電極） ９ アルミ（ソース電極） １０ ポリシリコン（ゲート電極） １１ アルミ（ダイオード電極） １２ フィールド酸化膜 １３ 表面絶縁膜 １４ 酸化膜 １５ 窒化膜 １６ 高耐圧Ｎウェル １７ フォトレジスト膜 １８ Ｐ型ストッパ拡散層 １９ Ｐ型延長ドレイン拡散層 ２０ Ｐ型中濃度拡散層 ２１ Ｎ型高濃度拡散層 ２２ Ｐ型高濃度拡散層 ２３ Ｎ型トップ拡散層 ２４ ポリシリコン（自己整合マスク用） ２５ Ｎ型延長ドレイン拡散層 ２６ Ｐ型トップ拡散層 ２７ Ｎ型中濃度拡散層

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ドレインからソースに向かって、ドレイ
   ン高濃度領域、延長ドレイン領域、ダイオード領域、絶
   縁ゲート領域、ソース領域の各領域が順番に接して構成
   された半導体装置であって、 前記延長ドレイン領域の延長ドレイン層は選択酸化膜直
   下に設けられていることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記延長ドレイン層と前記選択酸化膜との間に、前記延
   長ドレイン層の導電型と異なる導電型の半導体層を設け
   たことを特徴とする半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、
   前記半導体層は、前記延長ドレイン層上の前記ダイオー
   ド領域よりの一部に設けられていることを特徴とする半
   導体装置。
4. 【請求項４】 請求項１〜３のいずれかの請求項に記載
   の半導体装置において、前記ドレイン高濃度領域の高濃
   度の拡散層は、前記延長ドレイン領域よりの部分が第一
   導電型の半導体領域であり、残りの部分が第二導電型の
   半導体領域であることを特徴とする半導体装置。
5. 【請求項５】 ドレインからソースに向かって、ドレイ
   ン高濃度領域、延長ドレイン領域、ダイオード領域、絶
   縁ゲート領域、ソース領域の各領域が順番に接して構成
   される半導体装置の製造方法であって、以下の各工程
   （１）〜（４）を有する半導体装置の製造方法。 （１） 第一導電型の半導体基板の表面に直接あるいは
   薄い酸化膜を介して酸化防止膜を形成し、前記延長ドレ
   イン領域となる領域の前記酸化防止膜を開口し、第二導
   電型の不純物を前記酸化防止膜をマスクとして前記半導
   体基板に導入し、その後、選択酸化により前記延長ドレ
   イン領域に選択酸化膜を形成する工程 （２） 前記酸化防止膜を除去した後、少なくとも前記
   絶縁ゲート領域となる領域の半導体基板表面にゲート酸
   化膜となる酸化膜を形成し、さらに絶縁ゲート領域にゲ
   ート電極を形成する工程 （３） 前記選択酸化膜および前記ゲート電極をマスク
   として、前記ダイオード領域となる領域および前記ドレ
   イン高濃度領域となる領域のうち少なくとも前記ダイオ
   ード領域となる領域に第二導電型の不純物を導入する工
   程 （４） 前記選択酸化膜および前記ゲート電極をマスク
   として、前記ダイオード領域となる領域には第一導電型
   の不純物を導入し、ドレイン高濃度領域となる領域には
   第二導電型の不純物を導入する工程
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   において、前記延長ドレイン領域となる領域の前記酸化
   防止膜を開口し、第二導電型の不純物を前記酸化防止膜
   をマスクとして前記半導体基板に導入した後に、さらに
   第一導電型の不純物を、該第二導電型の不純物よりも浅
   く導入し、表面が第一導電型となるようにしたことを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６に記載の半導体装置の製造方法
   において、前記第一導電型の不純物の導入は、前記ダイ
   オード領域となる領域よりの部分にされることを特徴と
   する半導体装置の製造方法。
8. 【請求項８】 請求項５〜７のいずれかの請求項に記載
   の半導体装置の製造方法において、ドレイン高濃度領域
   の表面に高濃度の拡散層を形成する際、ドレイン高濃度
   領域における延長ドレイン領域よりの部分を第一導電
   型、残りの部分を第二導電型としたことを特徴とする半
   導体装置の製造方法。