JPH023256A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH023256A JPH023256A JP15009188A JP15009188A JPH023256A JP H023256 A JPH023256 A JP H023256A JP 15009188 A JP15009188 A JP 15009188A JP 15009188 A JP15009188 A JP 15009188A JP H023256 A JPH023256 A JP H023256A
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- silicon substrate
- etching
- element separation
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- Pending
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Landscapes
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法における半導体素子の
絶縁分離方法に係り、特にシリコン基板をエツチングす
ることによって段差および溝を形成し、その部分に絶縁
物などを埋め込むことにより、素子の絶縁分離（アイソ
レーション）をおこなう方法に関する。
絶縁分離方法に係り、特にシリコン基板をエツチングす
ることによって段差および溝を形成し、その部分に絶縁
物などを埋め込むことにより、素子の絶縁分離（アイソ
レーション）をおこなう方法に関する。
（従来の技術）
高集積度の半導体ＩＣにおいて、素子間分離領域の幅が
狭くできる溝分離構造は、その集積度を向上させるのに
、非常に有効である。第１１図に従来の工法によって形
成したバイポーラ型トランジスタの断面を示す。この構
造はシリコン基板をリアクティブ・イオン・エツチング
などの方法により分離領域に溝を形成した後、絶縁物を
充填することにより素子間の絶縁分離をおこなう。しか
し、溝分離構造による従来方法において、素子分離溝を
形成するところでもあるフィールド領域は選択酸化法な
どの長時間の熱処理によってシリコン基板を酸化して形
成している。このため、フィールド領域と素子形成領域
が平坦ではなくバーズビークが発生するという問題と、
埋め込み層を有するシリコン基板では長時間の熱酸化に
よって埋め込み層が広がるという問題があった。
狭くできる溝分離構造は、その集積度を向上させるのに
、非常に有効である。第１１図に従来の工法によって形
成したバイポーラ型トランジスタの断面を示す。この構
造はシリコン基板をリアクティブ・イオン・エツチング
などの方法により分離領域に溝を形成した後、絶縁物を
充填することにより素子間の絶縁分離をおこなう。しか
し、溝分離構造による従来方法において、素子分離溝を
形成するところでもあるフィールド領域は選択酸化法な
どの長時間の熱処理によってシリコン基板を酸化して形
成している。このため、フィールド領域と素子形成領域
が平坦ではなくバーズビークが発生するという問題と、
埋め込み層を有するシリコン基板では長時間の熱酸化に
よって埋め込み層が広がるという問題があった。
（発明が解決しようとする課題）
本発明は上記問題点を鑑み、長時間の熱酸化処理を行な
わずに、フィールド領域と素子電離溝を形成する方法を
提供する。
わずに、フィールド領域と素子電離溝を形成する方法を
提供する。
（課題を解決するための手段と作用）
本発明は、フィールド領域となるシリコン基板の領域を
リアクティブ・イオン・エツチングなどの方法により選
択的にエツチングしシリコン基板に段差を形成したあと
に素子分離溝を形成し、その段差と素子分離溝に絶縁物
を充填することにより素子分離領域とフィールド領域を
長時間の熱酸化処理をせずに形成することを特徴とする
６（実施例） 以下に本発明の実施例について第１図から第１０図を用
いて詳細に説明する。
リアクティブ・イオン・エツチングなどの方法により選
択的にエツチングしシリコン基板に段差を形成したあと
に素子分離溝を形成し、その段差と素子分離溝に絶縁物
を充填することにより素子分離領域とフィールド領域を
長時間の熱酸化処理をせずに形成することを特徴とする
６（実施例） 以下に本発明の実施例について第１図から第１０図を用
いて詳細に説明する。
本発明により、例えばバイポーラ型半導体装置を形成す
るに際しては、第１図に示すように、Ｐ型シリコン基板
１１上にＮ＋型埋め込み層１２およびＮ型エピタキシャ
ル層１３が形成された被処理基板上に薄い熱酸化膜１４
を形成し、その上に薄い窒化膜１５を堆積する。第２図
に示すように、素子形成領域上にレジスト２１を残して
リアクティブ・イオン・エツチングなどによりシリコン
基板を選択的に数千オングストロームから１μｓ程度エ
ツチングする。
るに際しては、第１図に示すように、Ｐ型シリコン基板
１１上にＮ＋型埋め込み層１２およびＮ型エピタキシャ
ル層１３が形成された被処理基板上に薄い熱酸化膜１４
を形成し、その上に薄い窒化膜１５を堆積する。第２図
に示すように、素子形成領域上にレジスト２１を残して
リアクティブ・イオン・エツチングなどによりシリコン
基板を選択的に数千オングストロームから１μｓ程度エ
ツチングする。
その際レジスト塗布前に窒化膜の上にＣＶＤ酸化膜２２
などを堆積させてエツチングのマスク材としてもかまわ
ない６その後、レジストおよびマスク材を除去する。第
３図に示すように、ＣＶＤ酸化膜３１などを堆積させて
エツチングのマスク材とし、素子分離領域以外にレジス
ト３２を残してリアクティブ・イオン・エツチングなど
によりマスク材およびシリコン基板を選択的に数趣程度
エツチングし、少なくともＰ型シリコン基板にとどく深
さの素子分離溝を形成する。その際、レジストはマスク
材のエツチング終了時に除去してもよい。また、素子分
離溝形成後に溝の底部にイオン注入法などによりＰ型不
純物を注入してもよい。その後、レジストおよびマスク
材を除去する。第４図の（ａ）に示すように、ケミカル
・ドライ・エツチング法などの等方性エツチングにより
シリコン基板の角張っている部分や素子分離溝の底部を
丸めた後、素子分離溝および段差が十分に埋まる厚さの
ＣＶＤ酸化膜４１を堆積させ、さらにその上にレジスト
４２を堆積させて平坦にし、レジストとＣＶＤ酸化膜の
エツチングレートを同じにしてエツチングしてゆく。ま
た、第４図の（ｂ）に示すようにケミカル・ドライ・エ
ツチング法などの等方性エツチングによりシリコン基板
の角張っている部分や素子分離溝の底部を丸めた後、熱
酸化処理により薄く熱酸化膜４３をシリコン基板のエツ
チングされている部分全体に形成しても良い。そして、
多結晶シリコン４４を素子分離溝が埋まるのに十分な厚
さを堆積し、段差の表面程度までエツチングバックして
ゆき、それから段差が十分に埋まる厚さのＣＶＤ酸化膜
４５を堆積させ、さらに、その上にレジスト４６を堆積
させて平坦にし、レジストとＣＶＤ酸化膜のエツチング
レートを同じにしてエツチングしてもよい。その際、多
結晶シリコンのエツチングバック後に多結晶シリコンの
表面を熱酸化してもかまわない。次に第５図の（ａ）お
よび（ｂ）に示すように、素子形成領域が現われたとこ
ろでエツチングを止め、窒化膜と熱酸化膜をエツチング
してエピタキシャル層表面に周知の方法でベース・エミ
ッタ・コレクタを形成し、バイポーラ型トランジスタを
作製する。
などを堆積させてエツチングのマスク材としてもかまわ
ない６その後、レジストおよびマスク材を除去する。第
３図に示すように、ＣＶＤ酸化膜３１などを堆積させて
エツチングのマスク材とし、素子分離領域以外にレジス
ト３２を残してリアクティブ・イオン・エツチングなど
によりマスク材およびシリコン基板を選択的に数趣程度
エツチングし、少なくともＰ型シリコン基板にとどく深
さの素子分離溝を形成する。その際、レジストはマスク
材のエツチング終了時に除去してもよい。また、素子分
離溝形成後に溝の底部にイオン注入法などによりＰ型不
純物を注入してもよい。その後、レジストおよびマスク
材を除去する。第４図の（ａ）に示すように、ケミカル
・ドライ・エツチング法などの等方性エツチングにより
シリコン基板の角張っている部分や素子分離溝の底部を
丸めた後、素子分離溝および段差が十分に埋まる厚さの
ＣＶＤ酸化膜４１を堆積させ、さらにその上にレジスト
４２を堆積させて平坦にし、レジストとＣＶＤ酸化膜の
エツチングレートを同じにしてエツチングしてゆく。ま
た、第４図の（ｂ）に示すようにケミカル・ドライ・エ
ツチング法などの等方性エツチングによりシリコン基板
の角張っている部分や素子分離溝の底部を丸めた後、熱
酸化処理により薄く熱酸化膜４３をシリコン基板のエツ
チングされている部分全体に形成しても良い。そして、
多結晶シリコン４４を素子分離溝が埋まるのに十分な厚
さを堆積し、段差の表面程度までエツチングバックして
ゆき、それから段差が十分に埋まる厚さのＣＶＤ酸化膜
４５を堆積させ、さらに、その上にレジスト４６を堆積
させて平坦にし、レジストとＣＶＤ酸化膜のエツチング
レートを同じにしてエツチングしてもよい。その際、多
結晶シリコンのエツチングバック後に多結晶シリコンの
表面を熱酸化してもかまわない。次に第５図の（ａ）お
よび（ｂ）に示すように、素子形成領域が現われたとこ
ろでエツチングを止め、窒化膜と熱酸化膜をエツチング
してエピタキシャル層表面に周知の方法でベース・エミ
ッタ・コレクタを形成し、バイポーラ型トランジスタを
作製する。
前述の実施例ではシリコン基板に段差、素子分離溝とい
う順で形成した場合について説明したが、次に、シリコ
ン基板に素子分離溝、段差という順で形成した場合にお
けるバイポーラ型半導体装置の形成について述べる。例
えば、第６図に示すようにＰ型シリコン基板６１上にＮ
＋型埋め込み層６２およびＮ型エピタキシャル層６６が
形成された被処理基板上に薄い熱酸化膜６４を形成し、
その上に薄い窒化膜６５を堆積する。第７図（ａ）に示
すように、窒化膜の上にＣＶＤｐ化膜７１などを堆積さ
せてエツチングのマスク材とし、素子分離領域以外にレ
ジスト７２を残してリアクティブ・イオン・エツチング
などによりマスク材およびシリコン基板を選択的に数−
程度エツチングし、少なくともＰ型シリコン基板にとど
く深さの素子分離溝を形成する。
う順で形成した場合について説明したが、次に、シリコ
ン基板に素子分離溝、段差という順で形成した場合にお
けるバイポーラ型半導体装置の形成について述べる。例
えば、第６図に示すようにＰ型シリコン基板６１上にＮ
＋型埋め込み層６２およびＮ型エピタキシャル層６６が
形成された被処理基板上に薄い熱酸化膜６４を形成し、
その上に薄い窒化膜６５を堆積する。第７図（ａ）に示
すように、窒化膜の上にＣＶＤｐ化膜７１などを堆積さ
せてエツチングのマスク材とし、素子分離領域以外にレ
ジスト７２を残してリアクティブ・イオン・エツチング
などによりマスク材およびシリコン基板を選択的に数−
程度エツチングし、少なくともＰ型シリコン基板にとど
く深さの素子分離溝を形成する。
その際、レジストはマスク材のエツチング終了時に除去
してもよい。また、素子分離溝形成後に溝の底部にイオ
ン注入法などによりＰ型不純物を注スしてもよい。その
後、第７図（ｂ）に示すようにレジストおよびマスク材
を除去する。ケミカル・ドライ・エツチング法などの等
方性エツチングにより素子分離溝の底部を丸めた後、熱
酸化処理により薄く熱酸化膜７３を素子分離溝の内面全
体に形成する。さらに、素子分離溝を埋めるのに十分な
厚さの多結晶シリコン７４を堆積し、基板表面までエッ
チバックする。次に第８図に示すように、素子形成領域
上にレジスト８１を残してリアクティブ・イオン・エツ
チングなどによりシリコン基板および素子分離溝を選択
的に数千オングストロームから１岬程度エツチングし段
差を形成する。その際、レジス１〜塗布前に窒化膜の上
にＣＶＤ酸化膜８２を堆積させてエツチングのマスク材
とする。その後、レジストおよびマスク材を除去する。
してもよい。また、素子分離溝形成後に溝の底部にイオ
ン注入法などによりＰ型不純物を注スしてもよい。その
後、第７図（ｂ）に示すようにレジストおよびマスク材
を除去する。ケミカル・ドライ・エツチング法などの等
方性エツチングにより素子分離溝の底部を丸めた後、熱
酸化処理により薄く熱酸化膜７３を素子分離溝の内面全
体に形成する。さらに、素子分離溝を埋めるのに十分な
厚さの多結晶シリコン７４を堆積し、基板表面までエッ
チバックする。次に第８図に示すように、素子形成領域
上にレジスト８１を残してリアクティブ・イオン・エツ
チングなどによりシリコン基板および素子分離溝を選択
的に数千オングストロームから１岬程度エツチングし段
差を形成する。その際、レジス１〜塗布前に窒化膜の上
にＣＶＤ酸化膜８２を堆積させてエツチングのマスク材
とする。その後、レジストおよびマスク材を除去する。
その時に素子分離溝の側壁の熱酸化膜もマスク材のＣＶ
Ｄ酸化膜の厚さと同程度エツチングされるため、シリコ
ン基板や埋め込み多結晶シリコンの角が露出するので、
ケミカル・ドライ・エツチング法などの等方性エツチン
グによりその角を丸める。その後第９図に示すように、
段差が十分に埋まる厚さのＣＶＤ酸化膜９１を堆積させ
、さらにその上にレジスト９２を堆積させて平坦にし、
レジストとＣＶＤ酸化膜のエツチングレートを同じにし
てエツチングしてゆく。次に、第１０図に示すように、
素子形成領域が現われたところでエツチングを止め、窒
化膜と熱酸化膜をエツチングしてエピタキシャル層表面
に周知の方法でベース・エミッタ・コレクタを形成し、
バイポーラ型トランジスタを作製する。
Ｄ酸化膜の厚さと同程度エツチングされるため、シリコ
ン基板や埋め込み多結晶シリコンの角が露出するので、
ケミカル・ドライ・エツチング法などの等方性エツチン
グによりその角を丸める。その後第９図に示すように、
段差が十分に埋まる厚さのＣＶＤ酸化膜９１を堆積させ
、さらにその上にレジスト９２を堆積させて平坦にし、
レジストとＣＶＤ酸化膜のエツチングレートを同じにし
てエツチングしてゆく。次に、第１０図に示すように、
素子形成領域が現われたところでエツチングを止め、窒
化膜と熱酸化膜をエツチングしてエピタキシャル層表面
に周知の方法でベース・エミッタ・コレクタを形成し、
バイポーラ型トランジスタを作製する。
本発明によれば、長時間の熱酸化処理を行なわずに、良
好な素子分に溝を形成することができる。
好な素子分に溝を形成することができる。
第１図から第１０図は本発明の詳細な説明するために工
程順に示した断面図、第１１図は従来法により形成した
バイポーラ型トランジスタの断面図である。 Ｐ型シリコン基板・１１．６１ Ｎ＋型埋め込み層・・・１２．６２ 工ピタキシヤル層・・・１３．６３ 窒 化 膜 ・・・１５．６５熱酸化膜・・・
１４，４３，６４．７３ＣＶＤ酸 化 膜＝−２２，３
１，４１，４５，７１，８２，９１し シ ス
ト ・・・２１，３２，４２，４６，７２，
８１，９２多結晶シリコン・・・４４ 、７４ 代理人 弁理士 則 近 憲 佑 同 松山光之 第２図 第３図 第 図 第 図 第 図 第 図 第 図
程順に示した断面図、第１１図は従来法により形成した
バイポーラ型トランジスタの断面図である。 Ｐ型シリコン基板・１１．６１ Ｎ＋型埋め込み層・・・１２．６２ 工ピタキシヤル層・・・１３．６３ 窒 化 膜 ・・・１５．６５熱酸化膜・・・
１４，４３，６４．７３ＣＶＤ酸 化 膜＝−２２，３
１，４１，４５，７１，８２，９１し シ ス
ト ・・・２１，３２，４２，４６，７２，
８１，９２多結晶シリコン・・・４４ 、７４ 代理人 弁理士 則 近 憲 佑 同 松山光之 第２図 第３図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 複数の素子形成領域以外の半導体基板表面をエッチング
して、前記半導体基板表面に段差を形成するとともに前
記段差底部に溝を形成し、この溝内部及び前記段差底部
に絶縁物を充填して前記複数の素子の電気的分離を行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009188A JPH023256A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009188A JPH023256A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023256A true JPH023256A (ja) | 1990-01-08 |
Family
ID=15489317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15009188A Pending JPH023256A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
-
1988
- 1988-06-20 JP JP15009188A patent/JPH023256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168337A (ja) * | 1999-10-25 | 2001-06-22 | Samsung Electronics Co Ltd | Ｓｏｉ半導体集積回路及びその製造方法 |
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